WO2018105258A1 - 半導体装置 - Google Patents
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
Definitions
- the present invention relates to a semiconductor device.
- Ion migration is a phenomenon in which when a potential difference occurs between copper wirings, copper ionizes due to the presence of halogen ions such as Cl ions and Br ions and moisture, and the eluted copper ions move to adjacent wirings.
- the copper ions eluted from the anode are reduced with time on the cathode side to become a copper compound and grow into a dendrite (dendritic crystal) shape, resulting in a short circuit between the wirings.
- Patent Document 1 discloses a technique of providing a protective film made of polyimide on the lower surface, side surface, and upper surface of a rewiring made of a copper layer.
- Patent Document 2 discloses a technique in which a plurality of resin portions are formed and conductive portions serving as wirings are arranged on the resin portions. As a result, the surface distance of the resin layer between the two adjacent conductive portions is increased, so that an electrical short circuit caused by migration is less likely to occur.
- connection wiring between the integrated circuit and the electrode as disclosed in the prior art documents, a plurality of wirings of the integrated circuit formed on the semiconductor substrate in accordance with the demand for higher current and higher power of the semiconductor device
- a wiring composed of copper or a copper alloy may be formed on top of the layer (aluminum, copper or copper alloy is used for this wiring layer).
- an integrated circuit is connected to a power supply potential supplied from a first power supply wiring and a reference potential supplied from a second power supply wiring, and outputs an output signal to an output terminal in response to an input signal.
- a semiconductor substrate on which an integrated circuit is formed a first insulating film formed on the semiconductor substrate; a second insulating film formed on the first insulating film; A first wiring formed on the first insulating film, a second wiring formed on the second insulating film, a second insulating film on the first insulating film, the first wiring
- the first wiring and the second wiring are respectively arranged in relation to the first wiring and the second wiring that are disposed adjacent to each other. Connected to any one of the first power supply wiring, the second power supply wiring, and the output terminal, And wiring, a potential applied to the potential and the second wiring provided in the first wiring differently, are connected to different destination from each other.
- the second insulating film is formed as a resin film.
- the distance between wirings is narrowed while suppressing a decrease in insulation reliability caused by ion migration between adjacent wirings.
- FIG. 3B is a cross-sectional view of the semiconductor device according to the first mounting configuration of FIG. 3A. It is sectional drawing of the semiconductor device by a 2nd mounting form. It is an example of the integrated circuit arrange
- FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment.
- an inorganic insulating film 2 such as SiO 2 or Si 3 N 4 is formed on a semiconductor substrate 1 such as a silicon substrate.
- a semiconductor substrate 1 such as a silicon substrate.
- an integrated circuit including an active element such as a transistor, a passive element such as a resistor, a coil, and a capacitor, and an Al wiring layer that connects them is disposed under the insulating film 2.
- FIG. 5 shows an example of an integrated circuit arranged in a semiconductor device. Here, an example of a drive circuit is shown.
- the power supply voltage may be a power supply voltage applied from the outside of the semiconductor device, or may be a power supply voltage generated by a step-down circuit or a step-up circuit provided in the semiconductor device. A plurality of integrated circuits that operate with different power supply voltages may be included.
- a wiring layer is provided on the insulating film 2.
- the wiring layer has a first wiring 7 and a second wiring 8.
- the first wiring 7 is formed on the insulating film 2, while the second wiring 8 is formed on the resin film 3 formed on the insulating film 2.
- the resin film 3 is made of, for example, a polyimide resin and has a film thickness of 1 to 5 ⁇ m.
- the first wiring 7 and the second wiring 8 have a conductive layer 5 made of copper (Cu) or Cu alloy having a film thickness of 2 to 10 ⁇ m.
- the conductive layer 5 is not limited to Cu or Cu alloy, and the effect of the present invention can be achieved even if it is a metal (for example, silver (Ag) or gold (Au)) or an alloy thereof that is likely to cause ion migration. I can expect.
- the lower barrier metal 4 made of Cr, Ti, TiW or the like is disposed below the wirings 7 and 8 and the upper barrier metal 6 made of Au, Pd, Ni or the like is disposed above the wirings 7 and 8. Yes.
- a sealing material 9 is provided on the upper surface of the insulating film 2 so as to cover the first wiring 7, the second wiring 8, and the resin film 3.
- the sealing material 9 is generally a resin layer mainly composed of an epoxy resin.
- the first wiring 7 and the second wiring 8 arranged adjacent to each other are set to different potentials.
- the first wiring 7 is formed with a second power supply wiring 52 formed under the insulating film 2 and a contact (not shown), and the second wiring 8 is formed under the resin film 3 and the insulating film 2.
- This can be realized by forming a first power supply wiring 51 and a contact (not shown).
- the potential setting is not limited to this example.
- Each of the first wiring and the second wiring is connected to any one of the first power supply wiring, the second power supply wiring, and the output terminal of the integrated circuit.
- the first wiring and the second wiring are It is only necessary that the first wiring and the second wiring are connected to different connection destinations so that the potential applied to the second wiring is different.
- the interface 10 between the side wall surface of the resin film 3 and the sealing material 9 becomes non-parallel to the electric field direction 11. That is, in addition to the interface A formed between the resin film 3 and the sealing material 9 between the adjacent wirings and parallel to the semiconductor substrate (substrate surface) and the interface B between the insulating film 2 and the sealing material 9, the resin An interface C formed between the film 3 and the sealing material 9 and not parallel to the semiconductor substrate (substrate surface) is formed.
- an inorganic insulating film such as SiO 2 or Si 3 N 4 can be used instead of the resin film 3 which is an organic insulating film. It is known that moisture is necessary for Cu to ionize, but the amount of moisture adsorbed is relatively large for polyimide resins compared to insulating films made of SiO 2 and Si 3 N 4 . For this reason, generation
- the minimum wiring interval of the wiring layer is determined based on the processing accuracy in the manufacturing process, the parasitic capacitance between adjacent wirings, the operating frequency of the integrated circuit, and the like.
- the first wiring 7a and the first wiring 7b formed on the insulating film 2 are arranged with a predetermined minimum wiring interval d2.
- the second wiring 8 is provided on the resin film 3.
- the resin film is softer than the inorganic insulating film and easy to process, but the processing accuracy is low, so a wider process margin is required. Therefore, when the second wiring 8b and the second wiring 8c in FIG. 2A (FIG. 2B) are adjacent to each other, the effect of suppressing the occurrence of ion migration is most enhanced, while in addition to the minimum distance d3 between the resin films, Since a predetermined interval d5 is required between the side surface of the conductive layer 5 and the side surface of the resin film 3, the adjacent wiring interval d4 in this case is significantly larger than the minimum wiring interval d2.
- the resin film 3 is provided only on one of the adjacent wirings. Therefore, the first wiring 7 and the second wiring 8 are provided. Can be made the same as the minimum wiring interval d2. Thereby, the wiring layer which can suppress generation
- the minimum interval d3 between resin films d3 40 ⁇ m
- the wiring interval d4 60 ⁇ m
- the interval between the side surface of the conductive layer 5 and the side surface of the resin film 3 d5 10 ⁇ m.
- the adjacent first wiring 7a and first wiring 7b are desirably set to the same potential. For example, it can be realized by connecting both the first wirings 7 a and 7 b to the first power supply wiring 51 or the second power supply wiring 52 of the integrated circuit. Further, it is desirable that the adjacent second wiring 8a and second wiring 8b are set to different potentials.
- the method of applying the potential is the same as in the case of the adjacent first wiring 7 and second wiring 8 described in FIG.
- FIG. 3A and 3B the structure of the wiring layer in the case where the semiconductor device according to the present embodiment has a package for connecting the semiconductor chip and the external electrode by wire bonding will be described.
- 3A is a plan view of the wiring layer
- FIG. 3B is a cross-sectional view taken along the line A-A ′.
- a plurality of resin films 3 are formed on the insulating film 2 including the insulating film 2 formed on the entire surface of the semiconductor substrate 1.
- the resin film 3 includes a resin film 3a on which the second wiring 8 is formed, and a bonding pad resin film 3b on which the bonding pad conductive layer 31 is formed.
- a wire 32 made of Au, Cu or the like is connected to the bonding pad conductive layer 31 (in the plan view, the connection portion with the wire is shown for easy viewing).
- the bonding pad resin film 3 b serves to absorb pressure applied when the wire 32 is connected to the bonding pad conductive layer 31. Since the mechanical stress on the insulating film 2 during wire bonding can be alleviated, the occurrence of cracks and the like in the insulating film 2 can be suppressed, and high reliability can be ensured. Furthermore, since the resin film 3a and the bonding pad resin film 3b can be formed by the same process, the resin film 3a can be formed at a lower cost than when the resin film 3a is an inorganic insulating film.
- the first wiring 7 is connected to the first bonding pad, and the second bonding pad is connected to the second bonding pad.
- the wiring 8 is connected.
- the first wiring 7 is formed on the insulating film 2, while the second wiring 8 is formed on the resin film 3 formed on the insulating film 2.
- a resin layer 41 is provided on the upper surface of the insulating film 2 so as to cover the first wiring 7, the second wiring 8, and the resin film 3.
- the resin layer 41 is formed of, for example, a polyimide resin.
- the second wiring 8 is connected to the solder ball 43 through the connection wiring 42.
- a resin material 44 is provided on the resin layer 41 so as to cover a part of the connection wiring 42 and the solder ball 43.
- the resin material 44 is generally a resin layer mainly composed of a polyimide resin.
- the resin layer 41 is provided under the connection wiring 42, mechanical stress on the insulating film 2 when the solder ball is connected can be alleviated. It can be suppressed and high reliability can be secured.
- no upper-layer barrier metal is provided on the wiring.
- an upper layer barrier metal made of Au, Pd, Ni or the like is provided in order to improve the adhesion to the wire.
- Barrier metal is not provided.
- FIG. 6A A method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIGS. 6A to 6D.
- An insulating film 2 made of SiO 2 , Si 3 N 4 or the like is deposited on the semiconductor substrate 1.
- a polyimide resin layer is formed on the insulating film 2 and the resin film 3 is formed by photolithography.
- a lower barrier metal 4 made of Cr, Ti, TiW or the like is deposited on the entire surface by a metal sputtering method. This state is shown in FIG. 6A.
- a resist portion 61 is formed by a photolithography method so as to cover portions other than the portions where the first wiring and the second wiring are formed. This state is shown in FIG. 6B.
- wiring is formed in the portion 62 not covered with the resist portion 61.
- a conductive layer 5 made of Cu or Cu alloy and an upper barrier metal made of Au, Pd, Ni or the like are formed by electroless plating. This state is shown in FIG. 6C.
- the resist portion 61 is removed (FIG. 6D), and the lower barrier metal 4 exposed at that stage is removed by an etching method.
- necessary wire bonding, solder balls, and the like are formed, and a sealing material 9 made of epoxy resin or the like is deposited by a transfer molding method, thereby completing the semiconductor device (FIG. 1).
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Abstract
互いに隣接する配線間のイオンマイグレーションに起因する絶縁性の信頼性の低下を抑制しながら、配線間の間隔を狭小化する。 互いに隣接する第１の配線７と第２の配線８とが樹脂層に覆われた配線層を有する半導体装置において、第１の配線７は絶縁膜２上に、第２の配線８は絶縁膜２上に形成される樹脂膜３上に設け、かつ第１の配線７に与えられる電位と第２の配線８に与えられる電位とが異なるようにする。
Description
本発明は、半導体装置に関する。
特許文献１には、ＣＳＰ（chip size package）と呼ばれる半導体装置では封止膜下に銅からなる再配線を設けているので、使用環境中の水分が封止膜に浸透することにより、イオンマイグレーションによるショートが発生することがある旨が開示されている。イオンマイグレーション（electrochemical migration）とは、銅配線間で電位差が生じるとＣｌイオンやＢｒイオンといったハロゲンイオンと水分の存在により銅がイオン化し、溶出した銅イオンが隣接する配線に移動する現象である。陽極より溶出した銅イオンは、陰極側で時間と共に還元されて銅化合物となり、デンドライト（樹枝状晶）状に成長し、結果として配線間を短絡してしまう。
このイオンマイグレーションの問題に対して、特許文献１では、銅層からなる再配線の下面、側面、および上面にポリイミドからなる保護膜を設ける技術を開示している。
また、特許文献２では複数の樹脂部を形成し、その樹脂部上にそれぞれ配線となる導電部を配置する技術を開示している。これにより、隣り合う２つの導電部間で樹脂層の表面距離が長くなることにより、マイグレーションを原因とする電気的なショートが発生しにくくなるとされている。
先行技術文献に開示されるような集積回路と電極との接続配線に限られず、半導体装置の高電流化、高電力化の要求に伴って、半導体基板上に形成された集積回路の複数の配線層（この配線層にはアルミニウム、銅または銅合金が用いられる）の上部に、銅または銅合金で構成される配線を形成することがある。これにより、集積回路の配線の寄生抵抗値を低減することができ、半導体装置の低損失化が図れるという効果がある。
この場合、隣接する配線間でイオンマイグレーションに起因して配線間の絶縁性が阻害されることを抑止し、かつ低コストに、隣接する配線間隔を狭小化することが望まれる。
特許文献１開示の技術では再配線の周りを同一材料の保護膜で覆う構造のため、製造方法が複雑となり、製造コストが高い。
特許文献２に開示の技術では、導電部の間隔はその下層の樹脂部の間隔より小さくできないため、導電部の間隔の狭小化に制約がある。導電部が下層の樹脂部の側壁を覆う構造とすることでこの制約を緩和していると考えられる一方で、これによりイオンマイグレーションの発生を抑制する効果が低下するおそれがある。
かかる課題を解決するため、第１の電源配線から供給される電源電位と第２の電源配線から供給される基準電位とに接続され、入力信号を応じて出力端子に出力信号を出力する集積回路を有する半導体装置において、集積回路が形成される半導体基板と、半導体基板上に形成される第１の絶縁膜と、第１の絶縁膜の上に形成される第２の絶縁膜と、第１の絶縁膜の上に形成される第１の配線と、第２の絶縁膜の上に形成される第２の配線と、第１の絶縁膜の上に、第２の絶縁膜、第１の配線及び第２の配線を覆って設けられた樹脂層とを有し、互いに隣接して配置された第１の配線と第２の配線に対して、第１の配線及び第２の配線はそれぞれ第１の電源配線、第２の電源配線、または出力端子のいずれか一つに接続され、第１の配線と第２の配線とは、第１の配線に与えられる電位と第２の配線に与えられる電位とが異なるように、互いに異なる接続先に接続される。
さらに、第２の絶縁膜は樹脂膜として形成される。
互いに隣接する配線間のイオンマイグレーションに起因する絶縁性の信頼性の低下を抑制しながら、配線間の間隔を狭小化する。
以下、本発明の実施の形態について図面を参照して説明する。
図１は、実施の形態に係る半導体装置の断面図である。本実施例に係る半導体装置は、シリコン基板などの半導体基板１上に、ＳｉＯ２、Ｓｉ３Ｎ４のような無機絶縁膜２が形成される。図示しないが、絶縁膜２の下には、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子や、それらを結線するＡｌ配線層を含んだ集積回路が配置される。図５に半導体装置に配置される集積回路の例を示す。ここでは駆動回路の例を示す。駆動回路５４には第１の電源配線５１から電源電位ＶＤＤが、第２の電源配線５２から基準電位ＧＮＤが供給され、入力信号Ｖｉｎを受けて、出力端子５３に出力電圧Ｖｏｕｔを出力する。出力端子５３は半導体装置の外部負荷に接続され、出力電圧Ｖｏｕｔにより外部負荷を駆動する。ここで、電源電圧は半導体装置の外部から与えられる電源電圧でもよく、あるいは半導体装置に設けられた降圧回路または昇圧回路にて生成された電源電圧であってもよい。また、異なる電源電圧で動作する複数の集積回路を有していてもよい。
図１に示されるように、絶縁膜２上に配線層が設けられる。配線層は第１の配線７と第２の配線８とを有する。第１の配線７は絶縁膜２上に形成されるのに対して、第２の配線８は絶縁膜２上に形成された樹脂膜３上に形成されている。樹脂膜３は、例えばポリイミド系樹脂で形成され、その膜厚は１～５μｍである。第１の配線７と第２の配線８とは、膜厚が２～１０μｍの銅（Ｃｕ）またはＣｕ合金である導電層５を有する。なお、導電層５はＣｕまたはＣｕ合金には限られず、イオンマイグレーションを生じやすいとされる金属（例えば、銀（Ａｇ）や金（Ａｕ）など）またはその合金であっても本発明の効果が見込める。また、図１の例では、配線７，８の下層にＣｒ，Ｔｉ，ＴｉＷ等からなる下層バリヤメタル４が、配線７，８の上層にＡｕ，Ｐｄ，Ｎｉ等からなる上層バリヤメタル６が配置されている。第１の配線７、第２の配線８及び樹脂膜３を覆うように、絶縁膜２上面に封止材９が設けられている。封止材９は一般的にはエポキシ樹脂を主成分とする樹脂層である。
本実施例において、隣接して配置された第１の配線７と第２の配線８とは互いに異なる電位に設定される。例えば第１の配線７を集積回路の基準電位ＧＮＤに、第２の配線８を集積回路の電源電位ＶＤＤに設定するのは好適な例である。この場合、第１の配線７を絶縁膜２下に形成されている第２の電源配線５２と図示しないコンタクトを形成し、また第２の配線８を樹脂膜３及び絶縁膜２下に形成されている第１の電源配線５１と図示しないコンタクトを形成することにより実現できる。なお、電位の設定はこの例に限られない。第１の配線及び第２の配線はそれぞれ集積回路の第１の電源配線、第２の電源配線、または出力端子のいずれか一つに接続され、第１の配線と第２の配線とは、第１の配線に与えられる電位と第２の配線に与えられる電位とが異なるように、互いに異なる接続先に接続されていればよい。
イオンマイグレーションは、異なる材料間の界面または同じ材料であっても異なる工程で形成された層間の界面で生じやすく、また印加される電界に対して平行方向に生じる。本実施例の構成では隣接する一方の配線を樹脂膜３上に設けることにより、樹脂膜３の側壁面と封止材９との界面１０が電界方向１１に対して非平行になる。すなわち、隣接する配線間に、樹脂膜３と封止材９との間に形成され半導体基板（基板面）と平行な界面Ａ及び絶縁膜２と封止材９との界面Ｂに加え、樹脂膜３と封止材９との間に形成され半導体基板（基板面）と非平行な界面Ｃが形成される。これにより、隣接する第１の配線７と第２の配線８との間でのイオンマイグレーションの発生が抑制される。なお、平行、非平行とは製造誤差等を許容するものであることはいうまでもなく、界面Ａと界面Ｂのなす角が界面Ｃと界面Ｂのなす角よりも大きくなるようデバイスが設計されていればよい。
なお、変形例として、有機系の絶縁膜である樹脂膜３に代えて、ＳｉＯ２、Ｓｉ３Ｎ４のような無機絶縁膜で形成することも可能である。Ｃｕがイオン化するために水分が必要なことが知られているが、水分の吸着量はＳｉＯ２、Ｓｉ３Ｎ４からなる絶縁膜に比べてポリイミド系の樹脂は比較的大きい。このため、樹脂膜３を無機絶縁膜とすることでイオンマイグレーションの発生をさらに抑制することができる。
図２Ａ及び図２Ｂを用いて本実施例がイオンマイグレーションの発生を抑制しながら、隣接する配線間隔を狭小化する点について説明する。配線層の最小配線間隔は、製造プロセスにおける加工精度、隣接する配線間の寄生容量、集積回路の動作周波数等に基づき定められる。図２Ａ（図２Ｂ）の例では絶縁膜２上に形成される第１の配線７ａと第１の配線７ｂとがあらかじめ定められた最小配線間隔ｄ２で配置されている。
一方、第２の配線８は樹脂膜３上に設けられる。樹脂膜は無機絶縁膜に比較すると柔らかく、加工が容易である一方、加工精度が低いためプロセスマージンをより広く取っておく必要がある。このため、図２Ａ（図２Ｂ）における第２の配線８ｂと第２の配線８ｃのように隣接させると、イオンマイグレーションの発生抑制効果は最も高められる一方、樹脂膜間の最小間隔ｄ３に加え、導電層５の側面と樹脂膜３の側面との間に所定の間隔ｄ５が必要となることで、この場合の隣接する配線間隔ｄ４は最小配線間隔ｄ２よりも著しく大きくなってしまう。これに対して、第１の配線７と第２の配線８とを隣接させる場合には、隣接する配線の一方のみに樹脂膜３が設けられるため、第１の配線７と第２の配線８との隣接する配線間隔ｄ１を最小配線間隔ｄ２と同じにすることができる。これにより、樹脂膜３を設けない場合と同じ配線密度でよりイオンマイグレーションの発生を抑制可能な配線層を実現できる。
配線間隔の一例を示すと、配線間隔ｄ１＝配線間隔ｄ２＝２０μｍ、樹脂膜間の最小間隔ｄ３＝４０μｍ、配線間隔ｄ４＝６０μｍ、導電層５の側面と樹脂膜３の側面との間の間隔ｄ５＝１０μｍである。なお、間隔ｄ５は間隔ｄ６（＝ｄ１－ｄ５）以下の値とすることが望ましい。間隔ｄ５が小さくなることで樹脂膜３と樹脂層９との界面の幅を短くし、絶縁膜２と樹脂層９との界面の幅をより長くとることができるためである。
図２Ａ（図２Ｂ）に示す配線配置の場合において、第１の配線７同士が隣接する場合または第２の配線８同士が隣接する場合において、各配線に対する電位の与え方について説明する。隣接する第１の配線７ａと第１の配線７ｂとは同じ電位に設定することが望ましい。例えば、第１の配線７ａ及び７ｂをともに集積回路の第１の電源配線５１または第２の電源配線５２に接続することで実現できる。また、隣接する第２の配線８ａと第２の配線８ｂとは互いに異なる電位に設定することが望ましい。電位の与え方は、図１において説明した隣接する第１の配線７と第２の配線８の場合と同様である。
図３Ａ及び図３Ｂを用いて、本実施例にかかる半導体装置が、ワイヤボンディングにより半導体チップと外部電極とを接続するパッケージを有する場合の配線層の構造について説明する。図３Ａは配線層の平面図であり、図３ＢがＡ－Ａ’線における断面図である。半導体基板１上に全面に形成された絶縁膜２を含み、絶縁膜２上に複数の樹脂膜３が形成されている。樹脂膜３は、その上に第２の配線８が形成される樹脂膜３ａと、その上にボンディングパッド導電層３１が形成されるボンディングパッド樹脂膜３ｂとを含む。ボンディングパッド導電層３１には、Ａｕ、Ｃｕ等からなるワイヤ３２が接続される（平面図では見やすさのため、ワイヤとの接続部分を表示している）。ボンディングパッド樹脂膜３ｂはボンディングパッド導電層３１にワイヤ３２を接続する際に印加される圧力を吸収する役割を果たす。ワイヤボンディング時の絶縁膜２への機械的なストレスを緩和できるので、絶縁膜２のクラック等の発生を抑えられ、高い信頼性を確保することができる。さらに、樹脂膜３ａとボンディングパッド樹脂膜３ｂとは同じプロセスで形成できるため、樹脂膜３ａを無機絶縁膜とするよりも低コストに作成が可能になる。
図３Ａに示されるように、互いに隣接する第１のボンディングパッド及び第２のボンディングパッドに対し、第１のボンディングパッドには第１の配線７を接続し、第２のボンディングパッドには第２の配線８を接続する。第１の配線７は絶縁膜２上に形成されているのに対し、第２の配線８は絶縁膜２上に形成される樹脂膜３上に形成されている。これにより、ボンディングパッドが千鳥状のような狭ピッチに配置され、隣接するボンディングパッドに異なる電位の給電や信号の入出力がされる場合であっても、イオンマイグレーションによる導電層間の絶縁性の低下を抑制することができる。
図４を用いて、本実施例にかかる半導体装置が、ハンダボールにより半導体チップと外部電極とを接続するパッケージを有する場合の配線層の構造について説明する。図３の構造と相違する部分を中心に説明する。まず、第１の配線７、第２の配線８及び樹脂膜３を覆うように、絶縁膜２上面に樹脂層４１が設けられている。樹脂層４１は、例えばポリイミド系樹脂で形成される。第２の配線８は接続配線４２を介して、ハンダボール４３と接続されている。さらに、樹脂層４１上に接続配線４２、ハンダボール４３の一部を覆うように樹脂材４４が設けられている。樹脂材４４は一般的にはポリイミド系樹脂を主成分とする樹脂層である。図４の例でも接続配線４２の下に樹脂層４１が設けられていることにより、ハンダボール接続時の絶縁膜２への機械的なストレスを緩和できるので、絶縁膜２のクラック等の発生を抑えられ、高い信頼性を確保することができる。
なお、図４の例では配線上に上層バリヤメタルは設けられていない。図３の例ではワイヤとの接着性を高めるためにＡｕ，Ｐｄ，Ｎｉ等からなる上層バリヤメタルを設けていたが、図４の例ではワイヤボンディングの導電層を同層に有さないため、上層バリヤメタルを設けていない。
図６Ａ～図６Ｄを用いて、図１に示した半導体装置の製造方法を説明する。半導体基板１の上にＳｉＯ２、Ｓｉ３Ｎ４等からなる絶縁膜２を堆積する。絶縁膜２上にポリイミド系の樹脂層を形成してフォトリソグラフィー法により樹脂膜３を形成する。その後、全面にＣｒ、Ｔｉ、ＴｉＷ等からなる下層バリヤメタル４をメタルスパッタリング法で堆積する。この状態を図６Ａに示す。次に、第１の配線及び第２の配線を形成する部分以外が覆われるように、フォトリソグラフィー法によりレジスト部６１を形成する。この状態を図６Ｂに示す。この後、レジスト部６１に覆われていない部分６２に配線を形成する。まず、Ｃｕ又はＣｕ合金からなる導電層５、及びＡｕ、Ｐｄ、Ｎｉ等からなる上層バリヤメタルを無電界メッキ法にて形成する。この状態を図６Ｃに示す。その後、レジスト部６１を除去し（図６Ｄ）、その段階で露出した下層バリヤメタル４をエッチング法により除去する。続いて、必要なワイヤボンディング、ハンダボール等を形成し、エポキシ樹脂等からなる封止材９をトランスファーモールド法で堆積することにより、半導体装置を完成させる（図１）。
１：半導体基板、２：絶縁膜、３：樹脂膜、４：下層バリヤメタル、５：導電層、６：上層バリヤメタル、７：第１の配線、８：第２の配線、９：封止材
Claims (10)
- 第１の電源配線から供給される電源電位と第２の電源配線から共有される基準電位とに接続され、入力信号を応じて出力端子に出力信号を出力する集積回路を有する半導体装置において、
前記集積回路が形成される半導体基板と、
前記半導体基板の上に形成される第１の絶縁膜と、
前記第１の絶縁膜の上に形成される第２の絶縁膜と、
前記第１の絶縁膜の上に形成される第１の配線と、
前記第２の絶縁膜の上に形成される第２の配線と、
前記第１の絶縁膜の上に、前記第２の絶縁膜、前記第１の配線及び前記第２の配線を覆うに設けられた樹脂層とを有し、
前記第１の配線と前記第２の配線とは互いに隣接して配置され、
前記第１の配線及び前記第２の配線はそれぞれ前記第１の電源配線、前記第２の電源配線、または前記出力端子のいずれか一つに接続され、
前記第１の配線と前記第２の配線とは、前記第１の配線に与えられる電位と前記第２の配線に与えられる電位とが異なるように、互いに異なる接続先に接続される半導体装置。 - 請求項１において、
前記第２の絶縁膜は樹脂膜である半導体装置。 - 請求項２において、
互いに隣接して配置された前記第１の配線と前記第２の配線との間には、
前記樹脂膜と前記樹脂層との間に形成され前記半導体基板と平行な界面と、
前記第１の絶縁膜と前記樹脂層との界面と、
前記樹脂膜と前記樹脂層との間に形成され前記半導体基板と非平行な界面とを有する半導体装置。 - 請求項３において、
前記樹脂膜と前記樹脂層との間に形成され前記半導体基板と平行な界面の幅は、前記第１の絶縁膜と前記樹脂層との界面の幅以下である半導体装置。 - 請求項２において、
複数のボンディングパッドを有し、
前記複数のボンディングパッドのそれぞれは、ボンディングパッド樹脂膜と前記ボンディングパッド樹脂膜の上に形成されるボンディングパッド導電層とを有し、
前記ボンディングパッド樹脂膜と前記樹脂膜とは同層に形成される半導体装置。 - 請求項５において、
前記複数のボンディングパッドは互いに隣接する第１のボンディングパッドと第２のボンディングパッドとを含み、
前記第１のボンディングパッドは前記第１の絶縁膜の上に形成される前記第１の配線に接続され、前記第２のボンディングパッドは前記樹脂層の上に形成される前記第２の配線に接続される半導体装置。 - 請求項６において、
前記ボンディングパッド導電層と前記第１の配線及び前記第２の配線は同層に形成される半導体装置。 - 請求項７において、
前記第１のボンディングパッドと前記第２のボンディングパッドとは千鳥状に配置されている半導体装置。 - 請求項２において、
前記第１の絶縁膜は無機絶縁膜であり、
前記第１の配線及び前記第２の配線は銅または銅合金である導電層を有し、
前記樹脂膜はポリイミド系樹脂により形成され、前記樹脂層はエポキシ系樹脂により形成されている半導体装置。 - 請求項７において、
前記第１の絶縁膜は無機絶縁膜であり、
前記ボンディングパッド導電層、前記第１の配線及び前記第２の配線は、銅または銅合金である導電層及び前記導電層の上に形成される少なくともＡｕ、Ｐｄ，Ｎｉのいずれかを含むバリヤメタルを有し、
前記樹脂膜はポリイミド系樹脂により形成され、前記樹脂層はエポキシ系樹脂により形成されている半導体装置。
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