JP6070120B2 - 配線基板及びその設計方法 - Google Patents

Description

本発明は、配線基板及びその設計方法に関する。

近年、ＣＰＵやＡＳＩＣ等の半導体チップの回路集積化とともに、接続バンプピッチの縮小化も進んでいる。半導体チップを搭載する配線基板もバンプピッチの縮小化に対応する必要があり、従来のセラミック基板や有機基板からなるパッケージ基板に半導体チップを直接搭載するのではなく、微細パターニングに有利なシリコンインターポーザを半導体チップとパッケージ基板との間に用いるケースが出てきている。

シリコンインターポーザは、半導体チップ搭載面（表面）とパッケージ基板接続面（裏面）の両面に配線層を有しており、表裏配線の接続にはシリコン貫通ビアが用いられている。なお、シリコン貫通ビアと裏面配線層とを形成せず、シリコンインターポーザの表面からワイヤーボンディングによってパッケージ基板と半導体チップとを電気的に接続することもある。

シリコンインターポーザ内を伝送する信号配線には、メモリバス信号のように複数信号の伝搬時間を均一に要求される場合がある。従来はシリコンインターポーザ内の等長グループで最長配線の長さにグループ全部の配線長を揃えるミアンダ処理を行い、この要求に応えていた。

特開２００３−１５２２９０号公報 特開２００４−０３１５３１号公報 特開２００８−１７１９５０号公報

しかしながら、シリコンインターポーザの配線の微細化が進み配線密度が高密度化していくと、ミアンダ処理を行う領域がシリコンインターポーザ上に十分に確保できなくなってくる。このため、高密度配線においても複数の配線の信号伝搬時間を均一にしうる新たな配線構造やその設計方法が求められていた。

本発明の目的は、配線の高密度化を実現しつつ等長処理が求められる配線間の信号伝搬時間を均一化できる配線基板及びその設計方法を提供することにある。

実施形態の一観点によれば、基板上に形成され、接続端子部である第１のランドを有する第１の配線と、前記基板上に形成され、前記第１のランドよりもサイズが大きい第２のランドを有し、前記第１の配線よりも配線長の長い第２の配線と、前記第１の配線及び前記第２の配線が形成された前記基板上に形成された絶縁膜と、前記絶縁膜内に埋め込まれ、前記第１のランドに接続された一又は複数の第１の層間接続ビアと、前記絶縁膜内に埋め込まれ、前記第２のランドに接続され、前記第１の層間接続ビアよりも多い数の複数の第２の層間接続ビアと、前記第１の層間接続ビア及び前記第２の層間接続ビアが埋め込まれた前記絶縁膜上に形成され、前記第１の層間接続ビアに接続された第１のパッド電極と、前記第１の層間接続ビア及び前記第２の層間接続ビアが埋め込まれた前記絶縁膜上に形成され、前記第２の層間接続ビアに接続された第２のパッド電極とを有する配線基板が提供される。

また、実施形態の他の観点によれば、基板上に形成され、接続端子部であるランドをそれぞれ有する複数の配線と、前記複数の配線が形成された前記基板上に形成された絶縁膜と、前記絶縁膜内に埋め込まれた複数の層間接続ビアと、前記絶縁膜上に形成され、前記層間接続ビアを介して前記複数の配線の前記ランドにそれぞれに接続された複数のパッド電極とを有し、配線長の長い前記配線ほど、前記ランドのサイズが大きく、前記ランドと前記パッド電極とを接続する前記層間接続ビアの数が多くなっている配線基板が提供される。

また、実施形態の更に他の観点によれば、複数の接続端子部の位置を決定する工程と、前記接続端子部間を接続する複数の配線を、前記接続端子部間で最短となるようにそれぞれ配置する工程と、配置した前記複数の配線のうち、等長処理が必要な前記配線のグループを抽出する工程と、前記グループに属する前記配線のそれぞれについて、配線長を算出する工程と、算出した前記配線の前記配線長に基づいて、前記配線長の長い前記配線ほど、前記接続端子部に配置されるランドのサイズが大きく、前記ランドに接続される層間接続ビアの数が多くなるように、前記配線の前記ランドのサイズと、前記ランドに接続される前記層間接続ビアの数とを決定する工程とを有する配線基板の設計方法が提供される。

開示の配線基板及びその設計方法によれば、配線長の異なる配線間で信号伝搬時間を均一化することができる。これにより、ミアンダ処理を省略或いは簡略化することができ、配線の高密度化を容易にすることができる。

図１は、一実施形態による配線基板の構造を示す概略断面図（その１）である。 図２は、一実施形態による配線基板の構造を示す概略断面図（その２）である。 図３は、一実施形態による配線基板の構造を示す平面図である。 図４は、一実施形態による配線基板の構造を示す概略断面図（その３）である。 図５は、一実施形態による配線基板における配線層の接続端子部の構造を示す平面図及び断面図（その１）である。 図６は、一実施形態による配線基板における配線層の接続端子部の構造を示す平面図及び断面図（その２）である。 図７は、一実施形態による配線基板における配線層の接続端子部の構造を示す平面図及び断面図（その３）である。 図８は、参考例による配線基板における配線層の接続端子部の構造を示す平面図及び断面図（その１）である。 図９は、参考例による配線基板における配線層の接続端子部の構造を示す平面図及び断面図（その２）である。 図１０は、一実施形態による配線基板の設計方法を示すフローチャートである。 図１１は、一実施形態による配線基板の製造方法を示す工程断面図（その１）である。 図１２は、一実施形態による配線基板の製造方法を示す工程断面図（その２）である。 図１３は、一実施形態の変形例による配線基板の構造を示す概略断面図（その１）である。 図１４は、一実施形態の変形例による配線基板の構造を示す概略断面図（その２）である。

一実施形態による配線基板及びその製造方法について図１乃至図１４を用いて説明する。

図１、図２及び図４は、本実施形態による配線基板の構造を示す概略断面図である。図３は、本実施形態による配線基板の構造を示す平面図である。図５乃至図７は、本実施形態による配線基板における配線層の接続端子部の構造を示す平面図及び断面図である。図８及び図９は、参考例による配線基板における配線層の接続端子部の構造を示す平面図及び断面図である。図１０は、本実施形態による配線基板の設計方法を示すフローチャートである。図１１及び図１２は、本実施形態による配線基板の製造方法を示す工程断面図である。図１３及び図１４は、本実施形態の変形例による配線基板の構造を示す概略断面図である。

はじめに、本実施形態による配線基板の構造について図１乃至図９を用いて説明する。

本実施形態による配線基板１０は、例えば図１に示すように、基板２０と、基板２０上に形成された多層配線層４４とを有している。多層配線層４４上には、半導体チップ５０が搭載される。

図２は、図１の点線部分の拡大図である。図３は、図１の点線部分の配線基板１０の上面図である。

多層配線層４４の最表面には、例えば図２に示すように、パッド電極４０及び外部接続端子４２が形成されている。パッド電極４０と外部接続端子４２とは、多層配線層４４の内部に形成された配線層３０により、互いに電気的に接続されている。

例えば、図２及び図３に示すように、パッド電極４０Ａと外部接続端子４２Ａとは、配線層３０Ａを介して互いに接続されている。また、パッド電極４０Ｂと外部接続端子４２Ｂとは、配線層３０Ｂを介して互いに接続されている。また、パッド電極４０Ｃと外部接続端子４２Ｃとは、配線層４０Ｃを介して互いに接続されている。

ここで、配線層３０Ａ，３０Ｂ，３０Ｃは、例えばメモリバス信号のように、複数の信号の伝搬時間を均一化することが求められる配線層のグループであるものとする。また、配線層３０Ａ，３０Ｂ，３０Ｃの配線長は、例えば図３に示すように、配線層３０Ｃ、配線層３０Ｂ、配線層３０Ａの順に長くなっているものとする。

図４は、配線層３０とパッド電極４０との接続部分をより詳しく記載した断面図である。図５乃至図７は、パッド電極４０Ａ〜４０Ｃ部分における配線層３０Ａ〜３０Ｃ及び層間接続ビア３８の配置を示す平面図及び断面図である。

配線層３０Ａ〜３０Ｃとパッド電極４０Ａ〜４０Ｃとは、図４に示すように、層間接続ビア３８を介して互いに接続されている。ここで、パッド電極４０に接続される部分の配線層３０の領域（以下、ランド４６と呼ぶ）のサイズは、パッド電極４０が接続される配線層３０の配線長に応じて変えられている。また、配線層３０とパッド電極４０とを接続する層間接続ビア３８の数も、ランド４６のサイズに応じて変えられている。すなわち、接続される配線層３０の配線長が長いほど、ランド４６のサイズが大きく、ランド４６に接続される層間接続ビア３８の数も多くなっている。なお、パッド電極４０Ａ〜４０Ｃのサイズは、同じである。

配線層３０Ａのランド４６Ａは、例えば図５（ａ）に示すように、２つのライン・アンド・スペース・パターンを交差する方向に重ねて配置した格子状のパターンを有している層間接続ビア３８は、最外周の配線パターン上も含め、ランド４６Ａの格子状パターンの格子点に、それぞれ配置されている。

例えば、パッド電極４０Ａ〜４０Ｃが縦横５０μｍ程度の八角形形状の場合、配線幅１μｍの配線パターンを２μｍピッチで１０本配置した２つのライン・アンド・スペース・パターンを直交するように配置して、一辺の長さが３０μｍのランド４６Ａを形成する。また、ランド４６Ａの格子状パターンの１００個の格子点上に、縦横０．５μｍの四角形形状の層間接続ビア３８をそれぞれ配置する。

配線層３０Ｂのランド４６Ｂは、ランド４６Ａと同様、例えば図６（ａ）に示すように、２つのライン・アンド・スペース・パターンを交差する方向に重ねて配置した格子状のパターンを有しているが、ランド４６Ａよりもサイズが小さくなっている。層間接続ビア３８は、最外周の配線パターン上も含め、ランド４６Ｂの格子状パターンの格子点に、それぞれ配置されている。

例えば、配線幅１μｍの配線パターンを２μｍピッチで４本配置した２つのライン・アンド・スペース・パターンを直交するように配置して、一辺の長さが１０μｍ程度のランド４６Ｂを形成する。また、ランド４６Ｂの格子状パターンの１６個の格子点上に、縦横０．５μｍの四角形形状の層間接続ビア３８をそれぞれ配置する。

配線層３０Ｃとパッド電極４０Ｃとは、例えば図７（ａ）に示すように、１つの層間接続ビア３８により接続されている。ランド４６Ｃは、ランド４６Ａ，４６Ｂのパターンと同様に定義すると、縦横それぞれ１本ずつの配線パターンを直交するように配置したパターンと考えることができる。

ランド４６Ａ〜４６Ｃのパターンを格子状パターンとし、層間接続ビア３８を格子状パターンの格子点に配置しているのは、多層配線層４４の製造時にダマシンプロセスを用いる場合を考慮したものである。これは、基板２０上に形成される多層配線層４４、特に、半導体チップが搭載される表面側の多層配線層４４には微細な配線パターンが要求されており、１μｍ以下の配線形成が容易なダマシンプロセスを適用することが望ましいからである。

ダマシンプロセスでは、内層配線のＣＭＰ工程において配線材の高さが周囲の絶縁材の高さよりも低くなる現象、いわゆるディッシングと呼ばれる現象を回避するために、大面積のパターンを形成することが通常禁止されている。一方、最表面配線（パッド電極４０や外部接続端子４２等）はＣＭＰ工程が不要でサイズ上の制約はないため、連続した大面積のパターンで形成することができる。この結果、内層配線と最表面配線との間には、大きな面積ギャップが存在している。

そこで、このギャップを解消するために、内層配線と最表面配線との間は、複数のビアを配列したマルチビア構造となっている。また、内層配線でマルチビアと接続する領域は、微細配線の集合体（格子状パターン）のような形状となっている。

なお、パッド電極４０Ａ〜４０Ｃの平面形状は、特に限定されるものではなく、図５乃至図７に示すような正八角形形状のほか、円形や正方形等の多角形であってもよい。

図５及び図７に示す構造を用いて本実施形態による配線基板の信号波形の解析を行った結果、比較例による配線基板の信号波形と比べて、信号強度差及び伝搬時間差を４０〜５０％程度低減できることが確認できた。

信号遅延時間は、配線長のみならず、配線層の線幅、厚さ、構成材料、製造方法等によっても変化する。遅延時間のばらつきを補償するための層間接続ビア３８の数やランド４６のサイズは、配線層の線幅、厚さ、構成材料、製造方法等をも考慮して適宜設定することが望ましい。

なお、配線層３０の構造としては、ランド４６のサイズを変えずに層間接続ビア３８の数だけを変えることも考えられる。例えば、図６に示す配線層３０Ｂの代わりに、図８に示す配線層３０Ｂ′を用い、図７に示す配線層３０Ｃの代わりに、図９に示す配線層３０Ｃ′を用いることも考えられる。すなわち、図８及び図９に示す構造では、ランド４６として、図５に示す配線層３０Ａのランド４６Ａと同じ構造のランド４６Ｂ′，４６Ｃ′を用いている。層間接続ビア３８の数は、図６及び図７に示す配線層３０Ｂ，３０Ｃと同じである。

しかしながら、ランド４６のサイズを変えずに層間接続ビア３８の数だけを変えた場合、信号の反射成分が増大し、伝送特性を悪化させる虞がある。このため、配線層の等長処理を行う場合、層間接続ビア３８の数に対応してランドのサイズも変えることが望ましい。

次に、本実施形態による配線基板の設計方法について図１０を用いて説明する。

まず、配線基板内の信号配線を、接続端子間で最短になるようにレイアウトする（ステップＳ１１）。

次いで、信号配線の中で等長処理が必要な信号配線のグループを設定する（ステップＳ１２）。

次いで、グループ内の各信号配線の長さを、設計図面から抽出する（ステップＳ１３）。

次いで、抽出した信号配線の配線長に応じて、接続端子部における層間接続ビアの数とランドのサイズを決定する（ステップＳ１４）。

例えば、層間接続ビアの数及びランドのサイズと信号遅延時間との関係を予めデータベース化しておき、各信号配線の配線長とその差に応じて、各信号配線に接続される層間接続ビアの数及びランドのサイズを適宜決定する。配線長が長い信号配線ほど、層間接続ビアの数及びランドのサイズが大きくなる。

これにより、グループ内の信号配線の信号遅延時間のばらつきが抑制された配線層を設計することができる。

次に、本実施形態による配線基板の製造方法について図１１及び図１２を用いて説明する。

まず、配線基板１０の下地となる基板２０を用意する。配線基板がシリコンインターポーザの場合、基板２０としては、例えば８インチ又は１２インチのシリコンウェーハが用いられる。また、基板２０には、貫通ビアや下層の配線層が形成されていてもよい。

次いで、基板２０上に、例えばＣＶＤ法により、例えば膜厚１μｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜２４を形成する。

次いで、フォトリソグラフィ及びエッチングにより、絶縁膜２４の配線形成領域に、配線溝２６を形成する（図１１（ａ））。

次いで、配線溝２６が形成された絶縁膜２４上に、例えば電解めっき法により、例えば膜厚１μｍのＣｕ（銅）膜２８を形成する（図１１（ｂ））。Ｃｕ膜２８の下地には、必要に応じて、Ｔｉ膜等よりなる密着層等を形成してもよい。

次いで、例えばＣＭＰ法により、絶縁膜２４上のＣｕ膜２８を除去する。

こうして、いわゆるダマシン法により、配線溝２６内に埋め込まれた配線層３０を形成する（図１１（ｃ））。

配線層３０の接続端子部には、線幅１μｍの配線を２μｍピッチで配置した２つのライン・アンド・スペースパターンを直交するように配置して、格子状のランド４６を形成する。ランド４６を形成するラインパターンの本数は、等長処理が必要な信号配線にあっては、上述の設計手順に従い信号配線の配線長に応じて適宜設定する。例えば、ランド４６Ａでは１０本とし、ランド４６Ｂでは４本とし、ランド４６Ｃでは１本とする。

なお、絶縁膜２２より下層に配線層（図示せず）が形成されている場合には、いわゆるデュアルダマシン法により、当該下層の配線層に接続された配線層３０を形成するようにしてもよい。

次いで、配線層３０が埋め込まれた絶縁膜２４上に、例えばＣＶＤ法により、例えば膜厚１μｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜３２を形成する。

次いで、フォトリソグラフィ及びエッチングにより、絶縁膜３２に、配線層３０に達する複数のビアホール３４を形成する（図１１（ｄ））。

次いで、ビアホール３４が形成された絶縁膜３２上に、例えばスパッタ法により、Ｗ（タングステン）膜３６を形成する（図１２（ａ））。Ｗ膜３６の下地には、必要に応じて、ＴｉＮ（窒化チタン）膜等よりなるバリア膜等を形成してもよい。

次いで、例えばＣＭＰ法により、絶縁膜３２上のＷ膜３６を除去し、ビアホール３４内に埋め込まれた層間接続ビア３８を形成する（図１２（ｂ））。例えば、ランド４６の格子状パターンの格子点上に、例えば０．５μｍ角の層間接続ビア３８を２μｍピッチで配列する。

次いで、全面に、例えばスパッタ法により、例えば膜厚１．５μｍのＡｌ（アルミニウム）膜を形成する。Ａｌ膜の下地には、必要に応じて、ＴｉＮ膜等よりなるバリア膜等を形成してもよい。

次いで、フォトリソグラフィ及びエッチングにより、Ａｌ膜をパターニングし、パッド電極４０を形成する（図１２（ｃ））。

こうして、本実施形態による配線基板１０を完成する。

このように、本実施形態によれば、配線の配線長に応じてランドのサイズ及びランドとパッド電極とを接続する層間接続ビアの数を規定するので、配線長の異なる配線間で信号伝搬時間を均一化することができる。これにより、ミアンダ処理を省略或いは簡略化することができ、配線の高密度化を容易にすることができる。

上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、配線基板としてシリコンインターポーザを例にして説明したが、信号配線の等長処理が求められる種々の配線基板に適用することができる。

また、上記実施形態では、パッド電極と外部接続端子との間を接続する配線層の接続端子部に適用する場合を示したが、配線層の接続形態は、これに限定されるものではない。

例えば、図１３に示すように、複数の半導体チップ５０が搭載される配線基板１０において、半導体チップ５０に接続されるパッド電極同士を接続する配線層の接続端子部に、上記実施形態の構造を適用するようにしてもよい。

図１３に示す配線基板１０は、半導体チップ５０Ａが接続されるパッド電極４０Ａ，４０Ｂ，４０Ｃと、半導体チップ５０Ｂが搭載されるパッド電極４０Ｄ，４０Ｅ，４０Ｆを有している。パッド電極４０Ｃとパッド電極４０Ｄとは、配線層３０Ｃを介して電気的に接続されているものとする。また、パッド電極４０Ｂとパッド電極４０Ｅとは、配線層３０Ｃよりも配線長の長い配線層３０Ｂを介して電気的に接続されているものとする。また、パッド電極４０Ａとパッド電極４０Ｆとは、配線層３０Ｂよりも配線長の長い配線層３０Ａを介して電気的に接続されているものとする。

このような場合、配線層３０Ａとパッド電極４０Ａとの接続端子、配線層３０Ａとパッド電極４０Ｆとの接続端子部には、例えば図５に示す構造を、それぞれ適用することができる。また、配線層３０Ｂとパッド電極４０Ｂとの接続端子部、配線層３０Ｂとパッド電極４０Ｅとの接続端子部には、例えば図６に示す構造を、それぞれ適用することができる。また、配線層３０Ｃとパッド電極４０Ｃとの接続端子部、配線層３０Ｃとパッド電極４０Ｄとの接続端子部には、例えば図７に示す構造を、それぞれ適用することができる。

また、配線層３０Ａ，３０Ｂ，３０Ｃの両端の接続端子部は、必ずしも同じ構造にする必要はなない。例えば、配線層３０Ｂの接続端子部を例に挙げると、配線層３０Ｂとパッド電極４０Ｂとの接続端子部には図５に示す構造を適用し、配線層３０Ｂとパッド電極４０Ｅとの接続端子部には図６に示す構造を適用してもよい。配線層３０Ｂの両方の接続端子部を図６に示す構造にする場合と、配線層３０Ｂの片方の接続端子部を図６に示す構造にする場合とで、配線遅延時間を変えることもできる。

或いは、図１４に示すように、半導体チップ５０に接続されるパッド電極４０が表面側に形成され、外部出力端子が裏面側に形成された配線基板１０において、配線層の接続端子部に、上記実施形態の構造を適用するようにしてもよい。

図１４に示す配線基板は、基板２０の表面側に形成された多層配線層４４Ａと、基板２０の裏面側に形成された多層配線層４４Ｂとを有している。基板２０内には、貫通ビア４８が埋め込まれており、基板２０の表面側の配線層と基板２０の裏面側の配線層とが貫通ビア４８を介して接続されている。表面側のパッド電極４０Ｃと裏面側の外部接続端子４０Ｃとは、配線層３０Ｃ及び貫通ビア４８Ｃを介して電気的に接続されているものとする。また、表面側のパッド電極４０Ｂと裏面側の外部接続端子４０Ｂとは、配線層３０Ｃよりも配線長の長い配線層３０Ｂ及び貫通ビア４８Ｂを介して電気的に接続されているものとする。また、表面側のパッド電極４０Ａと裏面側の外部接続端子４０Ａとは、配線層３０Ｂよりも配線長の長い配線層３０Ａ及び貫通ビア４８Ａを介して電気的に接続されているものとする。

このような場合、配線層３０Ａとパッド電極４０Ａとの接続端子に、例えば図５に示す構造を適用することができる。また、配線層３０Ｂとパッド電極４０Ｂとの接続端子部に、例えば図６に示す構造を適用することができる。また、配線層３０Ｃとパッド電極４０Ｃとの接続端子部に、例えば図７に示す構造を適用することができる。貫通ビア４８Ａと外部接続端子４０Ａとの接続部、貫通ビア４８Ｂと外部接続端子４０Ｂとの接続部、貫通ビア４８Ｃと外部接続端子４０Ｃとの接続部にも、上記実施形態の構造を適用するようにしてもよい。

また、上記実施形態では、パッド電極に接続される層間接続ビアの数及びランドのサイズのみによって等長処理を行う例を示したが、信号配線へのミアンダ処理を更に実施するようにしてもよい。例えば、等長処理が必要とされるグループに属する複数の信号配線のうち、他の信号配線と比較して配線長が極端に短い一部の信号配線については、ミアンダ処理を併用するようにしてもよい。なお、ミアンダ処理とは、信号配線を蛇行させることによって配線長を長くして、他の信号配線との配線長差を低減する処理である。

また、上記実施形態に記載した配線基板の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

１０…配線基板
２０…基板
２２，２４，３２…絶縁膜
２６…配線溝
２８…Ｃｕ膜
３０，３０Ａ，３０Ｂ，３０Ｃ…配線層
３４…ビアホール
３６…Ｗ膜
３８…層間接続ビア
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，４０Ｅ，４０Ｆ…パッド電極
４２，４２Ａ，４２Ｂ，４２Ｃ…外部接続端子
４４，４４Ａ，４４Ｂ…多層配線層
４６，４６Ａ，４６Ｂ，４６Ｃ…ランド
４８…貫通ビア
５０，５０Ａ，５０Ｂ…半導体チップ

Claims (9)

1. 基板上に形成され、接続端子部である第１のランドを有する第１の配線と、
   前記基板上に形成され、前記第１のランドよりもサイズが大きい第２のランドを有し、前記第１の配線よりも配線長の長い第２の配線と、
   前記第１の配線及び前記第２の配線が形成された前記基板上に形成された絶縁膜と、
   前記絶縁膜内に埋め込まれ、前記第１のランドに接続された一又は複数の第１の層間接続ビアと、
   前記絶縁膜内に埋め込まれ、前記第２のランドに接続され、前記第１の層間接続ビアよりも多い数の複数の第２の層間接続ビアと、
   前記第１の層間接続ビア及び前記第２の層間接続ビアが埋め込まれた前記絶縁膜上に形成され、前記第１の層間接続ビアに接続された第１のパッド電極と、
   前記第１の層間接続ビア及び前記第２の層間接続ビアが埋め込まれた前記絶縁膜上に形成され、前記第２の層間接続ビアに接続された第２のパッド電極と
   を有することを特徴とする配線基板。
2. 請求項１記載の配線基板において、
   前記第１の配線から前記第１のパッド電極へ伝送する信号の伝搬時間と、前記第２の配線から前記第２のパッド電極へ伝送する信号の伝搬時間とが一致するように、前記第１のランド及び前記第２のランドのサイズと、前記第１の層間接続ビア及び前記第２の層間接続ビアの数とが規定されている
   ことを特徴とする配線基板。
3. 請求項１又は２記載の配線基板において、
   前記第１のランド及び前記第２のランドは、格子状パターンを有し、
   前記第１の層間接続ビア及び前記第２の層間接続ビアは、前記格子状パターンの格子点に接続されている
   ことを特徴とする配線基板。
4. 請求項１乃至３のいずれか１項に記載の配線基板において、
   前記第１の配線の両端部に、前記第１の層間接続ビア及び前記第１のパッド電極がそれぞれ接続されており、
   前記第２の配線の両端部に、前記第２の層間接続ビア及び前記第２のパッド電極がそれぞれ接続されている
   ことを特徴とする配線基板。
5. 請求項１乃至３のいずれか１項に記載の配線基板において、
   前記第１の配線及び前記第２の配線は、前記基板を貫通する貫通ビアをそれぞれ有する
   ことを特徴とする配線基板。
6. 請求項１乃至５のいずれか１項に記載の配線基板において、
   前記第１のパッド電極のサイズと前記第２のパッド電極のサイズとが等しい
   ことを特徴とする配線基板。
7. 基板上に形成され、接続端子部であるランドをそれぞれ有する複数の配線と、
   前記複数の配線が形成された前記基板上に形成された絶縁膜と、
   前記絶縁膜内に埋め込まれた層間接続ビアと、
   前記絶縁膜上に形成され、前記層間接続ビアを介して前記複数の配線の前記ランドにそれぞれに接続された複数のパッド電極とを有し、
   配線長の長い前記配線ほど、前記ランドのサイズが大きく、前記ランドと前記パッド電極とを接続する前記層間接続ビアの数が多くなっている
   ことを特徴とする配線基板。
8. 複数の接続端子部の位置を決定する工程と、
   前記接続端子部間を接続する複数の配線を、前記接続端子部間で最短となるようにそれぞれ配置する工程と、
   配置した前記複数の配線のうち、等長処理が必要な前記配線のグループを抽出する工程と、
   前記グループに属する前記配線のそれぞれについて、配線長を算出する工程と、
   算出した前記配線の前記配線長に基づいて、前記配線長の長い前記配線ほど、前記接続端子部に配置されるランドのサイズが大きく、前記ランドに接続される層間接続ビアの数が多くなるように、前記配線の前記ランドのサイズと、前記ランドに接続される前記層間接続ビアの数とを決定する工程と
   を有することを特徴とする配線基板の設計方法。
9. 請求項８記載の配線基板において、
   前記配線から前記層間接続ビアを介してパッド電極へ伝送する信号の遅延時間が、配線長の異なる前記配線間で近似するように、それぞれの前記配線の前記ランドのサイズと、前記ランドに接続される前記層間接続ビアの数とを決定する
   ことを特徴とする配線基板の設計方法。
   

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