JP6510165B2 - オペアンプ - Google Patents

Description

本発明は、オペアンプに係り、特に、差動増幅回路の動作を安定させるのに好適な差動増幅回路制御装置を含むオペアンプに関するものである。

差動増幅回路を含むオペアンプ及び電圧レギュレータにおける、出力信号の応答速度（過渡応答性）の低下、出力負荷変動に対する出力安定時間（出力セットリング時間）の長期化、並びに出力オーバーシュート及びアンダーシュートの発生といった問題の対策として、従来は、回路全体の電流、特に差動増幅回路の動作電流を増加させ、回路動作を早くさせることで対応していた。

しかしながら、近年の社会における低消費電力化の要求に伴い、半導体集積回路であるオペアンプ、及び電圧レギュレータにおいても低消費電流化が要求されている。このような要求に対応して消費電流を低減させた場合には、オペアンプ自体の動作速度が遅くなり、出力信号の応答速度（過渡応答性）の低下、出力負荷変動に対する出力安定時間（出力セットリング時間）の長期化、及び出力オーバーシュート、アンダーシュートが大きくなるといった問題が生じる。

このように、消費電流を増加させる対応では、近年の低消費電力化に相反することとなり、これらを踏まえての低消費電流化は困難であった。

特許文献１には、必要なときだけに定電圧回路の消費電流を増加させて応答特性を改善する技術が記載されている。特許文献１の技術では、誤差増幅回路を用いた定電圧回路において、出力電圧が上昇して分圧電圧が閾値を超えた場合、オペアンプのバイアス電流を増加させてオペアンプの動作速度を上げることにより、出力電圧の上昇をすばやく元の定格出力電圧に戻すことができる。

しかし、特許文献１の技術では、出力電圧のオーバーシュートに対応しているだけであり、定電圧回路の立ち上がり時間を短くすること、及び、負荷電流が突然増加したり入力電圧が突然低下したりした場合に発生する出力電圧のアンダーシュートには対応できていない。

このような特許文献１の問題点を解決するための技術が下記特許文献２に記載されている。この特許文献２の技術では、誤差増幅回路を用いた定電圧回路において、出力端子と接地との間にコンデンサを設け、当該コンデンサと接地間に抵抗を設けると共に、コンデンサと抵抗との接続点にプラス端子が接続されて抵抗の接地側にマイナス端子が接続された第１のコンパレータ、及び、コンデンサと抵抗との接続点にマイナス端子が接続されて抵抗の接地側にプラス端子が接続された第２のコンパレータを設け、第１，第２のコンパレータの出力に応じて誤差増幅回路のバイアス電流を増減させる構成となっている。

例えば、出力電圧が安定している状態において、電源電圧の上昇もしくは負荷電流の減少が発生して出力電圧が上昇してコンデンサに充電電流が流れると、第１のコンパレータの出力がハイレベルとなり、誤差増幅回路のバイアス電流を増加させ、短時間で元の定格出力電圧に戻し、また、電源電圧の低下もしくは負荷電流の増加が発生して出力電圧が下降してコンデンサの放電電流が流れると、第２のコンパレータの出力がハイレベルとなり、誤差増幅回路のバイアス電流を増加させ、短時間で元の定格出力電圧に戻すことができ、オーバーシュート、アンダーシュートを抑えることができる。

特開２００４−１６４４１１号公報 特開２００７−３１０５２１号公報

しかしながら、上記特許文献２の技術は、コンデンサの充電電流及び放電電流に伴う抵抗の両端における電位差を第１，第２のコンパレータで検出する構成であり、電位差が微小であっても、第１，第２のコンパレータのいずれかの出力がハイレベルとなり、誤差増幅回路のバイアス電流が増加される状態が頻発して動作が安定しない。その結果、消費電力を安定的に抑えることができない。

本発明は、上記問題点を解決するためになされたものであり、電圧レギュレータ及びオペアンプにおける出力安定時の消費電流を増加させることなく、入力信号に対する出力信号の過度応答性、出力負荷変動に対する出力セットリング時間、及びオーバーシュート、アンダーシュートを安定的に改善することが可能な差動増幅回路制御装置を提供することである。

上記目的を達成するため、本発明のオペアンプは、主差動増幅回路の外部信号を入力する一方の入力端子に非反転入力端子が接続され、前記主差動増幅回路の外部信号を入力する他方の入力端子に反転入力端子が接続されて、前記主差動増幅回路の出力電圧の低下に伴う入力差に応じた電圧を出力する第１の差動増幅回路を含む第１のコンパレータと、前記主差動増幅回路の前記一方の入力端子に反転入力端子が接続され、前記主差動増幅回路の前記他方の入力端子に非反転入力端子が接続されて、前記主差動増幅回路の出力電圧の上昇に伴う入力差に応じた電圧を出力する第２の差動増幅回路を含む第２のコンパレータと、前記第１のコンパレータ、または、前記第２のコンパレータの各々から出力された電圧に応じて前記主差動増幅回路の電流源トランジスタに流れる電流を増加させ、前記主差動増幅回路の動作速度を速くする高速機能部と、前記主差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能な、出力に対するオフセット電圧の調整回路と、前記第１の差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能な、アンダーシュート検知に対するオフセット電圧の調整回路と、前記第２の差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能な、オーバーシュート検知に対するオフセット電圧の調整回路と、を備えている。

本発明によれば、第１の差動増幅回路を含む第１のコンパレータは、主差動増幅回路の外部信号を入力する一方の入力端子に非反転入力端子が接続され、前記主差動増幅回路の外部信号を入力する他方の入力端子に反転入力端子が接続されて、前記主差動増幅回路の出力電圧の低下に伴う入力差に応じた電圧を出力し、第２の差動増幅回路を含む第２のコンパレータは、前記差動増幅回路の前記一方の入力端子に反転入力端子が接続され、前記主差動増幅回路の前記他方の入力端子に非反転入力端子が接続されて、前記主差動増幅回路の出力電圧の上昇に伴う入力差に応じた電圧を出力し、高速機能部は、前記第１のコンパレータ、または、前記第２のコンパレータの各々から出力された電圧に応じて前記主差動増幅回路の電流源トランジスタに流れる電流を増加させ、前記主差動増幅回路の動作速度を速くするので、オペアンプにおける出力安定時の消費電流を増加させることなく、入力信号に対する出力信号の過度応答性、出力負荷変動に対する出力セットリング時間、及びオーバーシュート、アンダーシュートを安定的に改善することが可能である。
また、出力に対するオフセット電圧の調整回路は、前記主差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能であり、アンダーシュート検知に対するオフセット電圧の調整回路は、前記第１の差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能であり、オーバーシュート検知に対するオフセット電圧の調整回路は、前記第２の差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能であるので、各々のオフセット調整は、独立して行うことができる。

本発明に係る差動増幅回路制御装置を備えた電圧レギュレータの構成例（第１の実施形態）を示す回路図である。 図１における差動増幅回路制御装置の動作例を示すタイムチャートである。 従来の電圧レギュレータの構成例を示す回路図である。 図１における基準電圧回路の構成例を示す回路図である。 図１におけるバイアス発生回路の構成例を示す回路図である。 図３における電圧レギュレータの動作例を示すタイミングチャートである。 アンダーシュートを低減させた電圧レギュレータの構成例を示す回路図である。 図７におけるアンダーシュートを低減させた電圧レギュレータの動作例を示すタイミングチャートである。 図７におけるアンダーシュートを低減させた電圧レギュレータにオフセット電圧調整用回路を設けた構成例を示す回路図である。 図１における電圧レギュレータにオフセット電圧調整用回路を設けた構成例（第２の実施形態）を示す回路図である。 図１０におけるオーバーシュート及びアンダーシュート検知のオフセット調整回路の構成例を示す回路図である。 図１０におけるレギュレータ出力のオフセット調整回路の構成例を示す回路図である。 従来のＡ級増幅Ｐｃｈ＋Ｎｃｈ入力オペアンプの構成例を示す回路図である。 従来のＡ級増幅Ｐｃｈ入力オペアンプの構成例を示す回路図である。 本発明に係る差動増幅回路制御装置を備えたＡ級増幅Ｐｃｈ＋Ｎｃｈ入力オペアンプの構成例（第３の実施形態）を示す回路図である。 本発明に係る差動増幅回路制御装置を備えたＡ級増幅Ｐｃｈ入力オペアンプの構成例（第４の実施形態）を示す回路図である。 図１６におけるオフセット調整回路の構成例を示す回路図である。 図１５におけるＡ級増幅Ｐｃｈ＋Ｎｃｈ入力オペアンプに位相補償回路を設けた構成例を示す回路図である。 消費電流測定用のボルテージフォロワ回路の接続構成例を示す回路図である。 パルス応答・Ｓｉｎ波応答測定用のボルテージフォロワ回路の接続構成例を示す回路図である。 負荷過度応答測定用のボルテージフォロワ回路の接続構成例を示す回路図である。 図１５におけるＡ級増幅Ｐｃｈ＋Ｎｃｈ入力オペアンプの消費電流特性例を示す図である。 図１５におけるＡ級増幅Ｐｃｈ＋Ｎｃｈ入力オペアンプのパルス応答特性例を示す図である。 図１５におけるＡ級増幅Ｐｃｈ＋Ｎｃｈ入力オペアンプの負荷過度応答特性例を示す図である。 図１６におけるＡ級増幅Ｐｃｈ入力オペアンプと従来のＡ級増幅Ｐｃｈ入力オペアンプの各々の消費電流特性例を示す図である。 図１６におけるＡ級増幅Ｐｃｈ入力オペアンプと従来のＡ級増幅Ｐｃｈ入力オペアンプの各々のパルス応答特性例を示す図である。 従来のＡ級増幅Ｎｃｈ入力オペアンプの構成例を示す回路図である。 本発明に係る差動増幅回路制御装置を備えたＡ級増幅Ｎｃｈ入力オペアンプの構成例（第５の実施形態）を示す回路図である。 図２８におけるＡ級増幅Ｎｃｈ入力オペアンプと従来のＡ級増幅Ｎｃｈ入力オペアンプの各々の消費電流特性例を示す図である。 図２８におけるＡ級増幅Ｎｃｈ入力オペアンプと従来のＡ級増幅Ｎｃｈ入力オペアンプの各々のパルス応答特性例を示す図である。 本発明に係る差動増幅回路制御装置を備えたＡＢ級オペアンプの構成例（第６の実施形態）を示す回路図である。 図３１におけるＡＢ級オペアンプと従来のＡＢ級オペアンプの各々の消費電流特性例を示す図である。 図３１におけるＡＢ級オペアンプと従来のＡＢ級オペアンプの各々のＳｉｎ波応答特性例を示す図である。 図３１におけるＡＢ級オペアンプと従来のＡＢ級オペアンプの各々のパルス応答特性例を示す図である。

以下、図を用いて本発明に係る実施の形態について説明する。まず、図３を用いて、本発明に係る差動増幅回路制御装置を設けた電圧レギュレータとの比較に用いる電圧レギュレータについて説明する。

図３における電圧レギュレータ３００は、差動増幅回路１０、基準電圧回路（「ＶＲＥＦ」とも記載する）１１、ドライバトランジスタＰＨ１を備えた出力回路１２、及び分圧回路１３を備えている。

差動増幅回路１０は、バイアス発生回路（「ＢＩＡＳ」とも記載する）１４、差動段のＮＭＯＳトランジスタＮＨ１，ＮＨ２，ＮＨ３，ＰＭＯＳトランジスタＰＨ２，ＰＨ７、出力段のＰＭＯＳトランジスタＰＨ３，ＰＨ８，ＮＭＯＳトランジスタＮＨ５等を備えている。なお、ＭＯＳトランジスタはＭＯＳＦＥＴとする。

図４に基準電圧回路１１の構成例を示す。基準電圧回路１１において、抵抗Ｒ４１は、一定の電流を供給する定電流源を構成している。また、ＮＭＯＳトランジスタＮＨ４１は、ダイオード接続されているので一定電流を流すと両端には一定の電圧が発生し、定電圧源として作用する。基準電圧回路１１で発生した一定の電圧が差動増幅回路１０の非反転入力端子に正入力ＶＲとして入力される。

図５にバイアス発生回路１４の構成例を示す。ＰＭＯＳトランジスタＰＨ５１，ＰＨ５２とＮＭＯＳトランジスタＮＨ５１，ＮＨ５２は、それぞれ、カレントミラー回路を構成している。カレントミラー回路は、飽和領域で動作し、ドレイン・ソース間電圧の変化に対しては感度が低いので、より電源電圧に依存しにくい定電圧源・定電流源として作用する。

また、バイアス発生回路１４のＮＭＯＳトランジスタＮＨ５２と図３の差動増幅回路１０における差動段のＮＭＯＳトランジスタＮＨ３とが、カレントミラー回路を構成しているので、差動段のＮＭＯＳトランジスタＮＨ３に、バイアス発生回路１４のＮＭＯＳトランジスタＮＨ５２に流れる電流と同等な一定の電流を流すことができる。

図３の差動増幅回路１０は負帰還増幅回路を構成しており、その出力は、出力回路１２のドライバトランジスタＰＨ１及び分圧回路１３を通り、再び、差動増幅回路１０の反転入力端子に負入力ＦＢとして入力される。負帰還増幅回路では、非反転入力端子と反転入力端子は仮想接地となり、非反転入力端子の正入力ＶＲと反転入力端子の負入力ＦＢは、同じ電位となるように作用する。

このように、差動増幅回路１０では、基準電圧回路１１の基準電圧（正入力ＶＲ）の電圧が、負入力ＦＢの電圧となるように作用するので、電圧レギュレータ３００の出力ＶＯＵＴとして、分圧回路１３の分圧比の逆数倍「（Ｒ１＋Ｒ２）／Ｒ１」された電圧が発生する。

例えば、基準電圧回路１１の基準電圧（正入力ＶＲ）の電圧が「０．９３３Ｖ」の場合、本電圧レギュレータ３００では、「０．９３３Ｖ ×（９３３Ω＋２６７Ω）／９３３Ω＝１．２Ｖ」となり１．２Ｖの電圧を供給することができる。

出力回路１２のドライバトランジスタＰＨ１は、大きな駆動能力を持つよう、十分に大きなサイズのトランジスタとなっており、本電圧レギュレータ３００では、０ｍＡ〜１５０ｍＡの負荷電流でも安定して１．２Ｖの電圧を供給することができる回路である。

しかしながら、図６のタイムチャートを示すように、本電圧レギュレータ３００では、動作時に負荷電流が急激に変化した場合にはレギュレータ出力に大きなオーバーシュート及びアンダーシュートが発生する。

負荷電流は、レギュレータ出力を電源電圧とする回路の動作率により変動するので、負荷電流の変化はやむ得ないことであり、例えばＣＰＵ（Central Processing Unit）やＤＳＰ（Digital signal Processing）など、大電流を必要する負荷側の回路が、オン・オフするときは、特に急激な変化が生じる。

レギュレータ出力のオーバーシュート及びアンダーシュートは、レギュレータ出力を電源電圧とする回路の誤動作の要因となるため、レギュレータ出力が安定するまで、演算結果を無効化するなどの処理・待機が必要となり、回路の複雑化、無駄な待機時間の発生という問題点があった。

また、オーバーシュート及びアンダーシュートは電圧レギュレータの消費電流を増加させれば改善させることが可能であるが、近年の省電力化とは相反する。

例えば、特開２００３−８３６９号公報に開示されているアイドリング電流を低減した差動増幅回路（多入力差動増幅回路）を用いて、アンダーシュートを低減した電源レギュレータが実現されている。

図７において、このようなアンダーシュートを低減した電圧レギュレータ７００の構成を示す。ＰＭＯＳトランジスタＰＨ６、及びＮＭＯＳトランジスタＮＨ４を備えたインバータ２０を追加し、差動増幅回路の差動段に一つの負入力を増やした多入力差動増幅回路としている。

また、追加した負入力（インバータ２０）の出力を入力とする電流変換回路２１（ＰＭＯＳトランジスタＰＨ１０）を追加し、ＰＭＯＳトランジスタＰＨ１０のソースはＶＤＤ電源に接続され、ドレインは差動増幅回路の差動段の電流源トランジスタＮＨ３のゲートに接続される。

このような構成において、例えば、負荷電流が急激に増加した場合、ドライバトランジスタＰＨ１に流れる電流が急激に増加することになるが、ドライバトランジスタＰＨ１のゲート・ソース間電圧が、その電流量に応じた電圧になるまでは、レギュレータ出力ＶＯＵＴに電圧降下が生じる。また、差動増幅回路の負入力ＦＢも、分圧回路（Ｒ１，Ｒ２）で分圧された分、同様に電位が低下する。

この結果、差動増幅回路に入力差｜ＶＲ−ＦＢ｜が発生し、増幅された電圧が、追加した電流変換回路２１（ＰＭＯＳトランジスタＰＨ１０）の駆動電流を増加させ、差動増幅回路の差動段の電流源ＮＨ３の供給電流を大きくする。

これにより、差動増幅回路は一次的に動作速度が速くなり、より速くドライバトランジスタＰＨ１のゲート・ソース間電圧を負荷電流に応じた電圧にすることにより、アンダーシュートを低減し、負荷電流の変動の無いアイドリング時に低消費電流となり、近年の省電力化に適している。

しかしながら、このようにしてアンダーシュートを低減した電圧レギュレータ７００では、負荷電流が急激に減少した場合、ドライバトランジスタＰＨ１に流れる電流が急激に減少することになるが、ドライバトランジスタＰＨ１のゲート・ソース間電圧が、その電流量に応じた電圧になるまでは、レギュレータ出力ＶＯＵＴに電圧上昇が生じる。それに応じて、差動増幅回路の負入力ＦＢも、分圧回路で分圧された分、同様に電位が上昇する。

このようにして差動増幅回路に入力差｜ＶＲ−ＦＢ｜が発生し、増幅された電圧は、追加した電流変換回路２１（ＰＭＯＳトランジスタＰＨ１０）の駆動電流を増加させる方向ではないため、差動増幅回路の動作速度を速くすることはできず、オーバーシュートを低減することができないという問題点があった。

図８は、このようにアンダーシュートを低減した電圧レギュレータ７００の動作例を示すタイムチャートであり、アンダーシュートは発生していないが、オーバーシュートが発生している。

このような問題を解決するための本発明に係る差動増幅回路制御装置の第１の実施形態を、以下、説明する。

第１の実施形態として、図１を用いて、本発明に係る差動増幅回路制御装置を設けた電圧レギュレータについて説明する。

図１は、本発明に係る差動増幅回路制御装置を設けた電圧レギュレータの構成例を示しており、本実施形態の電圧レギュレータ１００は、図３で示した電圧レギュレータ３００に、本発明に係る差動増幅回路制御装置１５を追加したものであり、差動増幅回路制御装置１５は、本発明に係る第１のコンパレータとしてのコンパレータ３０、本発明に係る第２のコンパレータとしてのコンパレータ３１、及び、電圧レギュレータ３００に備えられた差動増幅回路１０の動作を高速化する本発明に係る高速機能部としての高速化機能回路３２とを備えている。

コンパレータ３０は、差動段のＮＭＯＳトランジスタＮＨ１４，１５，１６、ＰＭＯＳトランジスタＰＨ１６，１７を備え、図３の電圧レギュレータ３００における基準電圧回路１１の出力ＶＲが正入力として非反転入力端子に入力されるよう接続され、分圧回路１３の出力ＦＢが負入力として反転入力端子に入力されるように接続されている。

また、コンパレータ３１は、差動段のＮＭＯＳトランジスタＮＨ５，６，７、ＰＭＯＳトランジスタＰＨ１１，１２を備え、コンパレータ３０とは反対に、分圧回路１３の出力ＦＢが正入力として非反転入力端子に入力されるよう接続され、基準電圧回路１１の出力ＶＲが負入力として反転入力端子に入力されるよう接続されている。

高速化機能回路３２は、コンパレータ３０，３１のそれぞれの出力を入力とするＰＭＯＳトランジスタＰＨ１８，ＰＨ６を備えており、ＰＭＯＳトランジスタＰＨ１８，ＰＨ６のソース、ドレインはそれぞれ、ＶＤＤ電源、差動増幅回路１０の差動段の電流源ＮＨ３のゲートに接続されている。

このような構成により、本実施の形態の電圧レギュレータ１００において、コンパレータ３０は、差動増幅回路１０の一方の入力端子に非反転入力端子が接続され、差動増幅回路１０の出力が帰還される他方の入力端子に反転入力端子が接続されて、差動増幅回路１０の出力電圧の低下に伴う入力差に応じた電圧を出力し、コンパレータ３１は、差動増幅回路１０の一方の入力端子に反転入力端子が接続され、差動増幅回路１０の出力が帰還される他方の入力端子に非反転入力端子が接続されて、差動増幅回路１０の出力電圧の上昇に伴う入力差に応じた電圧を出力する。

そして、高速化機能回路３２は、コンパレータ３０，３１から出力された電圧に応じて差動増幅回路１０の電流源トランジスタＮＨ３のゲート電流を増加させ、差動増幅回路１０の動作速度を速くする。

より詳細には、コンパレータ３０は、電圧レギュレータ１００の出力回路１３から出力され、分圧回路１３により分圧された出力電圧ＦＢを負入力とし、入力側の電圧として基準電圧回路１１から出力された出力電圧ＶＲを正入力として入力差を増幅した電圧を出力し、コンパレータ３１は、電圧レギュレータ１００の出力回路１３から出力され、分圧回路１３により分圧された出力電圧ＦＢを正入力とし、入力側の電圧として基準電圧回路１１から出力された出力電圧ＶＲを負入力として入力差を増幅した電圧を出力する。

そして、高速化機能回路３２は、ゲートがコンパレータ３０の出力に、ソースが正電源Ｖｄｄに、及びドレインが差動増幅回路１０の電流源トランジスタであるＮＭＯＳトランジスタＮＨ３のゲートに接続された本発明に係る第１のトランジスタとしてのＰＭＯＳトランジスタＰＨ１８と、ゲートがコンパレータ３１の出力に、ソースが正電源Ｖｄｄに、及びドレインがＮＭＯＳトランジスタＮＨ３のゲートに接続された第２のトランジスタとしてのＰＭＯＳトランジスタＰＨ６とを有し、電圧レギュレータ１００における差動増幅回路１０の出力電圧の低下に伴いコンパレータ３０から出力された電圧によりＰＭＯＳトランジスタＰＨ１８の駆動電流を増加させ、また、電圧レギュレータ１００における差動増幅回路１０の出力電圧の上昇に伴いコンパレータ３１から出力された電圧によりＰＭＯＳトランジスタＰＨ６の駆動電流を増加させることで、ＮＭＯＳトランジスタＮＨ３の供給電流を大きくして差動増幅回路１０の動作速度を速くする。

以下、このような図１に示す電圧レギュレータ１００の動作に関して、具体的に説明する。

負荷電流が急激に増加した場合、出力回路１２におけるドライバトランジスタＰＨ１に流れる電流が急激に増加することになるが、ドライバトランジスタＰＨ１のゲート・ソース間電圧が、増加した電流量に応じた電圧になるまでは、レギュレータ出力ＶＯＵＴに電圧降下が生じる。また、差動増幅回路１０の負入力ＦＢも、分圧回路１３で分圧された分、同様に電位が低下する。

この状態ではコンパレータ３０に入力差｜ＶＲ−ＦＢ｜が発生し、コンパレータ３０で増幅された電圧が、高速化機能回路３２のＰＭＯＳトランジスタＰＨ１８の駆動電流を増加させ、差動増幅回路１０の差動段の電流源であるＮＭＯＳトランジスタＮＨ３のゲート電位を引き上げることから、電流源としてのＮＭＯＳトランジスタＮＨ３の供給電流が大きくなる。

その結果、差動増幅回路１０は、一次的に動作速度が速くなり、より速くドライバトランジスタＰＨ１のゲート・ソース間電圧を負荷電流に応じた電圧にすることができ、アンダーシュートを低減することができる。

同様に負荷電流が急激に減少した場合、出力回路１２におけるドライバトランジスタＰＨ１に流れる電流が急激に減少することになるが、ドライバトランジスタＰＨ１のゲート・ソース間電圧が、その電流量に応じた電圧になるまでは、レギュレータ出力ＶＯＵＴに電圧上昇が生じる。また、差動増幅回路１０の負入力ＦＢも、分圧回路１３で分圧された分、同様に電位が上昇する。

この状態ではコンパレータ３１に入力差｜ＶＲ−ＦＢ｜が発生し、コンパレータ３１で増幅された電圧が、高速化機能回路３２のＰＭＯＳトランジスタＰＨ６の駆動電流を増加させ、差動増幅回路１０の差動段の電流源であるＮＭＯＳトランジスタＮＨ３のゲート電位を引き上げることから、電流源としてのＮＭＯＳトランジスタＮＨ３の供給電流が大きくなる。

その結果、差動増幅回路１０は、一次的に動作速度が速くなり、より速くドライバトランジスタＰＨ１のゲート・ソース間電圧を負荷電流に応じた電圧にすることができ、オーバーシュートを低減することができる。

なお、高速化機能回路３２のＮＭＯＳトランジスタＮＨ１０は、ＰＭＯＳトランジスタＰＨ１８，ＰＨ６がスイッチングしたときにバイアス電圧ＶＢが過度に変動してしまうのを抑えるためのものである。差動増幅回路１０のバイアス回路１４の構成等によれば、付加した方がよい場合がある。

図１の例では、高速機能回路３２の、ＰＭＯＳトランジスタＰＨ１８及びＰＭＯＳトランジスタＰＨ６のドレインと負電源Ｖｓｓとの間に、ソースが負電源Ｖｓｓに接続され、ドレイン及びゲートがＰＭＯＳトランジスタＰＨ１８，６のドレインと電流源としてのＮＭＯＳトランジスタＮＨ３のゲートに接続されたＮＭＯＳトランジスタＮＨ１０を備えている。

本第１の実施形態の電圧レギュレータ１００では、分圧された電圧ＦＢが基準電圧ＶＲ以上または以下となった場合にのみ、差動増幅回路１０の差動段の電流源であるＮＭＯＳトランジスタＮＨ３のゲート電位を引き上げて、差動増幅回路１０の動作を一次的に速くしている。

これにより、前述した特許文献２の問題点（電位差が微小であっても、第１，第２のコンパレータのいずれかの出力がハイレベルとなり、誤差増幅回路のバイアス電流が増加される状態が頻発して動作が安定しないといった）を回避でき、消費電力の低減、及び、オーバーシュート及びアンダーシュートの低減を安定的に行うことができる。

以上のように、第１の実施形態によれば、負荷電流が急激に変化した場合のレギュレータ出力のオーバーシュート、及びアンダーシュートを安定して低減する効果が得られる。また、負荷電流の変動の無いアイドリング時には低消費電流であり、近年の省電力化に適している。

図２のタイムチャートでは第１の実施形態の電圧レギュレータ１００の動作を示している。本発明に係る作動増幅回路制御装置を備えた電圧レギュレータ１００においては、アンダーシュート、オーバーシュートのいずれも抑えられていることが示されている。

次に、第２の実施形態として、差動増幅回路において重要なパラメータであるオフセット電圧の調整機能を設けた構成について説明する。

差動増幅回路では、オフセット電圧の調整機能を行う必要があり、オフセット電圧の調整は、一般的にフューズを使ったレーザートリミング技術が用いられる。

図７で示したアンダーシュートを低減した電源レギュレータにおいて、レギュレータ出力のオフセット調整とアンダーシュートを検知するオフセット調整を行う回路を図９に示す。

図９に示す電源レギュレータ９００において、差動増幅回路のＰＭＯＳトランジスタＰＨ７のソースに接続されているアンダーシュートを検知するオフセット電圧を調整するためのオフセット電圧調整用回路におけるフューズを切断すると、レギュレータ出力ＶＯＵＴに影響を及ぼす。

従って、レギュレータ出力のオフセット調整は、アンダーシュートを検知する回路のオフセット調整を考慮する必要がある。また、ＬＳＩの製造工程では、アンダーシュートの検知テスト工程・アンダーシュートを検知するオフセット調整回路のレーザートリミング工程と、レギュレータ出力のテスト工程・レギュレータ出力のオフセット調整回路のレーザートリミング工程が必要であり、レーザートリミング工程を２回に分ける必要が生じる。

あるいは、工程を増やさないためには、オフセット調整の正確さを妥協する必要が生じ、レギュレータ仕様のスペックダウン、または、歩留りの低下を余儀なくされる。

このような問題に対応するために、本第２の実施形態の電源レギュレータにおいては、図１０に示す電源レギュレータ１０００のように、差動増幅回路１０の出力回路１３に、出力に対するオフセット電圧を調整するためのオフセット電圧調整用回路１１１を設け、コンパレータ３０に、アンダーシュート検知に対するオフセット電圧を調整するためのオフセット電圧調整用回路１１２，１１３を設け、コンパレータ３１に、オーバーシュート検知に対するオフセット電圧を調整するためのオフセット電圧調整用回路１１４，１１５を設けている。

図１１においては、コンパレータ３０及びコンパレータ３１に設ける、オーバーシュート検知及びアンダーシュート検知に対するオフセット電圧を調整するためのオフセット電圧調整用回路の構成例を示し、図１２においては、差動増幅回路１０に設ける、出力に対するオフセット電圧を調整するためのオフセット電圧調整用回路の構成を示している。

図１１に示すオーバーシュート／アンダーシュート検知のオフセット電圧の調整回路は、抵抗とレーザートリミング用のフューズで構成される。差動段のＰＭＯＳトランジスタに流れる電流が抵抗に流れることになるので、数十ＭＶステップで電位が変化するように抵抗値を決定すればよい。

図１２に示すレギュレータ出力のオフセット電圧の調整回路は、分圧回路の抵抗部に盛り込み、分圧回路の出力ＦＢが数十ＭＶステップで電位が変化するように抵抗値を決定すればよい。

図１０に示す電圧レギュレータ１０００では、オーバーシュート及びアンダーシュートを検知する各々のオフセット調整回路を調整するためにどのフューズを切断しても、レギュレータ出力に影響することはなく、各々のオフセット調整（レギュレータ出力のオフセット調整とアンダーシュートを検知するオフセット調整、オーバーシュートを検知するオフセット調整）は、独立して行うことができる。

従って、各々のオフセット調整を容易に実施することができ、また、ＬＳＩの製造工程は、オーバーシュート・アンダーシュートの検知テスト工程／レギュレータ出力のテスト工程・オーバーシュート・アンダーシュートを検知するオフセット調整回路のレーザートリミング工程／レギュレータ出力のオフセット調整回路のレーザートリミング工程とレーザートリミング工程を今まで通り、ひとまとめで実施することができる。

一般的には、テスト工程とレーザートリミング工程では、処理する装置がＬＳＩテスター、レーザートリマーと異なり、製造するＬＳＩウェハを装置にセットする必要があり、テスト工程・レーザートリミング工程・テスト工程・レーザートリミング工程を繰り返すと工数が大きく増加する。

第２の実施形態の電圧レギュレータ１０００では、レギュレータ出力のオフセット調整と、アンダーシュートを検知するオフセット調整及びオーバーシュートを検知するオフセット調整とが、独立して行うことができるため、製造工程に掛かる工数の増加を抑え、また、各々のオフセット調整を容易に実施することができる。

なお、このような技術は、負荷電流の変化時にレギュレータ出力電圧のオーバーシュート、アンダーシュートを低減及び低消費電流化をさせたい回路やＬＳＩ等に使用することができる。

次に、第３の実施形態として、本発明に係る差動増幅回路制御装置を設けたオペアンプについて説明する。

まず、図１３及び図１４を用いて、従来のオペアンプについて説明する。

図１３に示すオペアンプは、従来のＰｃｈ入力差動増幅回路とＮｃｈ入力差動増幅回路で構成されたＡ級増幅オペアンプ（以下、Ａ級ＰＮ入力アンプともいう）１３００である。以下、図１３の記載を含め、Ｐｃｈ入力差動増幅回路及びＮｃｈ入力差動増幅回路をＰｃｈ入力差動回路、Ｎｃｈ入力差動回路ともいう。

なお、Ａ級増幅ＰＮ入力オペアンプは、入力と出力の関係が直線的（比例関係）になるようにしたもので、Ｂ級，Ｃ級と比べて最も歪みが少ない出力が得られる。しかしながら、一定のバイアス電流が常時流れているので消費電力が大きく、入力信号が無い時でも増幅素子には直流電流がながれるため電力を消費する。ちなみに、Ｂ級差動増幅回路は、交流の入力のうち片側（正）の極性のみが増幅されるようにバイアスを与える方式であり、Ｃ級差動増幅回路は、バイアスを遮断値よりも素子がオフになる側にかけて、入力信号の電圧が十分に高い場合にのみ出力電圧が得られるようにした方式である。

Ａ級ＰＮ入力アンプ１３００は、バイアス電流源回路１３０１とメインアンプ部１３０２とを備え、メインアンプ部１３０２は、Ｎｃｈ入力差動増幅回路１３０３、Ｐｃｈ入力差動増幅回路１３０４、及び出力回路１３０５を備えている。

Ｐｃｈ入力差動増幅回路１３０４により、出力回路１３０５のＮｃｈ出力ＭＯＳトランジスタＮ５を制御し、Ｎｃｈ入力差動増幅回路１３０３により、出力回路１３０５のＰｃｈ出力ＭＯＳトランジスタＰ５を制御している。

バイアス電流回路１３０１については多種多様な既存の回路が適応可能であり、理想電流源を用いて簡略化した回路としている。

図１４に示すオペアンプは、従来のＰｃｈ入力差動増幅回路で構成されたＡ級増幅オペアンプ（以下、Ａ級Ｐ入力アンプともいう）１４００である。

Ａ級Ｐ入力アンプ１４００は、バイアス電流源回路１４０１とメインアンプ部１４０２とを備え、メインアンプ部１４０２は、Ｐｃｈ入力差動増幅回路１４０４及び出力回路１４０５を備えている。

Ｐｃｈ入力差動増幅回路１４０４により、出力回路１４０５のＮｃｈ出力ＭＯＳトランジスタＮ５を制御しており、出力回路１４０５のＰｃｈ出力ＭＯＳトランジスタＰ５は、ゲート電圧をバイアス電流源回路１４０１から供給され、定電流源として機能している。

従来のオペアンプにおいては、入力信号に対する出力信号の過渡応答性と出力負荷変動に対する出力セットリング時間、オーバーシュート及びアンダーシュートを改善させるためには、消費電流を増加させることにより特性を改善させていた。

しかしながら、近年社会の低消費電力化するに伴い、電圧レギュレータと同様に、オペアンプに関しても低消費電流化の傾向に向かいつつある。

例えば、電流を低減させるということはオペアンプ自体の動作速度が遅くなることであり、その結果、出力信号の応答速度の低下や出力負荷変動に対する出力安定時間（出力セットリング時間）がかかる。また、出力オーバーシュート、アンダーシュートが大きくなるといった問題が生じる。この対策としては、前述のように、回路全体の電流、特に差動増幅回路の電流を増加させ、回路動作を早くさせることで対応していた。

このように、駆動電流を増加させることは消費電流が増加する為、近年の低消費電力化に相反することとなり、これらを踏まえての低消費電流化は困難であった。

このような問題に対応した本発明に係る差動増幅回路制御装置を設けたオペアンプについて図１５，１６を用いて説明する。

図１５においては、第３の実施形態として、本発明に係る差動増幅回路制御装置を設けたオペアンプの回路を示している。

図１５に示すオペアンプは、Ｐｃｈ入力差動増幅回路とＮｃｈ入力差動増幅回路で構成されたＡ級ＰＮ入力アンプ１５００である。

Ａ級ＰＮ入力アンプ１５００は、バイアス電流源回路と本発明に係る高速機能部としてのバイアス電流増減回路１５０１ａとを備えたバイアス電流源回路１５０１、本発明に係る差動増幅回路としてのメインアンプ部１５０２、本発明に係る第１のコンパレータとしてのハイサイド電流制御回路１５１０、及び、本発明に係る第２のコンパレータとしてのロウサイド電流制御回路１５２０を備えている。

メインアンプ部１５０２は、図１３におけるＡ級ＰＮ入力アンプ１３００と同様のものであり詳細な構成の説明は省略する。

このように、本Ａ級ＰＮ入力アンプ１５００は、図１３に示すＡ級ＰＮ入力アンプ１３００に、ハイサイド電流制御回路１５１０、ロウサイド電流制御回路１５２０、及び、バイアス電流源回路１５０１内のバイアス電流増減回路１５０１ａを設けた構成となっている。

ハイサイド電流制御回路１５１０は、ＮｃｈＭＯＳトランジスタＮ１６，Ｎ１７からなるＮｃｈ入力差動増幅回路を備え、メインアンプ部１５０２のハイレベル（Ｈ）の出力レベル（以下、ハイサイドともいう）を制御する。ロウサイド電流制御回路１５２０は、ＰｃｈＭＯＳトランジスタＰ１６，Ｐ１７からなるＰｃｈ入力差動増幅回路を備え、メインアンプ部１５０２のロウレベル（Ｌ）の出力レベル（以下、ロウサイドともいう）を制御する。バイアス電流源回路１５０１は、バイアス電流増減回路１５０１ａにより、ハイサイド電流制御回路１５１０とロウサイド電流制御回路１５２０からの出力に応じて、バイアス電流源回路１５０１から出力されるバイアス電流を増加させる。

ハイサイド電流制御回路１５１０のＮｃｈ入力差動増幅回路の入力端子、及びロウサイド電流制御回路１５２０のＰｃｈ入力差動増幅回路の入力端子は、各々、一方がメインアンプ部１５０２の差動増幅回路の反転入力端子に接続され、もう一方が非反転入力端子に接続されている。

ハイサイド電流制御回路１５１０の出力はバイアス電流増減回路１５０１ａのＰｃｈＭＯＳトランジスタＰ６，Ｐ７のゲートとソースに接続されている。ロウサイド電流制御回路１５２０の出力は、バイアス電流源回路１５０１のＮｃｈＭＯＳトランジスタＮ７及びバイアス電流増減回路１５０１ａのＮｃｈＭＯＳトランジスタＮ８のゲートとドレインに接続されている。

また、Ａ級ＰＮ入力アンプ１５００においては、メインアンプ部１５０２、ハイサイド電流制御回路１５１０、及びロウサイド電流制御回路１５２０の各々に、図１７に構成例が示されるオフセット電圧調整用回路１５０２ａ，１５０２ｂ、１５１０ａ、１５２０ａを設けている。

なお、Ａ級ＰＮ入力アンプ１５００においては、回路特性によって発生する出力発振対策の為に、メインアンプ部１５０２、ハイサイド電流制御回路１５１０、及びロウサイド電流制御回路１５２０の各々に、その特性・仕様に応じた位相補償回路を接続することでも良い。図１８に示すＡ級ＰＮ入力アンプ１８００は、図１５に示すＡ級ＰＮ入力アンプ１５００に、このような位相補償回路１８０２ａ，１８０２ｂ、１８１０ａ、１８２０ａを設けたものである。

以下、図１５のＡ級ＰＮ入力アンプ１５００の動作について説明する。

一般的に、オペアンプ（差動増幅回路）では、反転入力端子（以下、「ＩＮ−」ともいう）と、非反転入力端子（以下、「ＩＮ＋」ともいう）との間に電位差が無いように動作する、もしくは、接地電位を基準とすると両端子が同じ電圧になる様に動作する、所謂「バーチャルショート」の現象が見られる。

図１５のＡ級ＰＮ入力アンプ１５００の動作を如実に説明する為、測定回路として図１９〜図２１に示すボルテージフォロワ回路を使用する。

ボルテージフォロワ回路は、ＩＮ−とＯＵＴを接続した反転増幅回路の一種であり、「増幅率＝１倍」であることから、「ＩＮ＋入力（ＶｉＮ）」に対し「ＶＯＵＴ＝ＶｉＮ」の関係が成り立ち、「バーチャルショート」の現象が明確にわかる。

ここで、出力応答において、入力信号に対しハイサイド側の出力立ち上がりが遅れた場合、ハイサイド電流制御回路１５１０の差動増幅回路の「バーチャルショート」が成立しない為、ハイサイド電流制御回路１５１０は、バイアス電流増減回路１５０１ａに、出力が「バーチャルショート」になるまで回路電流を増加させるように動作する。

ロウサイドも同様で、入力信号に対しロウサイドの出力立ち下りが遅れた場合、今度はロウサイド電流制御回路１５２０の差動増幅回路の「バーチャルショート」が成立しない為、ロウサイド電流制御回路１５２０は、バイアス電流増減回路１５０１ａに、出力が「バーチャルショート」になるまで回路電流を増加させるように動作する。

このような動作により、出力が「バーチャルショート」に到達すると、Ａ級ＰＮ入力アンプ１５００は安定状態となる、その結果、出力安定時には少ない電流で動作させることができる。

次に、Ａ級ＰＮ入力アンプ１５００の特性例を用いて、従来技術との比較を説明する。

図２２では、図１３に示す従来のＡ級ＰＮ入力アンプ１３００と図１５に示す本発明に係るＡ級ＰＮ入力アンプ１５００との消費電流特性例の比較をグラフで示している。

図２２においては、電源電圧はＶＤＤ＝３Ｖとして一般的なオペアンプの消費電流測定条件である「ＶｉＮ＝１／２×ＶＤＤ＝１．５Ｖ」の電流値を比較した例を示している。

図２２における「特性例１（従来）」は、従来のＡ級ＰＮ入力アンプ１３００における回路電流を増やし、消費電流を２００μＡとした際の消費電流特性例を電圧（横軸）・電流（縦軸）で示している。

また、「特性例２（従来）」は、従来のＡ級ＰＮ入力アンプ１３００における回路電流を減らして３．８８μＡとした際の消費電流特性例を電圧（横軸）・電流（縦軸）で示している。

そして、「特性例３（本発明）」は、本発明に係るＡ級ＰＮ入力アンプ１５００における回路電流を３．９２μＡとして、「特性例２（従来）」と同等の消費電流となる様にした際の電圧・電流特性例を示している。

このような特性で、出力負荷「ＣＬ＝１００００ＰＦ」という高負荷でのパルス応答特性例を、図２３に示す。

図２３において、「特性例１（従来）」では、回路電流が多い分、回路動作が速く、出力のハイサイドとロウサイドの遅れがほとんど無く、スルーレート特性も良好である。

また、「特性例２（従来）」では、回路電流が少ない為、回路動作が遅く、出力のハイサイドとロウサイドの遅れが大きい。結果的にスルーレート特性が劣化してしまう。

これに対して、「特性例３（本発明）」では、前述した通り、出力の立ち上がり、及び、立ち下がり時にハイサイド電流制御回路１５１０及びロウサイド電流制御回路１５２０によって回路電流を増加させることから回路動作が速く、スルーレート特性も、回路電流を増やした「特性例１（従来）」と何ら遜色も無い良好な特性が得られおり、かつ出力安定時には少ない電流で動作することができることが示されている。

次に、図２４においては、負荷過渡応答特性例の比較例を示している。入力を「ＶｉＮ＝１．５Ｖ」に固定し、出力を「ＶＯＵＴ＝１．５Ｖ」にした場合に、出力負荷電流（４０ＭＡ⇔５０ＭＡ）を変動させた際の出力安定性（出力セットリング時間、オーバーシュート、アンダーシュート）の比較例を示している。

図２４において、「特性例１（従来）」では出力セットリング時間が０．７６μＳ、オーバーシュート・アンダーシュートが３４０ＭＶである。

また、「特性例２（従来）」では、出力セットリング時間が２２μＳ、アンダーシュート・オーバーシュートが５８７ＭＶで、明らかに回路電流の少ない「特性例２（従来の）の特性が劣化している。

これに対して、「特性例３（本発明）」では、出力セットリング時間が０．６７μＳ、オーバーシュート・アンダーシュートが２０４ＭＶであり、この特性に関しても同様に、「特性例１（従来）」と何ら遜色も無い良好な特性が得られおり、かつ出力安定時には少ない電流で動作することができることが示されている。

このように、図１５に示す本発明に係るＡ級ＰＮ入力アンプ１５００によれば、出力安定時の消費電流を増加させること無く、入力信号に対する出力信号の過渡応答性と出力負荷変動に対する出力セットリング時間及び出力オーバーシュート、アンダーシュートを改善することができる。

なお、本実施の形態例の動作の説明では、消費電流は、最低４μＡ程度としているが、ｎＡオーダーの設定も可能であり、超低消費電流のオペアンプを構成することも可能である。

また、オペアンプで問題となる差動増幅回路のオフセット電圧に関しても、メインアンプ部１５０２の差動増幅回路、ハイサイド電流制御回路１５１０及びロウサイド電流制御回路１５２０の各差動増幅回路は、各々独立して、各々に設けられたオフセット電圧調整用回路１５０２ａ，１５０２ｂ、１５１０ａ、１５２０ａにおけるフューズのトリミング等で調整することができる。

例えば、メインアンプ部１５０２の差動増幅回路は、入力オフセット電圧をオフセット電圧調整用回路１５０２ａ，１５０２ｂのトリミングで調整し、ハイサイド電流制御回路１５１０の差動増幅回路は、ハイサイド制御電流量及び入力オフセット電圧をオフセット電圧調整用回路１５１０ａのトリミングで調整し、ロウサイド電流制御回路１５２０の差動増幅回路は、ロウサイド制御電流量及び入力オフセット電圧をオフセット電圧調整用回路１５２０ａのトリミングで調整する。

次に、図１６における本発明に係るＡ級Ｐ入力アンプ１６００について説明する。

図１６においては、第４の実施形態として、本発明に係る差動増幅回路制御装置を設けたオペアンプの回路を示している。

図１６に示すオペアンプは、Ｐｃｈ入力差動増幅回路で構成されたＡ級Ｐ入力アンプ１６００である。

本Ａ級Ｐ入力アンプ１６００は、本発明に係る高速機能部としてのバイアス電流増減回路１６０１ａを備えたバイアス電流源回路１６０１、本発明に係る差動増幅回路としてのメインアンプ部１６０２、本発明に係る第１のコンパレータとしてのハイサイド電流制御回路１６１０、及び、本発明に係る第２のコンパレータとしてのロウサイド電流制御回路１６２０を備えている。

Ａ級Ｐ入力アンプ１６００では、バイアス電流源回路１６０１とメインアンプ部１６０２におけるＰｃｈ入力差動増幅回路とにより、メインアンプ部１６０２における出力回路のＮｃｈ出力ＭＯＳトランジスタＮ５を制御しており、メインアンプ部１６０２におけるＰｃｈ出力ＭＯＳトランジスタＰ５は、ゲート電圧がバイアス電流源回路１６０１から供給された定電流源として機能する。

なお、Ａ級Ｐ入力アンプ１６００において、ハイサイド電流制御回路１６１０とロウサイド電流制御回路１６２０は、ＰｃｈＭＯＳトランジスタＰ１３，Ｐ１４，Ｐ２０，Ｐ２１からなるＰｃｈ入力差動増幅回路で構成されている。これは、メインアンプ部１６０２の差動増幅回路がＰｃｈ入力差動増幅回路で構成されている為、その同相入力範囲に入力レンジをあわせる必要があり、そのために、ハイサイド電流制御回路１６１０とロウサイド電流制御回路１６２０はＰｃｈ入力差動増幅回路で構成されている。

このように、本Ａ級Ｐ入力アンプ１６００は、図１４に示すＡ級Ｐ入力アンプ１４００に、ハイサイド電流制御回路１６１０、ロウサイド電流制御回路１６２０、及び、バイアス電流源回路１６０１内のバイアス電流増減回路１６０１ａを設けた構成となっている。

そして、ハイサイド電流制御回路１６１０は、Ｐｃｈ入力差動増幅回路を備え、メインアンプ部１６０２のハイレベル（Ｈ）出力（以下、ハイサイドともいう）を制御する。ロウサイド電流制御回路１６２０は、Ｐｃｈ入力差動増幅回路を備え、メインアンプ部１６０２のロウレベル（Ｌ）出力（以下、ロウサイドともいう）を制御する。

また、バイアス電流源回路１６０１は、バイアス電流増減回路１６０１ａにより、ハイサイド電流制御回路１６１０とロウサイド電流制御回路１６２０からの出力に応じて、バイアス電流源回路１６０１から出力されるバイアス電流を増加させる。

ハイサイド電流制御回路１６１０のＰｃｈ入力差動増幅回路の入力端子、及びロウサイド電流制御回路１６２０のＰｃｈ入力差動増幅回路の入力端子は、各々、一方がメインアンプ部１６０２の差動増幅回路の反転入力端子に接続され、もう一方が非反転入力端子に接続されている。

ハイサイド電流制御回路１６１０の出力はバイアス電流増減回路１６０１ａにおけるＰｃｈＭＯＳトランジスタＰ７のゲートとソース、及び、ＮｃｈＭＯＳトランジスタＮ７のゲートとドレインに接続されている。ロウサイド電流制御回路１６２０の出力も、同様に、バイアス電流増減回路１６０１ａに接続されている。

さらに、本Ａ級Ｐ入力アンプ１６００においては、メインアンプ部１６０２、ハイサイド電流制御回路１６１０、及びロウサイド電流制御回路１６２０の各々に、図１７に構成例が示されるオフセット電圧調整用回路１６０２ａ、１６１０ａ、１６２０ａが設けられている。

なお、本Ａ級Ｐ入力アンプ１６００においても、図１５におけるＡ級ＰＮ入力アンプ１５００と同様に、回路特性によって発生する出力発振対策の為に、メインアンプ部１６０２、ハイサイド電流制御回路１６１０、及びロウサイド電流制御回路１６２０の各々に、その特性・仕様に応じた位相補償回路を接続することでも良い。

本Ａ級Ｐ入力アンプ１６００の動作については、図１５におけるＡ級ＰＮ入力アンプ１５００の動作と同様であり、ここでの説明は行わず、図２５，２６を用いて、Ａ級Ｐ入力アンプ１６００の動作特性例を説明する。

図２５は、図１４に示す従来のＡ級Ｐ入力アンプ１４００と図１６に示す本発明に係るＡ級Ｐ入力アンプ１６００との消費電流特性例の比較を示したグラフである。

図２５においては、電源電圧はＶＤＤ＝３Ｖとして一般的なオペアンプの消費電流測定条件である「ＶｉＮ＝１／２×ＶＤＤ＝１．５Ｖ」の電流値を比較した例を示している。

図２５における「特性例１（従来）」と「特性例２（本発明）」は、消費電流を同じ５μＡとした際の、図１４に示す従来のＡ級Ｐ入力アンプ１４００と図１６に示す本発明に係るＡ級Ｐ入力アンプ１６００の消費電流特性例を電圧（横軸）・電流（縦軸）で示している。

このような消費電流特性における、出力負荷「ＣＬ＝１００ＰＦ」でのパルス応答特性例を、図２６に示す。

図２６において、「特性例１（従来）」では、回路電流が少ない為、回路動作が遅く、出力のハイサイド・ロウサイドの遅れが大きく、結果的にスルーレート特性が劣化していることが示されている。

これに対して、「特性例２（本発明）」では、出力の立ち上がり、及び、立ち下がり時にハイサイド電流制御回路１６１０、ロウサイド電流制御回路１６２０によって回路電流を増加させることから回路動作が速く、スルーレート特性は良好であり、かつ出力安定時には少ない電流で動作することができることが示されている。

なお、このような特性の改善に伴い負荷過度適応特性例に関しても改善されることは明確である。

このように、図１６に示すＡ級Ｐ入力アンプ１６００においても、図１５に示すＡ級ＰＮ入力アンプ１５００と同様に、出力安定時の消費電流を増加させること無く、入力信号に対する出力信号の過渡応答性と出力負荷変動に対する出力セットリング時間及び出力オーバーシュート、アンダーシュートを改善することができる。

なお、消費電流に関して本例の動作の説明では最低５μＡ程度としているがｎＡオーダーの設定も可能であり、超低消費電流のオペアンプを構成することも可能である。

また、オペアンプで問題となる差動増幅回路のオフセット電圧に関しても、メインアンプの差動増幅回路、ハイサイド電流制御回路及びロウサイド電流制御回路の各差動増幅回路は、独立したオフセット電圧調整用回路１６０２ａ、１６１０ａ、１６２０ａを備えており、トリミング等で各々個別に調整することができる。

次に、図２７、図２８を用いて、本発明に係る第５の実施形態について説明する。

図２７及び図２８は、Ａ級Ｎ入力アンプの構成を示し、図２７は、従来のＡ級Ｎ入力アンプ２７００の構成を示し、図２８は、本発明に係る差動増幅回路制御装置を設けたＡ級Ｎ入力アンプ２８００の構成を示している。

図２７、図２８の各々で示す構成については、図１３、図１５で示すＡ級ＰＮ入力アンプをもとに、図１４、図１６で示すＡ級Ｐ入力アンプにおけるＰｃｈ入力差動増幅回路のアンプを、Ｎｃｈ入力差動増幅回路のアンプに置き換えたものである。

すなわち、図２７に示すオペアンプ２７００は、Ｎｃｈ入力差動増幅回路で構成されたＡ級Ｎ入力アンプである。

この従来のＡ級Ｎ入力アンプ２７００は、バイアス電流源回路２７０１とメインアンプ部２７０２とを備え、メインアンプ部２７０２は、ＮｃｈＭＯＳトランジスタＮ１，Ｎ２からなるＮｃｈ入力差動増幅回路２７０４及び出力回路２７０５を備えている。

Ｐｃｈ入力差動増幅回路２７０４で、出力回路２７０５のＰｃｈ出力ＭＯＳトランジスタＰ５を制御しており、出力回路２７０５のＮｃｈ出力ＭＯＳトランジスタＮ５は、ゲート電圧がバイアス電流源回路２７０１から供給され、定電流源として機能している。

従来のＡ級Ｎ入力アンプ２７００においても、近年社会の低消費電力化するに伴い、電圧レギュレータと同様に、オペアンプに関しても低消費電流化の傾向に向かいつつある。

しかしながら、電流を低減させるということはオペアンプ自体の動作速度が遅くなることであり、その結果、出力信号の応答速度の低下や出力負荷変動に対する出力安定時間（出力セットリング時間）がかかる。また、出力オーバーシュート、アンダーシュートが大きくなるといった問題が生じる。この対策として従来は、回路全体の電流、特に差動増幅回路の電流を増加させ、回路動作を早くさせることで対応していた。

しかし、このように、駆動電流を増加させることは消費電流が増加する為、近年の低消費電力化に相反することとなり、これらを踏まえての低消費電流化は困難であった。

このような問題に対応した本発明に係る差動増幅回路制御装置を設けたオペアンプとしての図２８に示すＡ級Ｎ入力アンプ２８００について説明する。

図２８におけるＡ級Ｎ入力アンプ２８００は、第４の実施形態として、本発明に係る差動増幅回路制御装置を設けたオペアンプの回路を示している。

本Ａ級Ｎ入力アンプ２８００は、本発明に係る高速機能部としてのバイアス電流増減回路２８０１ａを備えたバイアス電流源回路２８０１、本発明に係る差動増幅回路としてのメインアンプ部２８０２、本発明に係る第１のコンパレータとしてのハイサイド電流制御回路２８１０、及び、本発明に係る第２のコンパレータとしてのロウサイド電流制御回路２８２０を備えている。

本Ａ級Ｎ入力アンプ２８００では、バイアス電流源回路２８０１とメインアンプ部２８０２におけるＮｃｈＭＯＳトランジスタＮ１，Ｎ２からなるＮｃｈ入力差動増幅回路とにより、メインアンプ部２８０２における出力回路のＰｃｈ出力ＭＯＳトランジスタＰ５を制御しており、メインアンプ部２８０２におけるＮｃｈ出力ＭＯＳトランジスタＮ５は、ゲート電圧がバイアス電流源回路２８０１から供給された定電流源として機能する。

なお、本Ａ級Ｎ入力アンプ２８００において、ハイサイド電流制御回路２８１０とロウサイド電流制御回路２８２０は、ＮｃｈＭＯＳトランジスタＮ１３，Ｎ１４，Ｎ２０，Ｎ２１からなるＮｃｈ入力差動増幅回路で構成されている。これは、メインアンプ部２８０２の差動増幅回路がＮｃｈ入力差動増幅回路で構成されている為、その同相入力範囲に入力レンジをあわせる必要があり、そのために、ハイサイド電流制御回路２８１０とロウサイド電流制御回路２８２０はＮｃｈ入力差動増幅回路で構成されている。

このように、本Ａ級Ｎ入力アンプ２８００は、図２７に示すＡ級Ｎ入力アンプ２７００に、ハイサイド電流制御回路２８１０、ロウサイド電流制御回路２８２０、及び、バイアス電流増減回路２８０１内のバイアス電流増減回路２８０１ａを設けた構成となっている。

そして、ハイサイド電流制御回路２８１０は、Ｎｃｈ入力差動増幅回路を備え、メインアンプ部２８０２のハイレベル（Ｈ）出力（以下、ハイサイドともいう）を制御する。ロウサイド電流制御回路２８２０は、Ｎｃｈ入力差動増幅回路を備え、メインアンプ部２８０２のロウレベル（Ｌ）出力（以下、ロウサイドともいう）を制御する。

また、バイアス電流源回路２８０１は、バイアス電流増減回路２８０１ａにより、ハイサイド電流制御回路２８１０とロウサイド電流制御回路２８２０からの出力に応じて、バイアス電流源回路２８０１から出力されるバイアス電流を増加させる。

ハイサイド電流制御回路２８１０のＮｃｈ入力差動増幅回路の入力端子、及びロウサイド電流制御回路２８２０のＮｃｈ入力差動増幅回路の入力端子は、各々、一方がメインアンプ部２８０２の差動増幅回路の反転入力端子に接続され、もう一方が非反転入力端子に接続されている。

ハイサイド電流制御回路２８１０の出力はＰｃｈＭＯＳトランジスタＰ１５を介してバイアス電流増減回路２８０１ａのＰｃｈＭＯＳトランジスタＰ７のソース、及び、ＮｃｈＭＯＳトランジスタＮ７のゲートとドレインに接続されている。ロウサイド電流制御回路２８２０の出力も、同様に、ＰｃｈＭＯＳトランジスタＰ２２を介してバイアス電流増減回路２８０１ａに接続されている。

さらに、本Ａ級Ｎ入力アンプ２８００においては、メインアンプ部２８０２、ハイサイド電流制御回路２８１０、及びロウサイド電流制御回路２８２０の各々に、図１７に構成例が示されるオフセット電圧調整用回路２８０２ａ、２８１０ａ、２８２０ａが設けられている。

なお、本Ａ級Ｎ入力アンプ２８００においても、図１５におけるＡ級ＰＮ入力アンプ１５００及び図１６におけるＡ級Ｐ入力アンプ１６００と同様に、回路特性によって発生する出力発振対策の為に、メインアンプ部２８０２、ハイサイド電流制御回路２８１０、及びロウサイド電流制御回路２８２０の各々に、その特性・仕様に応じた位相補償回路を接続することでも良い。

本Ａ級Ｎ入力アンプ２８００の動作については、図１５におけるＡ級ＰＮ入力アンプ１５００及び図１６におけるＡ級Ｐ入力アンプ１６００との動作と同様であり、ここでの説明は行わず、図２９及び図３０を用いて、Ａ級Ｎ入力アンプ２８００の動作特性例を説明する。

図２９は、図２７に示す従来のＡ級Ｎ入力アンプ２７００と図２８に示す本発明に係るＡ級Ｎ入力アンプ２８００との消費電流特性例を比較したグラフを示している。

図２９においては、電源電圧はＶＤＤ＝３Ｖとして一般的なオペアンプの消費電流測定条件である「ＶｉＮ＝１／２×ＶＤＤ＝１．５Ｖ」の電流値を比較した例を示している。

図２９における「特性例１（従来）」と「特性例２（本発明）」は、消費電流を同じ５μＡとした際の、図２７に示す従来のＡ級Ｎ入力アンプ２７００と図２８に示す本発明に係るＡ級Ｎ入力アンプ２８００の消費電流特性例を電圧（横軸）・電流（縦軸）で示している。

このような消費電流特性における、出力負荷「ＣＬ＝１００ＰＦ」でのパルス応答特性例を、図３０に示す。

図３０において、「特性例１（従来）」では、回路電流が少ない為、回路動作が遅く、出力のハイサイド・ロウサイドの遅れが大きく、結果的にスルーレート特性が劣化していることが示されている。

これに対して、「特性例２（本発明）」では、出力の立ち上がり、及び、立ち下がり時にハイサイド電流制御回路２８１０、ロウサイド電流制御回路２８２０によって回路電流を増加させることから回路動作が速く、スルーレート特性は良好であり、かつ出力安定時には少ない電流で動作することができることが示されている。

なお、このような特性の改善に伴い負荷過度適応特性例に関しても改善されることは明確である。

このように、図２８に示すＡ級Ｎ入力アンプ２８００においても、図１５に示すＡ級ＰＮ入力アンプ１５００及び図１６に示すＡ級Ｐ入力アンプ１６００と同様に、出力安定時の消費電流を増加させること無く、入力信号に対する出力信号の過渡応答性と出力負荷変動に対する出力セットリング時間及び出力オーバーシュート、アンダーシュートを改善することができる。

なお、消費電流に関して本例の動作の説明では最低５μＡ程度としているがｎＡオーダーの設定も可能であり、超低消費電流のオペアンプを構成することも可能である。

また、オペアンプで問題となる差動増幅回路のオフセット電圧に関しても、メインアンプの差動増幅回路、ハイサイド電流制御回路及びロウサイド電流制御回路の各差動増幅回路は、独立したオフセット電圧調整用回路２８０２ａ、２８１０ａ、２８２０ａを備えており、トリミング等で調整することができる。

次に、図３１〜図３４を用いて、本発明に係る第６の実施形態について説明する。

図３１では、本発明に係る第６の実施形態例を示すＡＢ級増幅のＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）入出力オペアンプ（ＡＢ級オペアンプともいう）の回路を示している。

図３１に示すＡＢ級オペアンプ３１００は、本発明に係る高速機能部としてのバイアス電流増減回路３１０１ａを備えたバイアス電流源回路３１０１、本発明に係る差動増幅回路としてのメインアンプ部３１０２、本発明に係る第１のコンパレータとしてのハイサイド電流制御回路３１１０、及び、本発明に係る第２のコンパレータとしてのロウサイド電流制御回路３１２０を備えている。

ＡＢ級オペアンプ３１００は、以下に説明する構成としており、低消費電流であり、かつ、より高速な出力応答性を十二分に発揮する為の回路となっている。

差動増幅回路は、能動負荷をダイオード接続されたＰｃｈ入力差動増幅回路とＮｃｈ入力差動増幅回路で構成されている。能動負荷をダイオード接続された差動増幅回路は高速な応答がその特徴であることは公知の事実であるが、ＤＣゲインは低く２０〜４０ｄＢ程度しか取れないことも公知の事実である。

このＤＣゲインの低下を防ぐ為、Ｐｃｈ入力差動増幅回路は、能動負荷にゲートを接続したＮｃｈＭＯＳトランジスタのドレインをＮｃｈ入力差動増幅回路の能動負荷に接続する。

これに対してＮｃｈ入力差動増幅回路は、能動負荷にゲートを接続したＰｃｈＭＯＳトランジスタのドレインをＰｃｈ入力差動増幅回路の能動負荷に接続する。

そして、互いの差動増幅回路に対してフィードバック構成にすることにより、ＤＣゲインを３０〜６０ｄＢ程度に上げる効果があり、ＤＣゲインの低下を防ぐことができる。

従来技術のＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）差動増幅回路としては、能動負荷をカレントミラー接続されたＰｃｈ入力差動増幅回路に、能動負荷をダイオード接続されたＮｃｈ入力差動増幅回路の能動負荷にゲートを接続したＰｃｈＭＯＳトランジスタのドレインをＰｃｈ入力差動増幅回路の能動負荷に接続する。

このような回路例は図３１におけるハイサイド電流制御回路３１１０で使用されている。

また、カレントミラー接続された能動負荷がＮｃｈ入力差動増幅回路の場合は、Ｐｃｈ入力差動増幅回路の能動負荷がダイオード接続となり、回路の構成は前記述の正反対となる。このような回路例は、図３１におけるロウサイド電流制御回路３１２０で使用されている。

次に、従来技術の各回路構成におけるＡＢ級オペアンプの入力の同相入力範囲（ＶＳＳ〜ＶＤＤ）の特徴について述べる。

ここでは、能動負荷がカレントミラー接続されている差動増幅回路をメイン差動と称し、能動負荷がダイオード接続されている差動増幅回路をサブ差動と称する。

Ｐｃｈ入力差動増幅回路は、公知の事実として「ＶＳＳ〜（ＶＤＤ−ＶＴＰ）」の同相入力範囲となっており、ＶＤＤ側の入力はＰｃｈＭＯＳトランジスタのほぼＶＴＨ分（ＶＴＰ）だけ入力出来ない。

また、Ｎｃｈ入力差動増幅回路は、公知の事実として「（ＶＳＳ−ＶＴＮ）〜ＶＤＤ」の同相入力範囲となっており、ＶＳＳ側の入力はＮｃｈＭＯＳトランジスタのほぼＶＴＨ分（ＶＴＮ）だけ入力出来ない。

メイン差動がＰｃｈ入力差動増幅回路の場合、サブ差動であるＮｃｈ入力差動増幅回路の能動負荷にゲートを接続したＰｃｈＭＯＳトランジスタのドレインをメイン差動の能動負荷に接続することによってＶＤＤ側の入力を補う構成となり、同相入力範囲が「ＶＳＳ〜ＶＤＤ」である所謂、「ＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）差動増幅回路」の動作となる。

また、メイン差動がＮｃｈ入力差動増幅回路の場合、サブ差動であるＰｃｈ入力差動増幅回路の能動負荷にゲートを接続したＮｃｈＭＯＳトランジスタのドレインをメイン差動の能動負荷に接続することによってＶＳＳ側の入力を補う構成となり、同相入力範囲が「ＶＳＳ〜ＶＤＤ」である所謂、「ＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）差動増幅回路」の動作となる。

図３１に示すＡＢ級オペアンプ３１００における差動増幅回路は、Ｐｃｈ差動増幅回路とＮｃｈ差動増幅回路が互いの差動増幅回路に対してフィードバックする構成であり、相補的に互いの同相入力範囲を補う構成となっていることから、所謂「ＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）差動増幅回路」の回路構成となっている。

なお、能動負荷はダイオード接続でなく、そのゲートをバイアス回路に接続することも可能である。

続いて、ＡＢ級オペアンプ３１００におけるプリバッファ３１０２ｃ，３１０２ｄの回路について説明する。

ハイサイド出力であるＰｃｈＭＯＳトランジスタＰ５を制御するハイサイド・プリバッファ３１０２ｃは、能動負荷をカレントミラー接続で構成されたＰｃｈＭＯＳトランジスタＰ２９，Ｐ３０とＮｃｈＭＯＳトランジスタＮ３０，Ｎ３１で構成された差動入力対を持ち、電流源を電源（ＶＳＳ）としたＮｃｈ入力差動増幅回路を構成している。

従来技術のＮｃｈ入力差動増幅回路では、ＮｃｈＭＯＳトランジスタで電流源を構成している為、差動増幅回路の電流としては電流源で設定された有限の電流しか流せない。

これに対して、ハイサイド・プリバッファ３１０２ｃのＮｃｈ差動増幅回路は、電流源が電源（ＶＳＳ）である為、理論上は無限大の電流が流せる。

実際は差動入力対のＯＮ（オン）抵抗で電流は制限されてしまうが、従来技術の差動増幅回路より大きな電流を取ることができる。つまり、ハイサイド・プリバッファ３１０２ｃの差動増幅回路は従来技術の差動増幅回路より高い増幅率を持っている。

また、ロウサイド出力であるＮｃｈＭＯＳトランジスタＮ５を制御するロウサイド・プリバッファ３１０２ｄは、能動負荷をカレントミラー接続で構成されたＮｃｈＭＯＳトランジスタＮ３２，Ｎ３３とＰｃｈＭＯＳトランジスタＰ３１，Ｐ３２で構成された差動入力対を持ち、電流源を電源（ＶＤＤ）としたＰｃｈ入力差動増幅回路を構成している。

前述のハイサイド・プリバッファ３１０２ｃでの説明と同様に、ロウサイド・プリバッファ３１０２ｄの差動増幅回路は従来技術の差動増幅回路より高い増幅率を持っている。

ここで差動増幅回路について再度述べると、Ｐｃｈ入力差動増幅回路とＮｃｈ入力差動増幅回路でフィードバック構成にすることにより、従来技術の回路に対してＤＣゲインを３０〜６０ｄＢ程度に上げてはいるが、差動増幅回路は能動負荷がダイオード接続であることからその主目的は高速な応答である。

従って、差動増幅回路のＤＣゲイン不足を高増幅率のプリバッファで補うことで、オペアンプとしては８０ｄＢ以上のＤＣゲインを得ることができる。

また、本例のプリバッファは、従来技術のプリバッファに比べ、素子数が少なく、その回路構成は簡素である為、プリバッファ自体も高速な応答に向いている。

図３１に示すＡＢ級オペアンプ３１００においては、このようなメインアンプに、ＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）差動増幅回路で構成されたロウサイド電流制御回路３１２０とハイサイド電流制御回路３１１０を加え、バイアス電流源回路３１０１にバイアス電流増減回路３１０１ａを備えることで、高速な応答のＡＢ級オペアンプを構成している。

なお、オペアンプで問題となる差動増幅回路のオフセット電圧に関しても、メインアンプ３１０２の差動増幅回路、ハイサイド電流制御回路３１１０及びロウサイド電流制御回路３１２０の各差動増幅回路は、独立したオフセット電圧調整用回路３１０２ａ，３１０２ｂ、３１１０ａ，３１１０ｂ、３１２０ａ，３１２０ｂを備えており、トリミング等で調整することができる。

また、回路特性によって発生する出力発振の対策の為に、多種多様な既存の回路が適応可能な位相補償回路を、メインアンプ３１０１、ハイサイド電流制御回路３１１０、及び、ロウサイド電流制御回路３１２０に、その特性・仕様に応じて接続する。図３１のＡＢ級オペアンプ３１００においては、メインアンプ３１０１、ハイサイド電流制御回路３１１０、及び、ロウサイド電流制御回路３１２０の各々に、位相補償回路３１０２ｅ，３１０２ｆ、３１１０ｃ、３１２０ｃが接続されている。

ＡＢ級オペアンプ３１００の動作に関しては、第３〜５の実施形態の各オペアンプの動作と同様であり、ここでの説明は行わず、以下、図３２〜３４を用いて、ＡＢ級オペアンプ３１００の動作特性例を説明する。

図３２は、図３１におけるＡＢ級オペアンプ３１００（電流制御回路有り）消費電流特性と、このＡＢ級オペアンプ３１００からハイサイド電流制御回路３１１０、ロウサイド電流制御回路３１２０、及びバイアス電流増減回路３１０１ａを削除したメインアンプ３１０２（電流制御回路無し）のみの消費電流特性との比較をグラフで示している。

図３２においては、電源電圧はＶＤＤ＝３Ｖとして一般的なオペアンプの消費電流測定条件である「ＶｉＮ＝１／２×ＶＤＤ＝１．５Ｖ」の電流値を比較した例を示している。

図３２において、「特性例１（電流制御回路無し）」はメインアンプ３１０２（電流制御回路無し）のみの消費電流特性を示し、「特性例２（電流制御回路有り）」は図３１におけるＡＢ級オペアンプ３１００（電流制御回路有り）の消費電流特性を電圧（横軸）・電流（縦軸）で示し、各々１０μＡと同等の電流としている。

図３３においては、無負荷時のＳｉＮ波応答特性例を示している。入力波形は「ＶＳＳ〜ＶＤＤ」であり、「特性例１（電流制御回路無し）」と「特性例２（電流制御回路有り）」のどちらとも出力振幅は「ＶＳＳ〜ＶＤＤ」であり、ＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）の特性を示している。

これに対して、図３４においては、出力負荷「ＣＬ＝１００００ＰＦ」という高負荷でのパルス応答特性例を示している。図３３において、「特性例１（電流制御回路無し）」と「特性例２（電流制御回路有り）」の各々のパルス応答特性を比較すると、図からも明らかなように、「特性例２（電流制御回路有り）」のスルーレート特性が良好となっている。

なお、このような特性の改善に伴い負荷過度適応特性例に関しても改善されることは明確である。

このように、図３１におけるＡＢ級オペアンプ３１００においても、第３〜第５の実施形態例と同様に、出力安定時の消費電流を増加させること無く、入力信号に対する出力信号の過渡応答性と出力負荷変動に対する出力セットリング時間及び出力オーバーシュート、アンダーシュートを改善することができる。

なお、消費電流に関して本例の動作の説明では最低１０μＡ程度としているがｎＡオーダーの設定も可能であり、超低消費電流のオペアンプを構成することも可能である。

以上、各図を用いて説明したように、本実施の形態の差動増幅回路制御装置では、差動増幅回路（１０）の一方の入力端子に非反転入力端子が接続され、差動増幅回路の出力が帰還される他方の入力端子に反転入力端子が接続されて、差動増幅回路の出力電圧の低下に伴う入力差に応じた電圧を出力する第１のコンパレータ（３０）と、記差動増幅回路の一方の入力端子に反転入力端子が接続され、差動増幅回路の出力が帰還される他方の入力端子に非反転入力端子が接続されて、差動増幅回路の出力電圧の上昇に伴う入力差に応じた電圧を出力する第２のコンパレータ（３１）と、第１のコンパレータ（３０）、または、第２のコンパレータ（３１）の各々から出力された電圧に応じて差動増幅回路の電流源トランジスタに流れる電流を増加させ、差動増幅回路の動作速度を速くする高速機能部（３２）と、を備えている。

なお、高速化機能回路（３２）は、ゲートがコンパレータ（３０）の出力に、ソースが正電源Ｖｄｄに、及びドレインが電流源トランジスタ（ＮＨ３）のゲートに接続されたトランジスタ（ＰＨ１８）と、ゲートがコンパレータ（３１）の出力に、ソースが正電源Ｖｄｄに、及びドレインが電流源トランジスタ（ＮＨ３）のゲートに接続されたトランジスタ（ＰＨ６）と、を備えている。

また、高速化機能回路（３２）は、トランジスタ（ＰＨ１８）及びトランジスタ（ＰＨ６）のドレインと負電源との間に、ソースが負電源（Ｖｓｓ）に接続され、ドレイン及びゲートがトランジスタ（ＰＨ１８，ＰＨ６）のドレインと電流源トランジスタ（ＮＨ３）のゲートに接続されたＮＭＯＳトランジスタ（ＮＨ１０）を備えている。

そして、本発明に係る差動増幅回路制御装置を電圧レギュレータ（１００）に適用する際には、差動増幅回路が、出力側の電圧を分圧する分圧部（１３）及び入力側の電圧として基準電圧を出力する基準電圧部（１１）と共に電圧レギュレータ（１００）に設けられ、コンパレータ（３０）は、分圧部で分圧された電圧を負入力、基準電圧部から出力された基準電圧を正入力とし、コンパレータ（３１）は、分圧部で分圧された電圧を正入力、基準電圧部から出力された基準電圧を負入力とする。

また、本発明に係る差動増幅回路制御装置をオペアンプ（１５００，１６００，２８００）に適用する際には、差動増幅回路としてＮｃｈ作動回路とＰｃｈ作動回路との少なくともいずれか一方を備えたオペアンプに適用できる。

また、差動増幅回路（１０）に、出力に対するオフセット電圧を調整する回路（レギュレータ出力のオフセット調整回路）を設け、コンパレータ（３０）に、アンダーシュート検知に対するオフセット電圧を調整する回路（アンダーシュート検知のオフセット調整回路）を設け、コンパレータ（３１）に、オーバーシュート検知に対するオフセット電圧を調整する回路（オーバーシュート検知のオフセット調整回路）を設けることができる。

このようにすることにより、電圧レギュレータにおいて、負荷電流（出力電圧）の急激な変化（増加・減少）が発生した場合には、差動増幅回路の動作速度を速くすることで、早急に、出力トランジスタのゲートとソース間の電圧を負荷電流に応じた電圧にすることができ、アンダーシュート及びオーバーシュートを低減することができる。

また、コンパレータ（３０，３１）にオフセット電圧調整用回路を設けることにより、差動増幅回路におけるアンダーシュート・オーバーシュートを検知するオフセット調整回路を調整するための、製造過程における「トリミング工程」を１まとめで実施可能とすることで、製造コストを削減することができる。

このように、本発明に係る差動増幅回路制御装置を備えた電圧レギュレータ及びオペアンプにおいては、出力安定時の消費電流を増加させること無く、入力信号に対する出力信号の過渡応答性と出力負荷変動に対する出力セットリング時間及び出力オーバーシュート、アンダーシュートを改善することができる。

なお、本発明は、各図を用いて説明した実施の形態例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図３１に示すＡＢ級オペアンプ３１００の構成と異なる回路構成のＡＢ級ＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）オペアンプであっても、メインアンプと同等の同相入力範囲（ＶＳＳ〜ＶＤＤ）、すなわちＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）入力の差動増幅回路を持つハイサイド電流制御回路３１１０及びロウサイド電流制御回路３１２０が構成可能で、かつバイアス電流源回路に電流増減回路を構成出来れば、図３１に示す構成のＡＢ級オペアンプ３１００以外の構成のＡＢ級オペアンプでも本発明を実現することは可能である。

また、本発明に係る実施の形態例として、第３の実施例ではＡ級増幅ＰＣＨ・Ｎｃｈ入力差動増幅回路のオペアンプ、第４の実施例ではＡ級増幅Ｐｃｈ入力差動増幅回路のオペアンプ、第５の実施例ではＡ級増幅Ｎｃｈ入力差動増幅回路のオペアンプ、及び、第６の実施例ではＡＢ級増幅入出力ＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）差動増幅回路のオペアンプに本発明に係る差動増幅回路制御装置を適用した例を説明したが、本発明に係るハイサイド電流制御回路、ロウサイド電流制御回路、及び、バイアス電流増減回路を構成することができるのであれば、本実施例以外のＲＡｉｌ−ＴＯ−ＲＡｉｌ（登録商標）差動増幅回路、フォールテッドカスコード差動増幅回路、テレスコピック差動増幅回路等のいかなる種類、構成の差動増幅回路及びバイアス電流源回路にも適用することができる。また、出力回路に関しても、Ａ級回路、ＡＢ級回路等のいかなる種類、構成の回路にも適用することができる。

１０ 差動増幅回路
１１ 基準電圧回路
１２，１３０５，１４０５，２７０５ 出力回路
１３ 分圧回路
１４ バイアス発生回路
１５ 差動増幅回路制御装置
２０ インバータ
２１ 電流変換回路
３０ コンパレータ（第１のコンパレータ）
３１ コンパレータ（第２のコンパレータ）
３２ 高速化機能回路
１００，３００，７００，９００，１０００ 電圧レギュレータ
１１１〜１１５，１５０２ａ，１５０２ｂ，１５１０ａ，１５２０ａ，１６０２ａ，１６１０ａ，１６２０ａ，２８０２ａ，２８１０ａ，２８２０ａ，３１０２ａ，３１０２ｂ，３１１０ａ，３１１０ｂ，３１２０ａ，３１２０ｂ オフセット電圧調整用回路
１３００，１５００，１８００ Ａ級増幅Ｐｃｈ＋Ｎｃｈ入力オペアンプ
１３０１，１４０１，１５０１，１６０１，２７０１，２８０１，３１０１ バイアス電流源回路
１３０２，１４０２，１５０２，１６０２，１８０２，２７０２，２８０２，３１０２ メインアンプ部
１３０３，２７０４ Ｎｃｈ差動増幅回路
１３０４，１４０４ Ｐｃｈ差動増幅回路
１４００ Ａ級増幅Ｐｃｈ入力オペアンプ
１５０１ａ，１６０１ａ，２８０１ａ，３１０１ａ バイアス電流増減回路
１５１０，１６１０，１８１０，２８１０，３１１０ ハイサイド電流制御回路
１５２０，１６２０，１８２０，２８２０，３１２０ ロウサイド電流制御回路
１６００ Ａ級増幅Ｐｃｈ入力オペアンプ
１８０１ バイアス電流源／電流増減回路
１８０２ａ，１８０２ｂ，１８１０ａ，１８２０ｂ，３１０２ｅ，３１０２ｆ，３１１０ｃ，３１２０ｃ 位相補償回路
２７００，２８００ Ａ級増幅Ｎｃｈ入力オペアンプ
３１００ ＡＢ級オペアンプ
３１０２ｃ，３１０２ｄ プリバッファ
Ｃ コンデンサ
Ｎ０〜Ｎ３３，ＮＨ０〜ＮＨ１６ ＮｃｈＭＯＳトランジスタ
Ｐ０〜Ｐ３２，ＰＨ０〜ＰＨ１８ ＰｃｈＭＯＳトランジスタ
Ｒ１〜 抵抗
Ｖｄｄ 正電源
Ｖｓｓ 負電源

Claims (4)

1. 主差動増幅回路の外部信号を入力する一方の入力端子に非反転入力端子が接続され、前記主差動増幅回路の外部信号を入力する他方の入力端子に反転入力端子が接続されて、前記主差動増幅回路の出力電圧の低下に伴う入力差に応じた電圧を出力する第１の差動増幅回路を含む第１のコンパレータと、
   前記主差動増幅回路の前記一方の入力端子に反転入力端子が接続され、前記主差動増幅回路の前記他方の入力端子に非反転入力端子が接続されて、前記主差動増幅回路の出力電圧の上昇に伴う入力差に応じた電圧を出力する第２の差動増幅回路を含む第２のコンパレータと、
   前記第１のコンパレータ、または、前記第２のコンパレータの各々から出力された電圧に応じて前記主差動増幅回路の電流源トランジスタに流れる電流を増加させ、前記主差動増幅回路の動作速度を速くする高速機能部と、
   前記主差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能な、出力に対するオフセット電圧の調整回路と、
   前記第１の差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能な、アンダーシュート検知に対するオフセット電圧の調整回路と、
   前記第２の差動増幅回路の双方の負荷であってトリミングにより抵抗値が調整可能な、オーバーシュート検知に対するオフセット電圧の調整回路と、
   を備えたオペアンプ。
2. 前記高速機能部は、
   ゲートが前記第１のコンパレータの出力端子に接続され、ソースが正電源に接続され、かつドレインが前記電流源トランジスタのゲートに接続された第１のトランジスタと、
   ゲートが前記第２のコンパレータの出力端子に接続され、ソースが前記正電源に接続され、かつドレインが前記電流源トランジスタのゲートに接続された第２のトランジスタと、を備えた、
   請求項１記載のオペアンプ。
3. 前記高速機能部は、
   前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインの各々と負電源との間に、ソースが前記負電源に接続され、ドレイン及びゲートが前記第１のトランジスタのドレイン及び前記第２のトランジスタの各々のドレインと前記電流源トランジスタのゲートに接続されたＮＭＯＳトランジスタを備えた、
   請求項２記載のオペアンプ。
4. 前記主差動増幅回路は、Ｎｃｈ差動回路とＰｃｈ差動回路との少なくともいずれか一方を備えた差動増幅型の回路であり、かつ前記第１のコンパレータ及び前記第２のコンパレータの各々は、前記主差動増幅回路と同じ導電型の差動増幅型の回路を含む
   請求項１から請求項３のいずれか１項に記載のオペアンプ。

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