JP6058228B1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

ドリフト層（２０）はワイドバンドギャップ半導体から作られている。第１ウェル領域（３０）はドリフト層（２０）上に設けられている。ソース領域（４０）は、第１ウェル領域（３０）の各々の上に設けられている。ゲート絶縁膜（５０）は第１ウェル領域（３０）上に設けられている。第１電極（８０）は、ソース領域（４０）に接しており、第１ウェル領域（３０）の間においてドリフト層（２０）へユニポーラ通電が可能なダイオード特性を有する。第２ウェル領域（３１）はドリフト層（２０）上に設けられている。第２電極（８１）は、第２ウェル領域（３１）に接しており、ゲート電極（８２）および第１電極（８０）から分離されている。

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、ワイドバンドギャップ半導体を用いた半導体装置および半導体装置の製造方法に関するものである。
炭化珪素（ＳｉＣ）を用いたｐｎダイオードに順方向電流を流し続けると順方向電圧が増加することが知られている（例えば、下記の非特許文献１参照）。これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である三角積層欠陥（ショックレー型積層欠陥ともいう）が結晶中に拡張するためと考えられている（例えば、下記の非特許文献２参照）。ｐｎダイオードの順方向電圧の増加は、三角積層欠陥が電流の流れを阻害するためと考えられる。順方向電圧のこの増加は信頼性の劣化を引き起こし得る。
このような順方向電圧シフトは、炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）でも同様に発生するとの報告がある（例えば、下記の非特許文献３参照）。ＭＯＳＦＥＴ構造はソース・ドレイン間に寄生ｐｎダイオード（ボディダイオード）を有しており、順方向電流がこのボディダイオードに流れると、ｐｎダイオードと同様の信頼性劣化を引き起こす。ＭＯＳＦＥＴチップに還流ダイオードとして、低い順方向電圧を有するショットキーバリアダイオードチップが並列接続される場合、この問題は軽減される。しかしながら、下記の特許文献１において指摘されているように、ダイオードが外付けされると、装置の部品点数が増加してしまう。一方、還流ダイオードとしての機能のすべてまたは一部をＭＯＳＦＥＴのボディダイオードが担う場合、上述した信頼性劣化がＭＯＳＦＥＴチップに及び得る。
この問題に対応する方法として、例えば、下記の特許文献２において言及されているように、ｐｎダイオード構造に順方向電流を長時間流し、この前後における順方向電圧の変化を測定する、ストレス試験がある。ストレス試験において劣化の大きい素子を製品から排除（スクリーニング）することで、より高い信頼性を確保することができる。劣化有無を判定するために着目される順方向電圧の変動量は、積層欠陥の面積に比例する。この面積の拡張速度は、ｐｎダイオードを通して注入される少数キャリアの積算量におおよそ比例する。この積算量は、電流の大きさと、電流を流す時間とに依存する。短時間で試験を終えることを意図して電流が過度に大きくされると、ダイオード素子が過度に発熱することで、チップまたは試験装置が損傷してしまうことがある。一方で、電流を小さくすると、試験に長時間を要し、その結果、チップコストが増大するなど、実用上の問題が生じる。
一方、ＭＯＳＦＥＴなどユニポーラ型トランジスタとしての半導体チップには、還流ダイオードとして、上述したように信頼性劣化につながり得るｐｎダイオードに代わり、多数キャリアのみで通電するダイオード、すなわちユニポーラ型ダイオード、を内蔵させることが可能である。例えば、下記の特許文献３および４では、ＭＯＳＦＥＴのユニットセル内にユニポーラ型ダイオードとしてＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が内蔵されている。ユニポーラ型トランジスタの活性領域としてのユニットセル内に、ボディダイオードの動作電圧よりも低い動作電圧を有するユニポーラ型ダイオードが内蔵されることで、実使用時において活性領域内のボディダイオードに順方向電流が流れないようにすることができる。これにより活性領域の特性劣化を抑制することができる。
国際公開第２０１３／０５１１７０号 特開２００４−２８９０２３号公報 特開２００３−０１７７０１号公報 国際公開第２０１４／１６２９６９号
Ｊｏｕｒｎａｌ ｏｆ ＥＬＥＣＴＲＯＮＩＣ ＭＡＴＥＲＩＡＬＳ， Ｖｏｌ． ３９， Ｎｏ． ６， ｐｐ． ６８４−６８７ （２０１０） "Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｏｐｔｉｃａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔｓ ｉｎ ４Ｈ−ＳｉＣ Ｄｅｖｉｃｅｓ" ＰＨＹＳＩＣＡＬ ＲＥＶＩＥＷ ＬＥＴＴＥＲＳ， Ｖｏｌ． ９２， Ｎｏ． １７， １７５５０４ （２００４） "Ｄｒｉｖｉｎｇ Ｆｏｒｃｅ ｏｆ Ｓｔａｃｋｉｎｇ−Ｆａｕｌｔ Ｆｏｒｍａｔｉｏｎ ｉｎ ＳｉＣ ｐ−ｉ−ｎ Ｄｉｏｄｅｓ" ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ， Ｖｏｌ． ２８， Ｎｏ． ７， ｐｐ． ５８７−５８９ （２００７） "Ａ Ｎｅｗ Ｄｅｇｒａｄａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ ｉｎ Ｈｉｇｈ−Ｖｏｌｔａｇｅ ＳｉＣ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ"
しかしながら、活性領域以外の領域、特に活性領域の周りの終端領域、には、寄生ダイオードが存在するものの、当該領域の構造または機能に鑑み、ユニポーラ型ダイオードを配置することができない箇所がある。この箇所に基底面転位など起点が存在すると、三角積層欠陥が拡張することでトランジスタの特性が劣化してしまう。具体的には、ソース・ドレイン電流を通電した際の電圧降下が大きくなる。その結果、実使用時に熱暴走することで素子破壊に至る可能性が懸念される。このため、たとえユニポーラ型トランジスタにＳＢＤが内蔵されていても、ストレス試験によるスクリーニングには有用性がある。ここでＳＢＤの動作電圧は寄生ダイオードの動作電圧よりも低くされていることから、ストレス試験に用いられるストレス電流の大部分は主に、試験が必要な寄生ダイオードではなく、内蔵ＳＢＤを通ってしまう。内蔵ＳＢＤを通る電流も、素子の発熱を引き起こすジュール熱の発生原因となる。よって、素子の発熱に起因したチップまたは評価設備の熱損傷を防ぐことができる程度に、ストレス電流を小さくする必要がある。この結果、試験時間が長くなってしまう。
さらに、ストレス電流が活性領域に流れる量が多い場合、寄生ｐｎダイオードにも電流が流れ始める。その結果、本来ストレス試験が不要な活性領域で積層欠陥が生成する。この積層欠陥はＭＯＳＦＥＴの順方向電圧を変動させることがある。順方向電圧が仕様から外れたものが除去される場合、チップの製造歩留まりが低くなる。
以上のように、ユニポーラ型ダイオードが内蔵されたトランジスタにおいて、そのスクリーニングのためのストレス試験に長時間を要するという課題があった。またストレス試験に起因したトランジスタ特性の変動が大きいという課題があった。これらの課題の原因となる三角積層欠陥の生成は、ＳｉＣについてよく知られているが、その他のワイドバンドギャップ半導体においても生じ得るものである。
本発明は以上のような課題を解決するためになされたものであり、その目的は、トランジスタおよびユニポーラ型ダイオードが内蔵された半導体装置であって、ストレス試験を短時間で施すことができ、かつストレス試験に起因してトランジスタ特性が変動しにくい半導体装置を提供することである。
本発明の半導体装置は、第１導電型を有する半導体基板と、第１導電型を有するドリフト層と、第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、第１導電型を有するソース領域と、ゲート絶縁膜と、ゲート電極と、第１電極と、第２導電型を有する少なくとも１つの第２ウェル領域と、第２電極と、第３電極とを有する。ドリフト層は、半導体基板上に設けられており、ワイドバンドギャップ半導体から作られている。第１ウェル領域はドリフト層上に設けられている。ソース領域は、第１ウェル領域の各々の上に設けられており、第１ウェル領域によってドリフト層から分離されている。ゲート絶縁膜は第１ウェル領域上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。第１電極は、ソース領域に接しており、第１ウェル領域の間においてドリフト層へユニポーラ通電が可能なダイオード特性を有する。第２ウェル領域はドリフト層上に設けられている。第２電極は、第２ウェル領域に接しており、ゲート電極および第１電極から分離されている。第３電極は半導体基板に電気的に接続されている。
本発明の半導体装置の製造方法は、次の工程を有する。第１導電型を有する半導体基板と、半導体基板上に設けられ、ワイドバンドギャップ半導体から作られ、第１導電型を有するドリフト層と、ドリフト層上に設けられ、第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、第１ウェル領域の各々の上に設けられ、第１ウェル領域によってドリフト層から分離され、第１導電型を有するソース領域と、第１ウェル領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ソース領域に接し、第１ウェル領域の間においてドリフト層へユニポーラ通電が可能なダイオード特性を有する第１電極と、ドリフト層上に設けられ、第２導電型を有する少なくとも１つの第２ウェル領域と、第２ウェル領域に接し、ゲート電極および第１電極から分離された第２電極と、半導体基板に電気的に接続された第３電極と、が形成される。第２電極および第３電極の間に第１電極および第３電極の間の電圧よりも低い電圧を加えることによって、第２ウェル領域およびドリフト層によるｐｎ接合に順方向バイアスが与えられる。
本発明によれば、活性領域に位置する第１ウェル領域に接する第１電極とは別に、活性領域外に位置する第２ウェル領域に接する第２電極が設けられる。第２ウェル領域およびドリフト層によるｐｎ接合に順方向バイアスを印加するストレス試験を第２電極を用いて行うことにより、活性領域に流れるストレス電流を抑制することができる。これにより、第１に、ストレス試験中の活性領域における発熱量がより小さくなる。よって、より大きな電流をストレス試験に用いることが可能となるので、ストレス試験をより短時間で行うことができる。第２に、ストレス試験中の活性領域における積層欠陥の生成が抑制される。これにより、ストレス試験に起因したトランジスタ特性の変動が生じにくくなる。以上のように、ストレス試験の時間を短くすることができ、またストレス試験に起因したトランジスタ特性の変動を抑えることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。 図１の変形例を示す平面図である。 比較例の半導体装置の構成を概略的に示す平面図である。 図３の線Ｖ−Ｖに沿う概略的な部分断面図である。 図３の線ＶＩ−ＶＩに沿う概略的な部分断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す平面図である。 図１１の線ＸＩＩ−ＸＩＩに沿う概略的な部分断面図である。 図１２の第１の変形例である。 図１２の第２の変形例である。 図１２の第３の変形例である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、本明細書においては、半導体装置全体のうち、ユニットセルが周期的に配置された領域を活性領域と称し、それ以外の領域を終端領域と称する。
＜実施の形態１＞
（構成）
図１および図２を参照して、はじめに本実施の形態のＭＯＳＦＥＴ１０１（半導体装置）の構成について説明する。ＭＯＳＦＥＴ１０１は、詳しくは後述するが、ＳＢＤが内蔵されたものである。
ＭＯＳＦＥＴ１０１は、ｎ型（第１導電型）を有する基板１０（半導体基板）と、基板１０上の半導体層と、ゲート絶縁膜５０と、フィールド絶縁膜５２と、層間絶縁膜５５と、ソース電極８０（第１電極）と、試験電極８１（第２電極）と、ゲート電極８２と、オーミック電極７９と、ドレイン電極８５（第３電極）とを有する。上記半導体層は、ｎ型を有するドリフト層２０と、ｐ型（第１導電型と異なる第２導電型）を有する複数のウェル領域３０（第１ウェル領域）と、ｐ型を有するウェル領域３１（第２ウェル領域）と、ｎ型を有するソース領域４０と、ｐ型を有するＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域３７とを含む。
基板１０は、例えば、４Ｈのポリタイプを有する炭化珪素からなる。基板１０の不純物濃度はドリフト層２０の不純物濃度よりも高いことが好ましい。基板１０の一方面（図２における上面）の面方位は、例えば、（０００１）面から４°程度傾斜した面である。
ドレイン電極８５は基板１０の他方面（図２における下面）上に、オーミック電極７９を介して設けられている。オーミック電極７９は基板１０の下面に接している。これによりドレイン電極８５は基板１０に電気的にオーミックに接続されている。
ドリフト層２０は基板１０上に設けられている。ドリフト層２０は、ワイドバンドギャップ半導体から作られており、本実施の形態においては、六方晶系の結晶構造を有する炭化珪素から作られている。なお本実施の形態においては、基板１０上の半導体層全体が、ワイドバンドギャップ半導体としての炭化珪素から作られている。すなわち半導体層は炭化珪素層である。
複数のウェル領域３０は、活性領域Ｒ１に配置されており、ドリフト層２０上に互いに分離されて設けられている。これにより、半導体層上において互いに隣り合うウェル領域３０の間に、ドリフト層２０からなる離間領域２１または２２が設けられている。離間領域２１および２２は、例えば交互に配置されている。なおドリフト層２０上において複数のウェル領域３０は、図２に示すような一の平面における断面視において互いに分離されて設けられていればよく、これら複数のウェル領域３０はこの断面視以外の箇所で互いにつながっていてもよい。
ソース領域４０は、半導体層の表面において、ウェル領域３０の各々の上に設けられている。ソース領域４０の深さはウェル領域３０の深さよりも大きく、ソース領域４０はウェル領域３０によってドリフト層２０から分離されている。ソース領域４０にｎ型を付与するための導電型不純物（ドナー不純物）としては、例えば窒素（Ｎ）が用いられる。
複数のウェル領域３０は、ＭＯＳＦＥＴ１０１において周期的に設けられるユニットセルのそれぞれに配置されている。よって複数のウェル領域３０も周期的に配置されている。ウェル領域３０の各々は、半導体層の表面においてソース領域４０と離間領域２２の間に高濃度領域３５を有する。高濃度領域３５は、ウェル領域３０の他の領域の不純物濃度に比してより高い不純物濃度を有する。よって高濃度領域３５はウェル領域３０中の他の部分よりも低い電気抵抗を有する。
ウェル領域３１は、活性領域Ｒ１の周囲の終端領域Ｒ２に配置されており、ドリフト層２０上において複数のウェル領域３０から分離されて設けられている。ウェル領域３０および３１の間の離間領域の幅は、離間領域２１の幅とおおよそ同程度である。ウェル領域３１の面積はウェル領域３０の各々の面積よりも大きい。ウェル領域３１は、平面レイアウトにおいてソース電極８０よりも外側（図２における右側）へ張り出している。ウェル領域３１の各々は、半導体層の表面に位置する高濃度領域３６を有する。高濃度領域３６は、ウェル領域３１の他の領域の不純物濃度に比してより高い不純物濃度を有する。よって高濃度領域３６はウェル領域３１中の他の部分よりも低い電気抵抗を有する。
ウェル領域３１は、ウェル領域３０と同じ種類の導電型不純物による、同様の濃度プロファイルを有していることが好ましく、この場合、ウェル領域３０および３１を同時に形成することができる。また高濃度領域３６は、高濃度領域３５と同じ種類の導電型不純物による、同様の濃度プロファイルを有していることが好ましく、この場合、高濃度領域３５および３６を同時に形成することができる。ウェル領域３０および３１にｐ型を付与するための導電型不純物（アクセプタ不純物）としては、例えばアルミニウム（Ａｌ）が用いられる。
ＪＴＥ領域３７は、ウェル領域３１の外周側（図２における右側）に配置されており、ウェル領域３１とつながっている。ＪＴＥ領域３７は、ウェル領域３１の不純物濃度よりも低い不純物濃度を有する。
ゲート絶縁膜５０は、ウェル領域３０上に設けられており、ソース領域４０と離間領域２１との間でウェル領域３０に跨っている。ゲート絶縁膜５０は、酸化珪素から作られていることが好ましく、例えば熱酸化膜である。
ゲート電極８２は、ゲート電極部６０と、ゲート電極部６０に接する配線層８２ｗとを有する。ゲート電極部６０は、ゲート絶縁膜５０上に設けられており、ゲート絶縁膜５０を介してソース領域４０と離間領域２１との間でウェル領域３０に跨っている。この構成により、ウェル領域３０のうち離間領域２１とソース領域４０との間でゲート絶縁膜５０を介してゲート電極部６０と対向する部分がチャネル領域としての機能を有する。チャネル領域は、ゲート電極部６０の電位の制御によってＭＯＳＦＥＴ１０１がオン状態とされた際に反転層が形成される領域である。配線層８２ｗの材料の抵抗率は、ゲート電極部６０の材料の抵抗率よりも低いことが好ましい。ゲート電極８２はソース電極８０および試験電極８１と電気的に絶縁されている。言い換えれば、ゲート電極８２はソース電極８０および試験電極８１と短絡されていない。
フィールド絶縁膜５２は終端領域Ｒ２において半導体層上に設けられている。よってフィールド絶縁膜５２は、ウェル領域３０から分離されてウェル領域３１上に設けられている。フィールド絶縁膜５２の厚さはゲート絶縁膜５０の厚さよりも大きい。フィールド絶縁膜５２はゲート絶縁膜５０の外周側に配置されている。ゲート電極部６０は、フィールド絶縁膜５２上へ延びた部分を有する。図２に示す構成においては、フィールド絶縁膜５２はゲート絶縁膜５０の外周端と接する内周端を有する。
層間絶縁膜５５は、ゲート絶縁膜５０およびフィールド絶縁膜５２上に設けられたゲート電極部６０を覆っている。層間絶縁膜５５は酸化珪素から作られていることが好ましい。層間絶縁膜５５には、終端領域Ｒ２においてゲート電極部６０を露出するコンタクトホール９５が設けられている。コンタクトホール９５においてゲート電極部６０にゲート電極８２の配線層８２ｗが接続されている。コンタクトホール９５と、ゲート電極８２の配線層８２ｗとは、平面レイアウトにおいてウェル領域３１に包含されている。これは、ドレイン電極８５に印加される高電圧をソース電位に接地されたウェル領域３１が遮蔽することで、ドレイン電圧に対して格段に低い電位を有する配線層８２ｗの下部にある絶縁膜（図２の構成においてはフィールド絶縁膜５２）に高電圧が印加されるのを防ぐためである。
ゲート絶縁膜５０および層間絶縁膜５５を有する絶縁層には、コンタクトホール９０、９１および９２が設けられている。コンタクトホール９０は、半導体層の活性領域Ｒ１の表面を部分的に露出しており、具体的には、ソース領域４０の一部と、高濃度領域３５と、離間領域２２とを露出している。コンタクトホール９１および９２の各々は、半導体層の終端領域Ｒ２の表面を部分的に露出しており、本実施の形態においては、ウェル領域３１の高濃度領域３６を部分的に露出している。コンタクトホール９１はコンタクトホール９２よりも、より活性領域Ｒ１近くに配置されている。
フィールド絶縁膜５２は、本実施の形態においては、コンタクトホール９１から離れており、またコンタクトホール９２から離れている。具体的には、フィールド絶縁膜５２は、コンタクトホール９１の位置よりも活性領域Ｒ１からより離れて位置しており、またコンタクトホール９２の位置よりも活性領域Ｒ１からより離れて位置している。
ソース電極８０は、ゲート絶縁膜５０、ゲート電極部６０および層間絶縁膜５５を有する構造上に設けられている。ソース電極８０は平面レイアウトにおいて活性領域Ｒ１を包含している。ソース電極８０は、ショットキー電極７５と、オーミックコンタクト部７０と、オーミックコンタクト部７１（第１オーミックコンタクト部）と、配線層８０ｗとを含む。ショットキー電極７５と、オーミックコンタクト部７０と、オーミックコンタクト部７１とは、配線層８０ｗによって互いに短絡されている。
ショットキー電極７５は、コンタクトホール９０の底に配置されており、離間領域２２においてドリフト層２０に接している。これによりソース電極８０は離間領域２２においてドリフト層２０にショットキー接続されている。この構成によりＭＯＳＦＥＴ１０１の活性領域Ｒ１にはＳＢＤが内蔵されている。よってソース電極８０は、ウェル領域３０の間においてドリフト層２０へユニポーラ通電が可能なダイオード特性を有している。このＳＢＤの拡散電位は、ドリフト層２０とウェル領域３０とによるｐｎ接合の拡散電位よりも低い。ショットキー電極７５は、離間領域２２の表面を包含していることが好ましいが、包含していなくてもよい。一方、ＭＯＳＦＥＴ１０１の終端領域Ｒ２にはＳＢＤが内蔵されていない。
オーミックコンタクト部７０は、コンタクトホール９０の底に配置されており、ソース領域４０に接している。これによりソース電極８０はソース領域４０とオーミック接続されている。オーミックコンタクト部７０はコンタクトホール９０内においてウェル領域３０の高濃度領域３５にも接している。これによりソース電極８０はウェル領域３０の高濃度領域３５とオーミック接続されている。オーミックコンタクト部７０が高濃度領域３５と接することで、オーミックコンタクト部７０とウェル領域３０との間の電子または正孔の授受がより容易となる。
オーミックコンタクト部７１は、コンタクトホール９１の底に配置されており、ウェル領域３１の高濃度領域３６とオーミック接続している。これによりソース電極８０はウェル領域３１の高濃度領域３６とオーミック接続されている。オーミックコンタクト部７１が高濃度領域３６と接することで、オーミックコンタクト部７１とウェル領域３１との間の電子または正孔の授受がより容易となる。
試験電極８１はゲート電極８２およびソース電極８０から分離されている。試験電極８１は、オーミックコンタクト部７２（第２オーミックコンタクト部）と、配線層８１ｗとを有している。オーミックコンタクト部７２は、コンタクトホール９２の底に配置されており、ウェル領域３１の高濃度領域３６に接している。これによりオーミックコンタクト部７２はウェル領域３１の高濃度領域３６とオーミック接続している。この構成により試験電極８１は、ウェル領域３１に接し、かつウェル領域３１とオーミック接続されている。平面レイアウトにおいて、コンタクトホール９１が活性領域Ｒ１をできるだけ完全に囲むように形成され、それに沿って試験電極８１も活性領域Ｒ１をできるだけ完全に囲むように形成されることが好ましい。
高濃度領域３６は、オーミックコンタクト部７１および７２の直下のみならず、ウェル領域３１内の広範囲に渡って延伸されている。これはウェル領域３１のチップ平面方向の抵抗、すなわちシート抵抗、を下げる働きを有する。高濃度領域３６は、ＭＯＳＦＥＴ１０１のスイッチング動作時にウェル領域３１内部の電位が変動することに起因してウェル領域３１の直上にあるゲート絶縁膜５０またはフィールド絶縁膜５２が破壊することを防ぐ役割を果たす。例えばＭＯＳＦＥＴ１０１のターンオフ動作時に、ドレイン電極８５の電位が急激に増大することにより、ウェル領域３１およびドリフト層２０の間のｐｎ接合にかかる逆バイアスが急激に増大する。このときウェル領域３１内では、アクセプタの空乏化に伴い放出された正孔が、ウェル領域３１内をチップ平面方向に移動し、コンタクトホール９１を通って、０Ｖに接地されたソース電極８０へ排出される。これが変位電流であり、スイッチング速度が増大するほど大きくなる。変位電流の大きさと電流経路の抵抗との積に応じた電圧分だけ、ウェル領域３１の各場所の電位が増大する。これを低減し、直上の絶縁膜の破壊を防ぐためには、上述したように高濃度領域３６を広範囲に形成することが好ましい。
ＭＯＳＦＥＴ１０１を上方から見た視野（図１）において、ＭＯＳＦＥＴ１０１の上面には、ソース電極８０と、試験電極８１と、ゲート電極８２とが露出されており、これらは互いに分離されている。本実施の形態においては、試験電極８１は、ソース電極８０およびゲート電極８２の間に位置する部分を有している。
試験電極８１は、ＭＯＳＦＥＴ１０１の表面に露出された電極パッド８１Ｐ（図１）を有する。電極パッド８１Ｐは、プローブ針を当てることができる程度に十分な大きさを有する領域であり、３０μｍ四方以上の大きさを有すことが好ましい。図１の平面視においては、試験電極８１は、電極パッド８１Ｐと、電極パッドの幅よりも小さい幅で線状に延在している部分とを有する。試験電極８１のうち電極パッド８１Ｐ以外の部分の幅を上記のように小さくすることにより、試験電極８１が設けられる終端領域Ｒ２（図２）の大きさを抑えることができる。これにより、ＭＯＳＦＥＴ１０１のオン抵抗などの装置性能に直結する活性領域Ｒ１の大きさを保ちつつ、チップサイズを抑えることができる。なお電極パッドの形状は図１に示すものに限定されるものではなく、試験電極８１に平面視において３０μｍ四方以上の領域があれば、この領域が電極パッドとしての機能を有する。
詳細は後述するが、試験電極８１にドレイン電極８５を上回る電位を印加することで、ウェル領域３１とドリフト層２０との間に形成される寄生ｐｎダイオードに高密度のストレス電流を流すストレス試験が行われる。この電位印加のためにプローブ針が当てられることで生じたプローブ痕８１Ｍを電極パッド８１Ｐは有している。なお通電試験において電極パッド８１Ｐを用いずに試験電極８１に外部から電位が印加される場合は、電極パッド８１Ｐは不要である。また通電試験後に電極パッド８１Ｐが除去されてもよく、この場合、ＭＯＳＦＥＴ１０１は電極パッド８１Ｐを有しない。
なおゲート電極８２は、ＭＯＳＦＥＴ１０１を上方から見た視野において、図１に示すように電極パッドとして機能する領域のみから構成されてもよく、あるいは図３に示すように、上記領域に加えて、電極パッドの幅よりも小さい幅で線状に延在している配線領域を有してもよい。
（製造方法）
続いてＭＯＳＦＥＴ１０１（図２）の製造方法について、以下に説明する。
まず基板１０の一方面上にドリフト層２０が形成される。具体的には、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度でドナー不純物が添加された炭化珪素が５μｍ〜５０μｍ程度の厚さで基板１０上にエピタキシャル成長させられる。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクが形成される。この注入マスクを用いて選択的に、アクセプタ不純物としてＡｌがイオン注入される。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ〜３μｍ程度とされる。また、イオン注入されるＡｌの不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲でドリフト層２０のドナー濃度より多いものとされる。その後、注入マスクが除去される。本工程によりＡｌがイオン注入された領域がウェル領域３０および３１となる。よってウェル領域３０および３１は一括して形成され得る。
次に、ドリフト層２０の表面にフォトレジストなどにより、別の注入マスクが形成される。この注入マスクを用いて選択的に、アクセプタ不純物としてＡｌがイオン注入される。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ〜３μｍ程度とされる。また、イオン注入されるＡｌの不純物濃度は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲でドリフト層２０の第１の不純物濃度より高く、かつウェル領域３０のＡｌ濃度よりも低いものとされる。その後、注入マスクが除去される。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。
次に、ドリフト層２０の表面にフォトレジストなどにより、別の注入マスクが形成される。この注入マスクを用いて選択的に、ドナー不純物であるＮがイオン注入される。Ｎのイオン注入深さはウェル領域３０の厚さより浅くされる。また、イオン注入されたＮの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲でウェル領域３０のアクセプタ濃度を超えるものとされる。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
次に、ドリフト層２０の表面にフォトレジストなどにより、別の注入マスクが形成される。この注入マスクを用いてアクセプタ不純物であるＡｌがイオン注入される。その後、注入マスクが除去される。本工程によってＡｌが注入された領域が高濃度領域３５および３６となる。アクセプタ不純物のイオン注入は、高濃度領域３５および３６を低抵抗化する目的で、基板１０またはドリフト層２０を１５０℃以上に加熱しながら行われることが好ましい。
上述したイオン注入工程の順番は任意である。次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールが行われる。これにより、イオン注入された導電型不純物が電気的に活性化される。
続いて、活性領域Ｒ１にほぼ対応した位置以外の領域に、膜厚が０．５〜２μｍ程度の二酸化珪素膜からなるフィールド絶縁膜５２が形成される。例えば、フィールド絶縁膜５２をＣＶＤ法により全面に形成した後、活性領域Ｒ１にほぼ対応した位置のフィールド絶縁膜５２が、フォトリソグラフィー技術およびエッチング技術を用いて除去される。
続いて、フィールド絶縁膜５２に覆われていない炭化珪素表面を熱酸化することにより、酸化珪素からなる所望の厚さのゲート絶縁膜５０が形成される。次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜が減圧ＣＶＤ法により形成され、この膜をパターニングすることによりゲート電極部６０が形成される。続いて層間絶縁膜５５が減圧ＣＶＤ法により形成される。続いて、半導体層のうちオーミックコンタクト部７０〜７２が形成されることになる部分を露出する開口部が、層間絶縁膜５５およびゲート絶縁膜５０に形成される。
次に、スパッタ法などによりニッケル（Ｎｉ）を主成分とする金属膜が形成される。続いてこの膜に対して６００℃〜１１００℃の温度での熱処理が行なわれる。これにより上記開口部内において炭化珪素層と金属膜との間にシリサイドが形成される。続いて金属膜のうちシリサイド化されずに残留した部分が除去される。この除去は、例えば、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより行い得る。以上によりオーミックコンタクト部７０〜７２が形成される。
続いて、基板１０の下面に、Ｎｉを主成分とする金属膜が形成される。この金属膜を熱処理することにより、基板１０の裏側にオーミック電極７９が形成される。
次に、フォトレジストなどを用いたパターニング技術により、離間領域２２上のゲート絶縁膜５０および層間絶縁膜５５と、コンタクトホール９５が設けられる位置の層間絶縁膜５５とが除去される。除去する方法としては、ＳＢＤ界面となる炭化珪素表面にダメージを与えないウェットエッチングが好ましい。
続いて、スパッタ法などにより、ショットキー電極７５が堆積される。堆積される材料は、Ｔｉ、ＭｏまたはＮｉが好ましい。
その後、ここまで処理してきた基板１０の表面にスパッタ法または蒸着法によりＡｌなどの配線金属層を形成し、これがフォトリソグラフィー技術により所定の形状に加工される。これにより、オーミックコンタクト部７０および７１とショットキー電極７５とに接触する配線層８０ｗと、オーミックコンタクト部７２に接触する配線層８１ｗと、ゲート電極部６０に接触する配線層８２ｗとが形成される。さらに、基板１０の下面に形成されたオーミック電極７９の表面上に、金属膜であるドレイン電極８５が形成される。
以上により、基板１０と、基板１０上の上述した半導体層と、ゲート絶縁膜５０と、フィールド絶縁膜５２と、層間絶縁膜５５と、ソース電極８０と、試験電極８１と、ゲート電極８２と、ドレイン電極８５とを有する、ＭＯＳＦＥＴ１０１の半製品が形成される。
次にこの、ＭＯＳＦＥＴ１０１の半製品に対してストレス試験が行われる。具体的には、ドレイン電極８５に対して試験電極８１の電位を高めることで、ウェル領域３１およびドリフト層２０によるｐｎ接合に順方向バイアスが与えられる。この電位印加のために、試験電極８１の電極パッド８１Ｐ（図１）にプローブ針が接触させられる。このとき、プローブ針と電極パッド８１Ｐとの接触抵抗を低減するためにプローブ針を電極パッド８１Ｐ中にめり込ませる必要があり、その結果、電極パッド８１Ｐにはプローブ痕８１Ｍが形成される。
上記のストレス試験において、試験電極８１およびドレイン電極８５の間に加えられる電圧は、ソース電極８０およびドレイン電極８５の間の電圧よりも低くされる。言い換えれば、ソース電極８０の電位は試験電極８１の電位よりも低くされる。好ましくは、ソース電極８０の電位はドレイン電極８５の電位に対して寄生ｐｎダイオードの拡散電位を超えない電位とされる。ソース電極８０の電位は、外部から電位を与えることなくフローティング電位とされてもよい。その場合においても、ソース電極８０の電位は、試験電極８１の電位とドレイン電極８５の電位との間の電位となるため、試験電極８１の電位よりも低くなる。
上記のように電位が印加されることで、ウェル領域３０とドリフト層２０との間に形成された寄生ｐｎダイオードに比して、ウェル領域３１とドリフト層２０との間に形成された寄生ｐｎダイオードに優先的にストレス電流が流れる。なお上記の電位印加の際に、ゲート電極８２の電位は、試験電極８１と同等か、または、チャネルを確実にオフにするために試験電極８１よりも低い電位とされることが好ましい。
ウェル領域３１とドリフト層２０との間に形成された寄生ｐｎダイオードにストレス電流が印加されている際に、この寄生ｐｎダイオードの箇所に、基底面転位など、欠陥の起点が存在すると、三角積層欠陥が拡張する。欠陥の拡張は、ソース電極８０または試験電極８１と、ドレイン電極８５との間の通電特性に影響を与える。
このストレス試験を行った後、各電極間の通電特性が測定され、異常のある製品は排除される。すなわち、複数の半製品が形成された後に、これらに対して、ストレス試験によるスクリーニングが行われる。通電特性は抵抗値または耐圧特性であってもよい。例えば試験電極８１とドレイン電極８５との間に電流を流し、電圧降下の大きい素子が排除される。また同様の測定をストレス試験前にも行っておき、ストレス試験前後での特性変動量から、排除の必要有無が判定されてもよい。
上記のように寄生ｐｎダイオードへ通電ストレスを加えた後、ソース電極８０および試験電極８１の間は短絡されることが好ましい。つまりＭＯＳＦＥＴ１０１に、ソース電極８０および試験電極８１を電気的に短絡する配線部８９が設けられることが好ましい。配線部８９は、容易に形成するために、ソース電極８０および試験電極８１の上方に設けられてもよく、例えばワイヤーボンディングによるボンディングワイヤとして形成される。
以上によりＭＯＳＦＥＴ１０１が得られる。
（実使用時における還流動作）
ソース電極８０の電位がドレイン電極８５の電位を上回った際、ＭＯＳＦＥＴ１０１は還流動作を行う。活性領域Ｒ１においては、内蔵ＳＢＤに電流が流れるため、ウェル領域３０とドリフト層２０とによって形成されるｐｎダイオードには順方向電流が流れない。一方、終端領域Ｒ２においては、ＳＢＤが内蔵されていないため、ウェル領域３１とドリフト層２０とによって形成されるｐｎダイオードに順方向電流が流れる。
なお、終端領域Ｒ２においてウェル領域３１とドリフト層２０とによって形成されるｐｎダイオードの箇所に、基底面転位など、欠陥の起点が存在したとすると、三角積層欠陥が拡張することでトランジスタの特性が劣化してしまう。本実施の形態のＭＯＳＦＥＴ１０１は、上述したスクリーニングを経ているため、このような特性劣化が生じにくい。
（比較例）
比較例のＭＯＳＦＥＴ１９９（図４〜図６）は、上述した試験電極８１を有しない。このため、ストレス試験における電位の印加はソース電極８０を用いて行わなければならない。ここで、ソース電極８０は、ｐｎダイオードよりも動作電圧の低いＳＢＤが内蔵された活性領域Ｒ１にも接触している。このためストレス電流のうち大部分が、ストレス試験を必要としない活性領域Ｒ１に流れてしまう。活性領域Ｒ１に内蔵されたＳＢＤを通電した電流も、デバイス内の電圧降下に応じたジュール熱を発生することで、素子の発熱を引き起こす。この発熱によるチップまた評価設備の熱損傷を防ぐために、通電する電流量を抑える必要がある。その結果、終端領域Ｒ２においてウェル領域３１とドリフト層２０とによって形成されるｐｎダイオードへのストレス電流密度が低くなる。よってストレス試験に要する時間が長くなってしまう。
さらに、ストレス電流が活性領域Ｒ１に流れる量が多い場合、活性領域Ｒ１においてウェル領域３０とドリフト層２０との間で形成される寄生ｐｎダイオードにも電流が流れ始める。これは、ＳＢＤの電流密度が増えるに従って、離間領域２２で生じる電圧降下が大きくなることで、ｐｎダイオードにかかる順方向電圧が増大するためである。その結果、本来ストレス試験が不要な活性領域Ｒ１で積層欠陥が生成し、それによりＭＯＳＦＥＴ１９９の順方向電圧などが変わってしまうことが起こりうる。そのような製品がスクリーニングによって除外されると、製造歩留りが低下してしまう。
（効果）
本実施の形態によれば、活性領域Ｒ１に位置するウェル領域３０に接するソース電極８０とは別に、終端領域Ｒ２に位置するウェル領域３１に接する試験電極８１が設けられる。ウェル領域３１およびドリフト層２０によるｐｎ接合に順方向バイアスを印加するストレス試験を試験電極８１を用いて行うことにより、活性領域Ｒ１に流れるストレス電流を抑制することができる。これにより、第１に、ストレス試験中の活性領域Ｒ１における発熱量がより小さくなる。よって、より大きな電流をストレス試験に用いることが可能となるので、ストレス試験をより短時間で行うことができる。第２に、ストレス試験中の活性領域Ｒ１における積層欠陥の生成が抑制される。これにより、ストレス試験に起因したトランジスタ特性の変動が生じにくくなる。以上から、ストレス試験の時間を短くすることができ、またストレス試験に起因したトランジスタ特性の変動を抑えることができる。
電極パッド８１Ｐにより、外部からストレス電流を容易に印加することができる。特に、ストレス電流を印加するためのプローブ針を容易に当てることができる。電極パッド８１Ｐがプローブ痕８１Ｍを有することにより、ストレス電流が既に印加済みであることを容易に認識することができる。複数の電極パッドにプローブ痕があるデバイスは、電極パッド毎に別々のストレスを印加でき、また、その後にバッドを除去するという追加工程を要さないので、コストを上昇させることなく、複数の種類のストレスを印加できる。
ソース電極８０および試験電極８１の間が配線部８９により短絡されることで、ウェル領域３１の電位をより確実にソース電極８０の電位に近づけることができる。よって、ウェル領域３１上のゲート絶縁膜５０およびフィールド絶縁膜５２に高電圧が印加されるのを防ぐことができる。ただし本実施の形態においてはソース電極８０および試験電極８１の間が高濃度領域３６によってつながっているため、配線部８９が省略されても、ウェル領域３１の電位を、ある程度はソース電極８０の電位に近づけることができる。
オーミックコンタクト部７１および７２により、ソース電極８０および試験電極８１のそれぞれをウェル領域３１にオーミック接続することができる。
＜実施の形態２＞
図７を参照して、本実施の形態のＭＯＳＦＥＴ１０２（半導体装置）においては、ＭＯＳＦＥＴ１０１（図２）の場合に比して、フィールド絶縁膜５２が、より活性領域Ｒ１に近い位置まで延びている。言い換えれば、フィールド絶縁膜５２とゲート絶縁膜５０との境界が、コンタクトホール９１および９２よりも活性領域Ｒ１に近い箇所に位置している。その結果、コンタクトホール９１および９２は、層間絶縁膜５５だけではなくフィールド絶縁膜５２も貫いている。よってオーミックコンタクト部７１および７２のそれぞれは、フィールド絶縁膜５２に設けられたコンタクトホール９１および９２内に配置されている。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
ＭＯＳＦＥＴ１０２のスイッチング動作時に、変位電流によってウェル領域３１の電位は増大する。本実施の形態によれば、上記のように電位が増大するウェル領域３１に接続されたオーミックコンタクト部７１および７２の周囲に、ゲート絶縁膜５０よりも厚いフィールド絶縁膜５２が設けられている。これによりオーミックコンタクト部７１および７２の周囲での絶縁膜の破壊が抑制される。
フィールド絶縁膜５２の活性領域Ｒ１側の端部は、高濃度領域３６の活性領域Ｒ１側の端部よりも、活性領域Ｒ１に近い方が好ましい。これは、ゲート絶縁膜５０が高濃度領域３６上にまで形成されると、高濃度領域３６が高い不純物濃度を有することに起因して、形成されるゲート絶縁膜５０の絶縁特性が高濃度領域３６上において低くなるためである。なおフィールド絶縁膜５２の活性領域Ｒ１側の端部は、ウェル領域３１の平面視内にあることが好ましい。
ＭＯＳＦＥＴ１０２の製造方法はＭＯＳＦＥＴ１０１のものとほぼ同様である。相違点として、コンタクトホール９１および９２を設けるために、コンタクトホール９１および９２の位置におけるフィールド絶縁膜５２のエッチングを必要とすることがある。このエッチングは、実施の形態１で説明したフィールド絶縁膜５２のエッチング工程と同時に行うことができる。
なお、本実施の形態においてはオーミックコンタクト部７１および７２の両方が、フィールド絶縁膜５２に設けられたコンタクトホール内に配置されている。その変形例として、フィールド絶縁膜５２に設けられたコンタクトホール内にオーミックコンタクト部７１および７２のいずれか一方のみが配置された構成が用いられてもよい。この場合、一方のオーミックコンタクト部の周辺において、上述した効果が得られる。
＜実施の形態３＞
図８を参照して、本実施の形態のＭＯＳＦＥＴ１０３（半導体装置）には、ＭＯＳＦＥＴ１０２（図７）と異なり、コンタクトホール９１が設けられていない。よってソース電極８０とウェル領域３１とが絶縁膜によって隔てられている。本実施の形態においてＭＯＳＦＥＴ１０３の実使用時にウェル領域３１の電位がフローティングになることを避けるためには、ストレス電流の印加後、ソース電極８０と試験電極８１とを配線部８９によって短絡することが必要である。
なお上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ストレス試験において試験電極８１により印加される電流が、コンタクトホール９１内を通る電流経路を経由して活性領域Ｒ１へ漏れてしまうのを防ぐことができる。これによりストレス試験の時間をより短縮することができる。なお上記の電流経路は、図７を参照して、試験電極８１から順に、ウェル領域３１、オーミックコンタクト部７１、配線層８０ｗ、ショットキー電極７５、および離間領域２２を通って、ドレイン電極８５に至るものである。
＜実施の形態４＞
図９を参照して、本実施の形態のＭＯＳＦＥＴ１０４（半導体装置）においては、ウェル領域３１は、ドリフト層２０からなる離間領域２３によって互いに分離された複数のウェル領域３１ａおよび３１ｂを含む。ウェル領域３１ａにはオーミックコンタクト部７１が接続しており、ウェル領域３１ｂにはオーミックコンタクト部７２が接続している。すなわち、複数のウェル領域３１のうちオーミックコンタクト部７１がオーミック接続しているものと、オーミックコンタクト部７２がオーミック接続しているものとは異なっている。離間領域２３の幅は、耐圧を低下させないために、離間領域２１または２２の幅以下であることが好ましい。
本実施の形態においてＭＯＳＦＥＴ１０４の実使用時にウェル領域３１の電位がフローティングになることを避けるためには、ストレス電流の印加後、ソース電極８０と試験電極８１とを配線部８９によって短絡することが必要である。
なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、オーミックコンタクト部７２を有する試験電極８１と、オーミックコンタクト部７１を有するソース電極８０との間が、一のウェル領域によってつながることを避けることができる。これにより実施の形態３に近い効果が得られる。すなわち、試験電極８１からソース電極８０を経由してウェル領域３０へ流れるストレス電流が抑制され、よってストレス試験の時間を短縮することができる。
離間領域２３よりも活性領域Ｒ１に近い領域には、試験電極８１から加えられるストレス電流がほとんど流れない。このような領域に存在する欠陥の起点は、ストレス試験の結果に反映されにくい。これをなるべく避けるためには、離間領域２３をコンタクトホール９１になるべく近く配置することが好ましい。具体的には、離間領域２３を、コンタクトホール９２よりもコンタクトホール９１に近づけることが好ましい。
＜実施の形態５＞
図１０を参照して、本実施の形態のＭＯＳＦＥＴ１０５（半導体装置）においては、コンタクトホール９１および９２の間に、高濃度領域３６が形成されていない領域が存在する。言い換えれば、コンタクトホール９１および９２の間において高濃度領域３６に離間領域２４が設けられている。離間領域２４は、ウェル領域３１のうち高濃度領域３６以外の領域からなる。よって、ウェル領域３１において、離間領域２４は、高濃度領域３６が形成された領域に比して、より高いシート抵抗を有する。
つまりＭＯＳＦＥＴ１０５は、次のような構成を有する。一のウェル領域３１は、オーミックコンタクト部７１にオーミック接続された面Ｓ１（第１の面）と、オーミックコンタクト部７２にオーミック接続された面Ｓ２（第２の面）とを有する。このウェル領域３１が、面Ｓ１および面Ｓ２の間を隔てる面Ｓ３（第３の面）を有する。このウェル領域３１において面Ｓ３のシート抵抗は面Ｓ１および面Ｓ２の各々のシート抵抗よりも高い。
なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、オーミックコンタクト部７２を有する試験電極８１とオーミックコンタクト部７１を有するソース電極８０との電気的経路の間に、シート抵抗の高い面Ｓ３に沿った部分が設けられる。よって試験電極８１からソース電極８０を経由してウェル領域３０へストレス電流が漏れることを抑制することができる。よってストレス試験の時間を短縮することができる。
またソース電極８０および試験電極８１の間が一のウェル領域３１によってつながっているので、ソース電極８０および試験電極８１を短絡するための配線部８９を必ずしも付加しなくても、試験電極８１が接続された第２ウェルの電位がソース電極８０の電位から大きくずれることは避けられる。
なお離間領域２４よりも活性領域Ｒ１に近い領域には、試験電極８１から加えられるストレス電流が流れにくい。このような領域に存在する欠陥の起点は、ストレス試験の結果に反映されにくい。これをなるべく避けるためには、離間領域２４をコンタクトホール９１になるべく近く配置することが好ましい。具体的には、離間領域２４を、コンタクトホール９２よりもコンタクトホール９１に近づけることが好ましい。
＜実施の形態６＞
図１１および図１２を参照して、ＭＯＳＦＥＴ１０６（半導体装置）においては、ＭＯＳＦＥＴ１０１（図１）の場合と異なり、平面視においてゲート電極８２はソース電極８０および試験電極８１の間に位置している。この構成により、試験電極８１は、ゲート電極８２よりも活性領域Ｒ１から遠くに位置する部分を有する。
ＭＯＳＦＥＴ１０６の製造方法は、ＭＯＳＦＥＴ１０１の製造方法とほぼ同様である。相違点として、ゲート電極８２および試験電極８１の形成時のマスクレイアウトと、コンタクトホール９２および９５の形成時のマスクレイアウトとが変更されればよい。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても実施の形態１と同様の効果が得られる。
次に、図１３〜図１５のそれぞれを参照して、変形例のＭＯＳＦＥＴ１０６ａ〜１０６ｃ（半導体装置）について説明する。ＭＯＳＦＥＴ１０６ａにおいては、実施の形態３と同様にコンタクトホール９１が省略されており、実施の形態３と同様の効果が得られる。ＭＯＳＦＥＴ１０６ｂにおいては、実施の形態４と同様に離間領域２３が設けられており、実施の形態４と同様の効果が得られる。ＭＯＳＦＥＴ１０６ｃにおいては、実施の形態５と同様に離間領域２４が設けられており、実施の形態５と同様の効果が得られる。
なお本明細書では電気的に低抵抗での接続を「オーミック接続」と称し、それを実現するための構造を「オーミックコンタクト部」または「オーミック電極」と称する。「低抵抗での接続」とは、例えば、１００Ωｃｍ２以下の接触抵抗を有する接続を意味するものであり、電流・電圧特性として完全な線形性を有する狭義のオーミック特性が満たされる必要はない。
また上記各実施の形態においては第１導電型がｎ型とされかつ第２導電型がｐ型とされているが、反対に、第１導電型がｐ型とされかつ第２導電型がｎ型とされてもよい。この場合、電位の高低について前述した内容も反対となる。
また上記各実施の形態において、ショットキー電極７５およびソース電極８０が同じ材料で作られてもよい。この場合、ショットキー電極７５およびソース電極８０が一括して形成され得る。
また上記各実施の形態においては半導体装置としてＭＯＳＦＥＴについて説明したが、ゲート絶縁膜の材料として酸化物以外の材料が用いられてもよい。言い換えれば、半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また半導体装置はＭＩＳＦＥＴに限定されるものではなく、ユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタであればよい。ユニポーラ型トランジスタは、例えば、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
また上記各実施の形態においてはユニポーラ型トランジスタにＳＢＤが内蔵されているが、ＳＢＤ素子が内蔵されていなくても、ウェル領域３０の間においてドリフト層２０へユニポーラ通電が可能なダイオード特性をソース電極８０が有していればよい。具体的には、ＳＢＤを内蔵する代わりに、例えば、ゲートにオフ電位が与えられた状態でソースからドレインへの方向のみの通電を許容するチャネル特性を有するＦＥＴが用いられてもよい。
また上記各実施の形態においてはドリフト層２０の材料であるワイドバンドギャップ半導体として炭化珪素が用いられるが、他のワイドバンドギャップ半導体が用いられてもよい。炭化珪素に限らず、シリコンの再結合エネルギーよりも大きい再結合エネルギーを有するワイドギャップ半導体では、寄生ｐｎダイオードに順方向電流が流れた場合に結晶欠陥が生成することが考えられる。なおワイドバンドギャップ半導体は、例えば、シリコンのバンドギャップ（１．１２ｅＶ）の２倍程度のバンドギャップを有する半導体として定義される。
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
Ｒ１ 活性領域、Ｒ２ 終端領域、１０ 基板（半導体基板）、２０ ドリフト層、２１〜２４ 離間領域、３０ ウェル領域（第１ウェル領域）、３１ ウェル領域（第２ウェル領域）、３１ａ，３１ｂ ウェル領域、３５，３６ 高濃度領域、４０ ソース領域、５０ ゲート絶縁膜、５２ フィールド絶縁膜、５５ 層間絶縁膜、６０ ゲート電極部、７０ オーミックコンタクト部、７１ オーミックコンタクト部（第１オーミックコンタクト部）、７２ オーミックコンタクト部（第２オーミックコンタクト部）、７５ ショットキー電極、７９ オーミック電極、８０ ソース電極（第１電極）、８０ｗ，８１ｗ，８２ｗ 配線層、８１ 試験電極（第２電極）、８１Ｍ プローブ痕、８１Ｐ 電極パッド、８２ ゲート電極、８５ ドレイン電極、８９ 配線部、９０〜９２，９５ コンタクトホール、１０１〜１０６，１０６ａ〜１０６ｃ ＭＯＳＦＥＴ（半導体装置）。

Claims (14)

  1. 第１導電型を有する半導体基板と、
    前記半導体基板上に設けられ、ワイドバンドギャップ半導体から作られ、前記第１導電型を有するドリフト層と、
    前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、
    前記第１ウェル領域の各々の上に設けられ、前記第１ウェル領域によって前記ドリフト層から分離され、前記第１導電型を有するソース領域と、
    前記第１ウェル領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ソース領域に接し、前記第１ウェル領域の間の前記第１導電型の離間領域を介して前記ドリフト層へユニポーラ通電が可能なダイオード特性を有する第１電極と、
    前記ドリフト層上に設けられ、前記第１ウェル領域から分離して形成された、前記第２導電型を有する少なくとも１つの第２ウェル領域と、
    前記第２ウェル領域に接し、前記第１導電型の半導体領域と接していない、前記ゲート電極および前記第１電極から分離された、プローブ針を当てることができる大きさの第２電極と、
    前記半導体基板に電気的に接続された第３電極と、
    を備える、半導体装置。
  2. 前記第２電極は電極パッドを有する、請求項１に記載の半導体装置。
  3. 前記電極パッドはプローブ痕を有する、請求項２に記載の半導体装置。
  4. 前記第１電極および前記第２電極の上方において前記第１電極および前記第２電極を電気的に短絡する配線部をさらに備える、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１電極は前記第２ウェル領域とオーミック接続する第１オーミックコンタクト部を有し、
    前記第２電極は前記第２ウェル領域とオーミック接続する第２オーミックコンタクト部を有する、
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第２ウェル領域上に設けられ、前記ゲート絶縁膜よりも厚いフィールド絶縁膜をさらに備え、
    前記第１オーミックコンタクト部および第２オーミックコンタクト部の少なくともいずれかは、前記フィールド絶縁膜に設けられたコンタクトホール内に配置されている、請求項５に記載の半導体装置。
  7. 前記第２ウェル領域は互いに分離されて複数形成されており、前記複数の第２ウェル領域のうち前記第１オーミックコンタクト部がオーミック接続しているものと、前記複数の第２ウェル領域のうち前記第２オーミックコンタクト部がオーミック接続しているものとは異なっている、請求項５または６に記載の半導体装置。
  8. 前記少なくとも１つの第２ウェル領域は、前記第１オーミックコンタクト部にオーミック接続された第１の面と前記第２オーミックコンタクト部にオーミック接続された第２の面とを有する一のウェル領域を含み、前記一のウェル領域は前記第１の面および前記第２の面の間を隔てる第３の面を有し、前記一のウェル領域において前記第３の面のシート抵抗は前記第１の面および前記第２の面の各々のシート抵抗よりも高い、請求項５または６に記載の半導体装置。
  9. 前記ゲート電極は、ゲート絶縁膜上のゲート電極部と、ゲート電極部に接する配線層とを有しており、平面視において、前記第２電極は前記第１電極および前記配線層の間に位置する、請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記ゲート電極は、ゲート絶縁膜上のゲート電極部と、ゲート電極部に接する配線層とを有しており、平面視において、前記配線層は前記第１電極および前記第２電極の間に位置する、請求項１から８のいずれか１項に記載の半導体装置。
  11. 前記ワイドバンドギャップ半導体は炭化珪素である、請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記第１電極は、前記第１ウェル領域の間において前記ドリフト層に接するショットキー電極を含む、請求項１から１１のいずれか１項に記載の半導体装置。
  13. 第１導電型を有する半導体基板と、前記半導体基板上に設けられ、ワイドバンドギャップ半導体から作られ、前記第１導電型を有するドリフト層と、前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、前記第１ウェル領域の各々の上に設けられ、前記第１ウェル領域によって前記ドリフト層から分離され、前記第１導電型を有するソース領域と、前記第１ウェル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域に接し、前記第１ウェル領域の間の前記第１導電型の離間領域を介して前記ドリフト層へユニポーラ通電が可能なダイオード特性を有する第１電極と、前記ドリフト層上に設けられ、前記第１ウェル領域から分離して形成された、前記第２導電型を有する少なくとも１つの第２ウェル領域と、前記第２ウェル領域に接し、前記第１導電型の半導体領域と接していない、前記ゲート電極および前記第１電極から分離された第２電極と、前記半導体基板に電気的に接続された第３電極と、を形成する工程と、
    前記第２電極および前記第３電極の間に前記第１電極および前記第３電極の間の電圧よりも低い電圧を加えることによって、前記第２ウェル領域および前記ドリフト層によるｐｎ接合に順方向バイアスを与える工程と、
    を備える、半導体装置の製造方法。
  14. 前記順方向バイアスを与える工程の後に、前記第１電極および前記第２電極の間を短絡する工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
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