JP5692227B2 - 電力用半導体装置 - Google Patents

電力用半導体装置 Download PDF

Info

Publication number
JP5692227B2
JP5692227B2 JP2012522420A JP2012522420A JP5692227B2 JP 5692227 B2 JP5692227 B2 JP 5692227B2 JP 2012522420 A JP2012522420 A JP 2012522420A JP 2012522420 A JP2012522420 A JP 2012522420A JP 5692227 B2 JP5692227 B2 JP 5692227B2
Authority
JP
Japan
Prior art keywords
insulating film
well
well region
region
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012522420A
Other languages
English (en)
Other versions
JPWO2012001837A1 (ja
Inventor
史郎 日野
史郎 日野
三浦　成久
成久 三浦
中田　修平
修平 中田
大塚　健一
健一 大塚
昭裕 渡辺
昭裕 渡辺
古川　彰彦
彰彦 古川
中尾　之泰
之泰 中尾
昌之 今泉
昌之 今泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=45401589&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP5692227(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2012522420A priority Critical patent/JP5692227B2/ja
Publication of JPWO2012001837A1 publication Critical patent/JPWO2012001837A1/ja
Application granted granted Critical
Publication of JP5692227B2 publication Critical patent/JP5692227B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、炭化珪素半導体装置などの電力用半導体装置に関する。
特許文献１に記載の電力用縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）とダイオードで構成される電力用半導体装置は、同文献の図１及び図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部、すなわち、ゲートパッド部と隣接された領域にダイオードが少なくとも一列に配置されている。このようなダイオードの各々は、ＭＯＳＦＥＴがオン状態からオフ状態へスイッチングする際に、同文献の図２に示されるＰウェル及びＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、同文献の上記の構造は、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、同文献の図３に示される寄生トランジスタがオンするのを防止することができる。
ここで、同文献の上記構造においては、その図２に示されている様に、ＭＯＳＦＥＴのＰウェルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
特開平５−１９８８１６号公報（図１〜図３）
本発明が解決すべき問題点を、特許文献１の図２に基づき以下に説明する。
特許文献１に記載の電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。このドレイン電圧の上昇により、オフ状態時になるとＰウェルとＮ-ドレイン層との間にできる空乏層容量を介して、ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する。この変位電流は、ＰウェルまたはＰウェルと同様にＰ型の領域がＮ-ドレイン層中に設けられている箇所であれば、ＭＯＳＦＥＴのＰウェルにだけでなくダイオードにも発生する。
このようにして発生した変位電流は、ドレイン電極側に発生したものはそのままドレイン電極に流れるが、ソース電極側に発生したものは、ＰウェルまたはＰ型の領域を経由してソース電極にまで流れる。
特許文献１に示されるような電力用半導体装置の場合、その従来例の説明に記載されているようにソース電極とフィールドプレートとは電気的に接続されているので、例えば図２（Ｃ）に示される断面において、ゲートパッド下のＰウェルに内に流れ込んだ変位電流は、ゲートパッド下のＰウェル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れ、フィールドプレートを介してソース電極に流入する。
ここで、ＭＯＳＦＥＴセルのＰウェルとダイオードセルのＰウェルの面積に対してゲートパッド下のＰウェルの面積は非常に大きいので、ゲートパッド下のＰウェルに変位電流が流れると、面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために、Ｐウェル内に無視し得ない値の電圧が発生する。その結果、Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位が発生することになる。
この電位は、変位電流が大きくなる程大きくなり、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
このようなＭＯＳＦＥＴを備えた電力用半導体装置において、ＭＯＳＦＥＴのゲート絶縁膜がＰウェルとゲート電極とに挟まれている箇所で、ＭＯＳＦＥＴをオン状態からオフ状態へスイッチングした直後にゲート電極の電圧が０Ｖ付近になったときに、前述のようにＰウェルに高い電圧が発生し、その高電圧による高電界によってゲート絶縁膜が破壊される場合があった。
この発明は、このような問題を解決するためになされたもので、高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において、スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる、信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とする。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし、直線ＰＱ上で前記ウェルコンタクトホールから前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ）までの距離をｘＲとして、ｄｏｘを前記ゲート絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧とするとき、
Figure 0005692227
 のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素半導体材料で構成されていることを特徴とするものである。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で、Ｐ’Ｑ’間の距離をｘＰ’とし、前記ウェルコンタクトホールの位置（Ｑ’）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ’）までの距離をｘＲ’として、ｄｏｘを前記ゲート絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧とするとき、
Figure 0005692227
 のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素半導体材料で構成されていることを特徴とするものである。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし、直線ＰＱ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールから最も離れた位置に前記ゲート電極がある位置（Ｓ）と前記ウェルコンタクトホールとの距離をｘＳとして、ｄＦＬを前記フィールド絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態のドレイン電圧とするとき、
Figure 0005692227
 のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素半導体材料で構成されていることを特徴とするものである。
本発明の電力用半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第２の主面に設けられたドレイン電極とを備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で、Ｐ’Ｑ’間の距離をｘＰ’とし、前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ’）から最も離れた位置に前記ゲート電極がある位置（Ｓ’）までの距離をｘＳ’とし、ｄＦＬを前記フィールド絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態のドレイン電圧とするとき、
Figure 0005692227
 のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素材料で構成されていることを特徴とするものである。
本発明の電力用半導体装置によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜およびフィールド絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜またはフィールド絶縁膜が絶縁破壊することを抑制でき、より信頼性の高い電力用半導体装置を提供することができる。
この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態１における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態１における電力用半導体装置の一部の断面を模式的に表す断面図である。 この発明の実施の形態２における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態２における電力用半導体装置を模式的に表す平面図である。 この発明の実施の形態２における電力用半導体装置の一部の断面を模式的に表す断面図である。
実施の形態１．
本発明の実施の形態１においては、電力用半導体装置の一例として縦型のｎ型チャネル炭化珪素ＭＯＳＦＥＴを主としたものを用いて説明する。また、下記各実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、半導体の導電型については、その逆であっても構わない。
図１は、本発明の実施の形態１の電力用半導体装置である炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置を上面から模式的に見た平面図である。図１において、電力用半導体装置の上面の中央部には、ソースパッド１０が設けられている。ソースパッド１０を上面から見た一方の側には、ゲートパッド１１が設けられている。また、ゲートパッド１１から延伸してソースパッド１０を取り囲むように、ゲート配線１２が設けられている。
ソースパッド１０は、ソースパッド１０の下部に複数設けられたＭＯＳＦＥＴのユニットセルのソース電極に電気的に接続されたものであり、ゲートパッド１１およびゲート配線１２は、ユニットセルのゲート電極に電気的に接続され、外部の制御回路から供給されたゲート電圧をゲート電極に印加するものである。
図２は、図１に示した本実施の形態における電力用半導体装置のソースパッド１０、ゲートパッド１１などの層より下部の層を上部から透視した平面図である。図２において、図１に示したソースパッド１０の周囲の下部には、層間絶縁膜（図示せず）およびその下のゲート絶縁膜（図示せず）を貫通して、ウェルコンタクトホール６２が形成されている。ウェルコンタクトホール６２の下部の炭化珪素で構成された層には、ｐ型炭化珪素の第２ウェル領域４２が形成されている。また、第２ウェル領域４２の外側には、所定の間隔をおいてｎ型炭化珪素のフィールドストッパー領域８１が形成されている。
図２の平面図において、ウェルコンタクトホール６２および第２ウェル領域４２で囲まれた内側には、前述のユニットセルが多数設けられたセル領域が設けられている。セル領域には、層間絶縁膜に形成された複数のソースコンタクトホール６１およびそれぞれの下部のｐ型炭化珪素の第１ウェル領域４１が形成されている。
また、第２ウェル領域４２の上部の一部には、ゲート絶縁膜またはフィールド絶縁膜を介して、ゲート電極（図示せず）が形成されており、ゲートパッド１１、ゲート配線１２とゲート電極とを電気的に接続する孔であるゲートコンタクトホール６４が、層間絶縁膜を貫通して形成されている。
図３および図４は、それぞれ、図２の平面図のＡ−Ａ部分の断面、Ｂ−Ｂ部分の断面を模式的に表した本実施の形態における電力用半導体装置の断面模式図である。
図３および図４において、ｎ型で低抵抗の炭化珪素で構成される半導体基板２０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。図２で説明したゲートパッド１１およびゲート配線１２が設けられている領域にほぼ対応する位置のドリフト層２１の表層部には、ｐ型の炭化珪素で構成される第２ウェル領域４２が設けられている。
図３の第２ウェル領域４２の両側、図４の第２ウェル領域４２の右側（図２において第２ウェル領域４２に取り囲まれた内側）のドリフト層２１の表層部には、第２ウェル領域４２から少なくとも所定の間隔を置いて、ｐ型の炭化珪素で構成された第１ウェル領域４１が複数設けられている。第１ウェル領域４１などが形成された領域が、図２で説明したセル領域に対応する。
第１ウェル領域４１のそれぞれの表層部には、第１ウェル領域４１の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域８０が形成されている。また、第１ウェル領域４１のソース領域８０で囲まれた内部の表層部には、炭化珪素で構成される、低抵抗ｐ型のウェルコンタクト領域４６が設けられている。また、第２ウェル領域４２の表層部のウェルコンタクトホール６２の下部には、炭化珪素で構成される、低抵抗ｐ型のウェルコンタクト領域４７が設けられている。
図４の第２ウェル領域４２の左側（図２の外側）のドリフト層２１の表層部には、所定の間隔をおいて、炭化珪素で構成される、ｎ型のフィールドストッパー領域８１が形成されている。
第１ウェル領域４１、第２ウェル領域４２、ソース領域８０、ウェルコンタクト領域４６、４７、およびフィールドストッパー領域８１が形成されたドリフト層２１の上に接して、二酸化珪素で構成されるゲート絶縁膜３０、または、二酸化珪素で構成されるフィールド絶縁膜３１が形成されている。ゲート絶縁膜３０が形成されているのは、セル領域である第１ウェル領域４１およびその周囲の上部と、第２ウェル領域４２の上部の第１ウェル領域４１側であり、フィールド絶縁膜３１が形成されているのは、第２ウェル領域４２の上部の第１ウェル領域４１側とは反対側（図３の内側、図４の左側、図２の外側）である。本実施の形態の電力用半導体装置においては、ゲート絶縁膜３０とフィールド絶縁膜３１との境界であるゲート絶縁膜フィールド絶縁膜境界３３は、第２ウェル領域４２の上部に形成されている。
ゲート絶縁膜３０およびフィールド絶縁膜３１の上部の一部には、ゲート絶縁膜３０、フィールド絶縁膜３１に接して、ゲート電極５０が形成されている。ゲート電極５０は、第１ウェル領域４１の外周の上のゲート絶縁膜３０の上などに設けられ、ゲート絶縁膜３０上の部分からフィールド絶縁膜３１上の部分まで電気的に接続されている。また、ゲート電極５０は、フィールド絶縁膜３１上で、フィールド絶縁膜３１上に形成された層間絶縁膜３２を貫通して形成されたゲートコンタクトホール６４によってゲートパッド１１またはゲート配線１２と接続されている。
第１ウェル領域４１内のソース領域８０およびウェルコンタクト領域４６の上部には、層間絶縁膜３２およびゲート絶縁膜３０を貫通して設けられたソースコンタクトホール６１が設けられている。また、第２ウェル領域４２のウェルコンタクト領域４７の上部には、層間絶縁膜３２を含む絶縁膜を貫通して設けられたウェルコンタクトホール６２が設けられている。ウェルコンタクトホール６２は、層間絶縁膜３２およびゲート絶縁膜３０を貫通して設けられている。
第１ウェル領域４１、第２ウェル領域４２は、オーミック電極７１をそれぞれ間に介して、ソースコンタクトホール６１およびウェルコンタクトホール６２内のソースパッド１０により互いに電気的に接続されている。
また、半導体基板２０の裏面側には、裏面オーミック電極７２を介してドレイン電極１３が形成されている。
本実施の形態の電力用半導体装置の特徴的な寸法については後で詳しく説明する。
次に、図５、図６を用いて、本実施の形態の電力用半導体装置の製造方法を説明する。図５および図６は、本実施の形態の電力用半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表した断面図であり、図５および図６において、それぞれ、（ａ）は図２のＡ−Ａ断面部、（ｂ）は図２のＢ−Ｂ断面部の断面図に対応する。
以下、本実施の形態の電力用半導体装置の製造方法を順を追って説明する。
まず、ｎ型で低抵抗の炭化珪素の半導体基板２０上の表面（第１の主面）上に化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により１×１０13ｃｍ-3〜１×１０18ｃｍ-3のｎ型の不純物濃度、４〜２００μｍの厚さの炭化珪素で構成されるドリフト層２１をエピタキシャル成長する。炭化珪素の半導体基板２０は、第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有しｃ軸方向に対して８°以下に傾斜されているものを用いたが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。
つづいて、図５に示すように、ドリフト層２１の表層の所定の位置に、イオン注入法により、ｐ型の第１ウェル領域４１、ｐ型の第２ウェル領域４２、ｎ型のソース領域８０、ｎ型のフィールドストッパー領域８１、および、ｐ型のウェルコンタクト領域４６、４７を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニューム）またはＢ（硼素）が好適であり、イオン注入するｎ型不純物としては、Ｎ（窒素）またはＰ（燐）が好適である。また、イオン注入時の半導体基板２０の加熱は、積極的に行なわなくてもよいし、２００〜８００℃で加熱を行なってもよい。
第１ウェル領域４１、第２ウェル領域４２の各々の深さは、エピタキシャル成長層であるドリフト層２１の底面より深くならないように設定する必要があり、例えば、０．３〜２μｍの範囲の値とする。また、第１ウェル領域４１、第２ウェル領域４２の各々のｐ型不純物濃度は、ドリフト層２１の不純物濃度より高く、かつ、１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。
ソース領域８０の深さについては、その底面が第１ウェル領域４１の底面を越えないように設定し、そのｎ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定される。フィールドストッパー領域８１については、ソース領域８０と同様の条件で形成すればよい。
ただし、ドリフト層２１の最表面近傍に限っては、ＭＯＳＦＥＴのチャネル領域における導電性を高めるために、第１ウェル領域４１、第２ウェル領域４２の各々のｐ型不純物濃度がドリフト層２１のｎ型不純物濃度より低くなってもよい。
ウェルコンタクト領域４６、４７については、オーミック電極７１を間に挟んでそれぞれ、第１ウェル領域４１および第２ウェル領域４２とソースパッド１０との良好な電気的接触を得るために設けるもので、第１ウェル領域４１および第２ウェル領域４２のｐ型不純物濃度より高濃度の不純物濃度に設定することが望ましい。また、これら高濃度の不純物をイオン注入する際には、ウェルコンタクト領域４６、４７を低抵抗化する上で、半導体基板２０を１５０℃以上に加熱してイオン注入することが望ましい。
つづいて、アルゴン（Ａｒ）ガスまたは窒素ガスなどの不活性ガス雰囲気中、または、真空中で、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の時間のアニールを行ない、イオン注入された不純物を電気的に活性化させる。このアニールを行なう際に、半導体基板２０およびこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。
次に、上記のようにイオン注入されたドリフト層２１の表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層２１の表面変質層を除去して清浄な面を露出させる。つづいて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、上述のセル領域にほぼ対応した位置以外の領域にフィールド絶縁膜３１と呼ぶ膜厚が０．５〜２μｍ程度の二酸化珪素膜を形成する。このとき、例えば、フィールド絶縁膜３１を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜３１をフォトリソグラフィー技術、エッチングなどで除去すればよい。
つづいて、セル領域を中心とする領域に、熱酸化法または堆積法を用いて、フィールド絶縁膜３１より厚さが小さく、例えば、厚さがフィールド絶縁膜３１の１／１０程度の二酸化珪素膜で構成されるゲート絶縁膜３０を形成する。
ゲート絶縁膜３０の膜厚としては、３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。
つづいて、図６にその断面図を示すように、ゲート絶縁膜３０およびフィールド絶縁膜３１の上に、ＣＶＤ法、フォトリソグラフィー技術などを用いて、所定の箇所に多結晶シリコン材料のゲート電極５０を形成する。このゲート電極５０に用いられる多結晶シリコンは、ＰやＢが含まれて低抵抗であることが望ましい。ＰやＢは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。また、ゲート電極５０は、多結晶シリコンと金属との多層膜、または、多結晶シリコンと金属シリサイドとの多層膜であってもよい。
なお、ゲート電極５０の最外端面は、フィールド絶縁膜３１上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜３０の品質劣化を防ぐことができる。
次に、ゲート電極５０などの上に、ＣＶＤ法などの堆積法により二酸化珪素膜で構成される層間絶縁膜３２を形成する。つづいて、フォトリソグラフィー技術、ドライエッチング技術を用いて、ソースコンタクトホール６１、ウェルコンタクトホール６２となる箇所の層間絶縁膜３２を除去する。
つづいて、スパッタ法などによるＮｉを主成分とする金属膜の形成につづいて６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。次に、反応してできたシリサイド以外の層間絶縁膜３２上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
このようにしてソースコンタクトホール６１、ウェルコンタクトホール６２内に形成されたシリサイドは、図３、図４に示したオーミック電極７１となり、ソース領域８０などのｎ型の炭化珪素領域と、第１ウェル領域４１などのｐ型の炭化珪素領域の両方に対してオーミック接続する。
さらに、フォトリソグラフィー技術、ドライエッチング技術を用いて、ゲートコンタクトホール６４となる箇所の層間絶縁膜３２を除去する。つづいて、半導体基板２０の裏面（第２の主面）にＮｉを主成分とする金属を形成、熱処理することにより、半導体基板２０の裏側に裏面オーミック電極７２を形成する。
その後、ここまで処理してきた半導体基板２０の表面にスパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースパッド１０、ゲートパッド１１およびゲート配線１２を形成する。さらに、基板の裏面の裏面オーミック電極７２の表面上に金属膜を形成することによりドレイン電極１３を形成し、図３、図４にその断面図を示した電力用半導体装置が完成する。
次に、本実施の形態の電力用半導体装置の動作について説明する。
まず、本実施の形態の電力用半導体装置を電気回路的に見た構成を説明しておく。本実施の形態の電力用半導体装置において、ウェルコンタクトホール６２によってソースパッド１０に接続された第２導電型（本実施の形態ではｐ型）の第２ウェル領域４２と、半導体基板２０と裏面オーミック電極７２とを介してドレイン電極１３に接続された第１導電型（本実施の形態ではｎ型）のドリフト層２１との間に、ダイオードが形成されている。また、第１導電型のソース領域８０と第１導電型のドリフト層２１との間にある第２導電型の第１ウェル領域４１でゲート絶縁膜３０に接した領域（チャネル領域）の導通をゲート絶縁膜３０上のゲート電極５０の電圧により制御でき、これらが縦型のＭＯＳＦＥＴを構成する。本実施の形態の電力用半導体装置においては、ＭＯＳＦＥＴ（本実施の形態ではｎ型ＭＯＳＦＥＴ）のソースとゲートとがｐｎダイオードの第２導電型の電極と、また、ＭＯＳＦＥＴのドレインがｐｎダイオードの第１導電型の電極と、それぞれ一体になっており、ＭＯＳＦＥＴのソースとドレインとの間にダイオードが並列に接続されている構成となっている。
つづいて、図７を用いて動作について説明する。図７の（ａ）、（ｂ）はそれぞれ図３、図４に対応する本実施の形態の電力用半導体装置の断面模式図であり、図中の矢印は電流の流れを示す。
本実施の形態の電力用半導体装置において、ＭＯＳＦＥＴのゲート（本実施の形態においてはゲートパッド１１）に印加する電圧を、ＭＯＳＦＥＴがオン状態からオフ状態にスイッチングするように変化させたとき、ＭＯＳＦＥＴのドレイン（本実施の形態においてはドレイン電極１３）の電圧が急激に上昇し、略０Ｖから数百Ｖにまで変化する。そうすると、ｐ型の第１ウェル領域４１、第２ウェル領域４２、ｎ型のドリフト層２１との間のそれぞれに発生する寄生容量を介して、図７に示すように、変位電流がｐ型、ｎ型の両方の領域に流れる。ｐ型の領域では、図７の実線矢印で模式的に示すように、ｐ型の第１ウェル領域４１、第２ウェル領域４２などから、オーミック電極７１を経てソースパッド１０に向けて変位電流が流れる。ｎ型の領域では、図７の破線矢印で模式的に示すように、ｎ型のドリフト層２１から半導体基板２０、裏面オーミック電極７２を経てドレイン電極１３に向けて変位電流が流れる。
これらの変位電流により、変位電流が流れる領域の抵抗値、および、変位電流の値、で決まる電圧が発生するが、第１ウェル領域４１の面積は大きくないため、その領域の抵抗値も大きくなく、発生する電圧もある程度の値に留まる。これに対して、第２ウェル領域４２は、面積が大きいため、面積に相応した大きな電流が流れる。このように、第２ウェル領域４２からウェルコンタクト領域４８、ウェルコンタクトホール６２のオーミック電極７１を経由してソースパッド１０にまで大きな電流値の変位電流が流れるとき、コンタクトホール近傍の接触抵抗をも含む電流経路の抵抗値が比較的大きいため、電流経路で発生する電圧が大きな値となる。この電流経路で発生する電圧は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程大きくなる。
このような大きな電圧が発生する箇所（ウェル領域）の上にゲート絶縁膜３０やフィールド絶縁膜３１を介してゲート電極５０が形成されていると、ＭＯＳＦＥＴをオフ状態にして電圧が略０Ｖになっているゲート電極５０と大きな電圧が発生する箇所（ウェル領域）との間の絶縁膜に高電界が印加され、絶縁膜が絶縁破壊する場合がある。
本発明の本実施の形態の電力用半導体装置においては、ゲート電極５０と対向した箇所（ウェル領域）に発生する電圧を所定の値以内に制御することによって、絶縁膜が絶縁破壊することを抑制できる。
以下、ゲート電極５０と対向した箇所（ウェル領域）に発生する電圧、および、その電圧によってゲート絶縁膜３０およびフィールド絶縁膜３１に印加される電界を求める。
本発明の本実施の形態の電力用半導体装置のｎ型のドリフト層２１とｐ型の第２ウェル領域４２との間に形成されるｐｎ接合には、ソースパッド１０とドレイン電極１３との間の電圧により空乏層が形成される場合があり、この空乏層の電荷密度はソースパッド１０とドレイン電極１３との電位差で決まる。ソースパッド１０の電圧は通常０Ｖであるので、ドレイン電極１３の電圧（ドレイン電圧ＶＤ）がそのままソースパッド１０とドレイン電極１３との電位差になる。
ドレイン電極１３にソースパッド１０に対してプラスの電圧が印加されドリフト層２１と第２ウェル領域４２との間のｐｎ接合に空乏層が形成されるとき、ｎ型のドリフト層２１およびｐ型の第２ウェル領域４２にそれぞれ発生する空乏電荷密度の絶対値ＱＤは、以下の式で与えられる。
Figure 0005692227
ここで、ε０は真空の誘電率、εｓはドリフト層２１の比誘電率、ｑは素電荷、ＮＤはドリフト層２１の実効第１導電型不純物濃度（ドリフト層２１がｎ型の場合はドナー濃度からアクセプタ濃度を差し引いた量）、Φｂｉはｐｎ接合の拡散電位であり、第２ウェル領域４２の不純物濃度ＮＡがドリフト層２１の不純物濃度ＮＤより十分に高いものとする。
本実施の形態の電力用半導体装置であるＭＯＳＦＥＴがオン状態からオフ状態に切り替わるとき、ドレイン電極１３の電圧（ドレイン電圧ＶＤ）がオン状態のドレイン電圧ＶＯＮからオフ状態のドレイン電圧ＶＯＦＦに増加し、これに伴い空乏電荷密度ＱＤも増加する。電力用半導体装置がオン状態からオフ状態に切り替わる時間をｔとすると、オン状態からオフ状態に切り替わる間の空乏電荷密度の時間変化率ｄＱＤ／ｄｔは、以下の式で示される。
Figure 0005692227
ここで、ΦｂｉおよびＶＯＮは高々数Ｖであるのに対し、ＶＯＦＦは数百Ｖ以上であることから、ＶＯＦＦ≫ＶＯＮ，ＶＯＦＦ≫Φｂｉの関係が成り立ち、数２は以下の式のように精度よく近似できる。
Figure 0005692227
この空乏電荷密度の変化を補うために、第２ウェル領域４２では同じ電荷密度のホールが発生し、発生した箇所から最も近いオーミック電極７１を経由してソースパッド１０に移動することで変位電流が流れる。この電流経路のうち、第２ウェル領域４２では、図７で示したように至るところでホールが発生し、同一のオーミック電極７１（ウェルコンタクトホール６２）に向かって移動する。
ここで、第２ウェル領域４２において、オーミック電極７１（ウェルコンタクトホール６２）までの距離が最も大きい点のウェハ平面内での位置をＰ、位置Ｐから最も近いオーミック電極７１（ウェルコンタクトホール６２）のウェハ平面内での位置をＱとし、直線ＰＱ間に発生する電流と電位を求めることにする。なお、正確には、点Ｑはウェハ平面内に一辺数μｍ程度の大きさで形成されるオーミック電極７１（ウェルコンタクトホール６２）のうち位置Ｐまでの距離が最も近い位置とする。また、位置Ｑをｘ＝０、位置Ｐをｘ＝ｘＰとする電流経路に平行なｘ軸を定義する。
直線ＰＱ上の位置ｘ１（但し、０≦ｘ１≦ｘＰ）における電流の大きさＩＨ（ｘ１）は、ｘ１≦ｘ≦ｘＰの範囲において時間当たりに発生するホールの量に等しいため、以下の式で表すことができる。
Figure 0005692227
座標ｘ＝０の位置と座標ｘ＝ｘ１の位置との電位差は、０≦ｘ≦ｘ１の範囲において、電流の大きさＩＨ（ｘ１）と第２ウェル領域４２のシート抵抗ＲＳＨの積を積分することで求めることができる。また、位置Ｑのオーミック電極７１（ウェルコンタクトホール６２）はソースパッド１０に接続されているため、座標ｘ＝０における電圧は０Ｖである。
従って、座標ｘ＝ｘ２における電位ＶＨ（ｘ２）は、以下の式で表すことができる。
Figure 0005692227
ここで、ｘ２は０≦ｘ２≦ｘＰを満たす任意の値であるため、直線ＰＱ上において、位置Ｑから距離ｘだけ離れた位置の電圧ＶＨ（ｘ）は、下記数６で表すことができる。
Figure 0005692227
ＭＯＳＦＥＴがオン状態からオフ状態に変化し、ドレイン電極２１の電圧ＶＤが時間ｔの間にＶｏｎ（略０Ｖ）からＶｏｆｆに変化する間に、第２ウェル領域４２の直線ＰＱ上の点では、数６で与えられる電圧が発生する。ここで、第２ウェル領域４２の上にゲート電極５０がある場合、間に挟まれるゲート絶縁膜３０、フィールド絶縁膜３１には、ＶＨ（ｘ）で与えられる電圧が印加される。この電圧はｘが大きくなるほど、すなわち位置Ｑからの距離が大きくなるほど大きくなる。
次に、ゲート絶縁膜３０に印加される電界、および、フィールド絶縁膜３１に印加される電界をそれぞれ計算する。
まず、ゲート絶縁膜３０に印加される電界を計算する。
直線ＰＱ上で、位置Ｑから見て膜厚がｄＦＬのフィールド絶縁膜３１を介してゲート電極５０がある領域は、膜厚がｄＯＸのゲート絶縁膜３０を介してゲート電極５０がある領域より遠くにあるため、フィールド絶縁膜３１にはゲート絶縁膜３０より高い電圧が印加されるが、フィールド絶縁膜３１はゲート絶縁膜３０に対して厚く設計することができるため、フィールド絶縁膜３１に印加される電界強度を小さくすることができる。一方、ゲート絶縁膜３０は、オン時の抵抗を低減する目的からその膜厚を極端な厚膜化することが困難なため、高電界が発生しやすい。すなわち、位置Ｐと位置Ｑを結ぶ直線上で、ゲート絶縁膜３０に最も電界強度の大きな電界が発生する位置は、ゲート絶縁膜フィールド絶縁膜境界３３の位置である。この位置で発生する最大電界強度ＥＨ２ｍａｘは、直線ＰＱ上で、位置Ｑからゲート絶縁膜フィールド絶縁膜境界３３の距離をｘＲ、ゲート絶縁膜の膜厚をｄｏｘとしたとき、以下の式で表される。
Figure 0005692227
したがって、ゲート絶縁膜に印加する電界強度をＥｍａｘ以下にするためには、下記数８の不等式を満たす必要がある。
Figure 0005692227
数８の不等式を満たすためのｘＲの範囲をｘＲ＜ｘｐの範囲で解くと、
Figure 0005692227
となる。
このように、第２ウェル領域４２の内、オーミック電極７１（ウェルコンタクトホール６２）までの距離が最も大きい点のウェハ平面内での位置（位置Ｐ）と位置Ｐまでの距離が最も近いオーミック電極７１（ウェルコンタクトホール６２）の位置（位置Ｑ）を結ぶ直線ＰＱ上で、位置Ｑからゲート絶縁膜フィールド絶縁膜境界３３の距離ｘＲが数９を満たすように設定することにより、ゲート絶縁膜３０に印加される電界を所定の値以下にできる。例えば、Ｅｍａｘを１０ＭＶ／ｃｍとするとゲート絶縁膜３０に印加される電界を１０ＭＶ／ｃｍ以下にでき、信頼性の高い電力用半導体装置を得ることができる。また、Ｅｍａｘを３ＭＶ／ｃｍとするとより信頼性の高い電力用半導体装置を得ることができる。
次に、フィールド絶縁膜３１に印加される電界を計算する。
直線ＰＱ上で、位置Ｑから見て膜厚がｄＦＬのフィールド絶縁膜３１を介してゲート電極５０がある領域は、膜厚がｄＯＸのゲート絶縁膜３０を介してゲート電極５０がある領域より遠くにあるため、フィールド絶縁膜３１にはゲート絶縁膜３０より高い電圧が印加される。
ここで、フィールド絶縁膜３１に最も大きな電界強度の電界が印加される位置は、前述の直線ＰＱ上において、ゲート電極５０が存在する位置のうち、位置Ｑから最も遠い位置である。この位置を位置Ｓと定義する。直線ＰＱ上の位置Ｓを図９に示す。図９は、本実施の形態の電力用半導体装置の断面模式図である。
直線ＰＱ上で、位置Ｑからゲート絶縁膜フィールド絶縁膜境界３３の距離をｘＲ、位置Ｑから位置Ｓまでの距離をｘＳ、フィールド絶縁膜３１の膜厚をｄＦＬとするとき、ｘ≧ｘＲの位置のフィールド絶縁膜３１に印加される電界ＥＦ（ｘ）は、下記数１０で表すことができる。
Figure 0005692227
電界ＥＨ（ｘ）が最大の値をとるのは、ｘ＝ｘＳのときであるので、電界ＥＦの最大値は、次の式で表すことができる。
Figure 0005692227
したがって、フィールド絶縁膜３１に印加する電界強度をＥｍａｘ以下に抑制するためには、Ｅｍａｘ≧ＥＦ（ｘＳ）とし、
Figure 0005692227
とすればよい。
このように、第２ウェル領域４２の内、オーミック電極７１（ウェルコンタクトホール６２）までの距離が最も大きい点のウェハ平面内での位置（位置Ｐ）と位置Ｐまでの距離が最も近いオーミック電極７１（ウェルコンタクトホール６２）の位置（位置Ｑ）を結ぶ直線ＰＱ上で、位置Ｑから位置Ｐまでの距離ｘｐと位置Ｑから位置Ｓまでの距離ｘＳとが数１２の関係を満たすように設定することにより、フィールド絶縁膜３１に印加される電界を所定の値以下にできる。例えば、Ｅｍａｘを３ＭＶ／ｃｍとするとフィールド絶縁膜３１に印加される電界を３ＭＶ／ｃｍ以下にでき、信頼性の高い電力用半導体装置を得ることができる。
なお、ゲート絶縁膜３０やフィールド絶縁膜３１には一般的に二酸化珪素が用いられ、その絶縁破壊電界強度は１０ＭＶ／ｃｍである。数９および数１２においてＥｍａｘ＝１０ＭＶ／ｃｍとしたときに、数９を満たす範囲のｘＲを選ぶことで、ゲート絶縁膜３０の破壊を防ぐことができ、Ｅｍａｘ＝１０ＭＶ／ｃｍとしたときに、数１２を満たす範囲のフィールド絶縁膜３１の膜厚ｄＦＬを選ぶことで、フィールド絶縁膜３１の破壊を防ぐことができる。ゲート絶縁膜３０やフィールド絶縁膜３１が二酸化珪素である場合であっても、ゲート絶縁膜３０やフィールド絶縁膜３１が１０ＭＶ／ｃｍより低いことがより望ましく、Ｅｍａｘ＝３ＭＶ／ｃｍとした方が、より信頼性の高い電力用半導体装置を得ることができる。
次に、ＣＶＤ法で形成される層間絶縁膜３２の膜厚の影響について検討する。
ＣＶＤ法で形成される層間絶縁膜３２は、フィールド絶縁膜３１の上部に堆積される膜厚におおよそ等しい膜厚分だけ、フィールド絶縁膜３１の側面にも堆積される。そのため、ゲート絶縁膜フィールド絶縁膜境界３３から、ゲート絶縁膜３０側に、層間絶縁膜３２の膜厚に等しい距離の範囲においては、層間絶縁膜３２のウェハ垂直方向の膜厚が厚くなる。
ウェルコンタクトホール６２は、層間絶縁膜３２を貫通して形成されるが、ウェルコンタクトホール６２とゲート絶縁膜フィールド絶縁膜境界３３の距離が、層間絶縁膜３１の膜厚よりも大きい範囲では、ウェルコンタクトホール６２を形成する際に、エッチングする層間絶縁膜３２の膜厚が、ウェルコンタクトホール６２のホール内で均一になるため、アンダーエッチ、オーバーエッチが生じにくく、プロセスが容易になる。
なお、本実施の形態の電力用半導体装置において、「第２ウェル領域４２において、第２ウェル領域４２に接続されたウェルコンタクトホール６２からの距離が最も遠い位置」は、図８に示すように第２ウェル領域４２の最外周で、第２ウェル領域４２の中心と最も近い位置となる位置Ｐ１であり、位置Ｐ１から最も近いウェルコンタクトホール６２は図８に示す位置Ｑ１となる。
ここまでは、直線ＰＱ上の位置についてのみ説明してきたが、電力用半導体装置全体に対しては、第２ウェル領域４２の最外周の各位置（第１ウェル領域から遠い側の第２ウェル領域の外周の各位置）Ｐ’から最近接のウェルコンタクトホール６２の位置Ｑ’を結ぶ直線上で、Ｐ’Ｑ’間の距離をｘＰ’とし、ウェルコンタクトホールの位置（Ｑ’）からゲート絶縁膜フィールド絶縁膜境界３３（Ｒ’）までの距離をｘＲ’、ウェルコンタクトホール６２の位置（Ｑ’）から最も離れた位置にゲート電極５０がある位置（Ｓ’）までの距離をｘＳ’として、数９、数１２の関係を満たすようにすればよい。
本実施の形態の電力用半導体装置においては、Ｅｍａｘを１０ＭＶ／ｃｍとし、第２ウェル領域の内ウェルコンタクトホールまでの距離が最も大きい点からウェルコンタクトホールの位置までの距離ｘＰを数９で規定する値にしているので、ゲート絶縁膜３０に印加される電界を１０ＭＶ／ｃｍ以下にでき、ゲート絶縁膜３０の破壊が生じない信頼性の高い電力用半導体装置を得ることができる。
また、Ｅｍａｘを１０ＭＶ／ｃｍとし、第２ウェル領域４２の内ウェルコンタクトホール６２までの距離が最も大きい点からウェルコンタクトホール６２の位置までの距離ｘＰ、フィールド絶縁膜３１上でウェルコンタクトホール６２から最も離れた位置にゲート電極５０がある位置と前記ウェルコンタクトホール６２との距離ｘＳとを数１２で規定する値にしているので、フィールド絶縁膜３１に印加される電界を１０ＭＶ／ｃｍ以下にでき、フィールド絶縁膜３１の破壊が生じない信頼性の高い電力用半導体装置を得ることができる。
ここで、あらためて、炭化珪素などのワイドバンドギャップ半導体材料を用いたＭＯＳＦＥＴを高速駆動、すなわち、高ｄＶ／ｄｔで駆動することについて説明しておく。
従来のＳｉ（シリコン）を用いたユニポーラ素子であるＳｉ−ＭＯＳＦＥＴにおいては、動作速度としては２０Ｖ／ｎｓｅｃ以上と比較的高速で動作させているが、１ｋＶ前後からそれ以上の高い電圧で動作させると導通損失が非常に大きくなることから、その動作電圧は数１０から数１００Ｖに限られていた。そのため、１ｋＶ前後からそれ以上の高電圧領域では、もっぱらＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が利用されてきた。ところが、ＩＧＢＴはバイポーラ素子であるために、少数キャリアの影響で、ユニポーラ素子のような高速スイッチング特性を得ることは難しかった。すなわち、ｄＶ／ｄｔを増加させてもスイッチング損失を大きく減らすことができないため、高ｄＶ／ｄｔで駆動する必要はなく、せいぜい数Ｖ／ｎｓｅｃ程度の動作速度で使用されていた。
これに対して、炭化珪素などのワイドバンドギャップ半導体材料を用いたＭＯＳＦＥＴでは、１ｋＶ以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。
このような、１ｋＶ以上の高電圧領域動作で例えば１０Ｖ／ｎｓｅｃ以上の高速スイッチングという、従来のＳｉ素子では無かった動作環境において、特許文献１の例で説明したようなスイッチング時の変位電流によりＰウェルに発生する電圧は、より顕著になる。
さらに、炭化珪素半導体材料を用いてこのようなＭＯＳＦＥＴを形成した場合、炭化珪素のバンドギャップ内に十分に浅いｐ型の不純物レベルをもつ元素が存在しないために、室温近傍で抵抗率の低いｐ型炭化珪素が得られず、また、このｐ型炭化珪素と金属との接触抵抗も高くなる。したがって、炭化珪素を用いてＭＯＳＦＥＴ電力用半導体装置を構成した場合、特にｐ型炭化珪素で構成されるＰウェルおよびこれと金属との接触抵抗の値が大きくなり、変位電流により発生する電圧も大きくなる。
このような理由で、ワイドバンドギャップ半導体材料、なかでも、炭化珪素を用いたＭＯＳＦＥＴ電力用半導体装置を高ｄＶ／ｄｔで駆動した場合に、スイッチング時の変位電流によって発生する電圧がとりわけ大きくなる。
これに対し、ワイドバンドギャップ半導体材料で構成された本実施の形態の電力用半導体装置によれば、１０Ｖ／ｎｓｅｃなどの高ｄＶ／ｄｔ条件で動作させたとしてもゲート絶縁膜３０である二酸化珪素膜に印加される電界を小さくでき、信頼性の高い電力用半導体装置を得ることができる。
なお、本実施の形態の電力用半導体装置においては、オーミック電極７１と第１ウェル領域４１、第２ウェル領域４２それぞれとの間の接触抵抗を下げるためにウェルコンタクト領域４６、４７を設けたものを説明したが、これらのウェルコンタクト領域４６、４７は必須のものではなく、なくてもよい。すなわち、オーミック電極７１を形成する金属をｐ型炭化珪素に適したものに変更するなどして十分に接触抵抗の低いコンタクト抵抗が得られれば、これらウェルコンタクト領域４６、４７を形成する必要はない。また、第２ウェル領域４２の外側の一部に耐圧構造であるｐ型の接合終端構造（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）領域を設けてもよい。フィールドストッパー領域８１については、必須のものではなく、なくてもよい。
さらに、本実施の形態の電力用半導体装置の製造方法の説明において、ソースコンタクトホール６１、ウェルコンタクトホール６２の形成とゲートコンタクトホール６４の形成とは別々に行なうこととしたが、ソースコンタクトホール６１、ウェルコンタクトホール６２の形成とゲートコンタクトホール６４の形成とを同時に行なってもよい。ソースコンタクトホール６１、ウェルコンタクトホール６２の形成とゲートコンタクトホール６４形成とを同時に行なうことにより、工程を削減でき製造時のコスト削減が可能になる。このとき、各構成の材料の選択によっては、ゲートコンタクトホール６４の底面のゲート電極５０表面にシリサイドが形成される場合がある。
また、電力用半導体装置においては、温度センサー用の電極および電流センサー用の電極が電力用半導体装置の一部に形成される場合があるが、本実施の形態における電力用半導体装置にこれらの電極が形成されていてもよい。温度センサー用の電極、電流センサー用の電極の有無が、本実施の形態の電力用半導装置の効果に何ら影響を及ぼすものではない。
また、図示して説明はしないが、電力用半導体装置の上部表面のソースパッド１０、ゲートパッド１１、ゲート配線１２を、外部の制御回路と接続できるような開口を残して、シリコン窒化膜やポリイミドなどの保護膜で覆っても良い。
さらに、本実施の形態の電力用半導体装置においては、ゲート電極５０の材料として不純物添加多結晶シリコンを使用した例を説明したが、不純物添加多結晶シリコンの抵抗は十分に低くないため、ゲートパッド１１との接続位置から離れた箇所のゲート電極５０の電位は、ゲートパッド１１、ゲート配線１２の電位との間に時間的なずれを生じる場合がある。この時間的なずれは、ゲート電極５０の抵抗などの抵抗成分およびソースパッド１０などとの間にできる寄生容量で定まる時定数によって決まる。本実施の形態においては、外周部のゲート電極５０に低抵抗のゲート配線１２を並列に設けているので、上記のような時間的ずれの発生が抑制されている。
また、本実施の形態の電力用半導体装置においては、第１ウェル領域４１、第２ウェル領域４２の各々のｐ型不純物濃度および深さが同一であるように説明し図示したが、これらの領域の不純物濃度および深さは同一である必要はなく、それぞれ別々の値であってもよい。
また、本実施の形態の電力用半導体装置においては、ウェルコンタクト領域４６、４７はコンタクトホールの下部に個別に位置するように説明したが、ウェルコンタクト領域４６、４７は、断面奥行き方法に連続して形成されてもよい。
実施の形態２．
図１０は、本発明の実施の形態２の電力用半導体装置である炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置を上面から模式的に見た平面図である。図１０において、電力用半導体装置の上面の中央部には、ソースパッド１０が設けられている。ソースパッド１０を上面から見た内側にゲートパッド１１が形成されており、ゲートパッド１１よりも線幅の細い１本以上のゲート配線１２がゲートパッド１１から延伸して形成されている。
図１０のソースパッド１０、ゲートパッド１１などの層より下部の層を上部から透視した平面図を図１１に示す。また、図１１の直線Ｐ２Ｑ２上の位置Ｓ２を図１２に示す。図１２は、本実施の形態の電力用半導体装置の断面模式図である。図１１に示す平面上のソースパッド１０、ゲートパッド１１配置の場合は、第２ウェル領域４２の配置も実施の形態１（図２）の場合と異なる。この場合、「第２ウェル領域４２において、第２ウェル領域４２に接続されたウェルコンタクトホール６２からの距離が最も遠い位置」は、図１１にＰ２と示すように、第２ウェル領域４２の中心となるが、この場合でも、「第２ウェル領域４２において、第２ウェル領域４２に接続されたウェルコンタクトホール６２からの距離が最も遠い位置」（Ｐ２）と、そこから最も近いウェルコンタクトホール６２（オーミックコンタクト７１）（図１１中のＱ２）との間においても、最も近いウェルコンタクトホール６２（オーミック電極７１）からゲート絶縁膜フィールド絶縁膜境界３３までの距離と、フィールド絶縁膜３１の膜厚を実施の形態で説明した数９の範囲にし、Ｅｍａｘを１０ＭＶ／ｃｍ、より好ましくは、３ＭＶ／ｃｍとすることで、ゲート絶縁膜３０とフィールド絶縁膜３１の絶縁破壊を防ぎ、信頼性の高い素子が得られる。数１２についても実施の形態１と同様である。
このように、ゲートパッド１１の位置、個数およびソースパッド１０の形状等も多種多様のケースが有り得るが、本発明の電力用半導装置の効果に何ら影響を及ぼすものではない。
なお、上記実施の形態１、２では、セル領域に形成する半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図３の半導体基板２０と裏面側の裏面オーミック電極７２との間に第２導電型のコレクタ層を設けることによりＩＧＢＴのセル領域を有する半導体素子を構成しても、上述した本発明の効果がＩＧＢＴのセル領域を有する半導体素子に対しても同様に奏される。したがって、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子である。なお、半導体素子がＩＧＢＴの場合には、ＭＯＳＦＥＴのドレイン（電極）がコレクタ（電極）に相当し、ＭＯＳＦＥＴのソース（電極）がエミッタ（電極）に相当する。
また、チャネル領域が半導体基板２０表面と垂直に形成されるトレンチ型ＭＯＳＦＥＴにおいても、Ｅｍａｘを１０ＭＶ／ｃｍ、より好ましくは、３ＭＶ／ｃｍとして、数９、数１２の関係を満たすようにすることによって、高速でスイッチオフした場合においても、ゲート絶縁膜３０、フィールド絶縁膜に印加される電界を所定の値以下に抑えることができ、信頼性の高い電力用半導体装置を得ることができる。
さらに、上記実施の形態１、２で示される電力用半導体装置の構造を備えれば、本発明の効果はその製造方法に依存するものではなく、実施の形態１、２で説明した製造方法以外の製造方法を用いて製造した電力用半導体装置構造においても、信頼性の高い電力用半導体装置構造を得ることができる。
また、上記実施の形態１、２では、主に炭化珪素材料で構成された電力用半導体装置の例を説明したが、本発明は、炭化珪素構成された電力用半導体装置に限るものではなく、窒化ガリウムなどのワイドバンドギャップ半導体材料やガリウム砒素材料、Ｓｉ材料などの他の半導体材料で構成された電力用半導体装置であっても、同様の効果を奏する。また、本発明の効果は、半導体材料がワイドギャップ半導体である場合に顕著であり、例えば、半導体材料の炭化珪素、窒化ガリウム、窒化アルミニューム、ダイヤモンドなどに用いた半導体装置に本発明を適用した場合に、特に有効である。
また、実施の形態１、２で縦型ＭＯＳＦＥＴと説明した電力用半導体装置のゲート絶縁膜３０は、必ずしもＭＯＳの名の通りの二酸化珪素などの酸化膜である必要はなく、窒化珪素膜、酸化アルミニューム膜などの絶縁膜であってもよい。
さらに、本発明においては、実施の形態１、２で記載したＭＯＳＦＥＴ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義するほかに、例えば、このＭＯＳＦＥＴ構造を有する半導体素子と、この半導体素子に対して逆並列に接続されるフリーホイールダイオードと、この半導体素子のゲート電圧を生成、印加する制御回路等と共にリードフレームに搭載して封止されたインバータモジュールのような、半導体素子を組み込んだパワーモジュール自体をも、広義の意味で「半導体装置」と定義することもできる。
１０ ソースパッド、１１ ゲートパッド、１２ ゲート配線、１３ ドレイン電極、２０ 半導体基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド絶縁膜、３２ 層間絶縁膜、３３ ゲート絶縁膜フィールド絶縁膜境界、４１ 第１ウェル領域、４２ 第２ウェル領域、４６、４７ ウェルコンタクト領域、５０ ゲート電極、６１ ソースコンタクトホール、６２ ウェルコンタクトホール、６４ ゲートコンタクトホール、７１ オーミック電極、７２ 裏面オーミック電極、８０ ソース領域、８１ フィールドストッパー領域。

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、
    複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、
    複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、
    前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、
    前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
    前記ゲート電極と電気的に接続されたゲートパッドと、
    前記半導体基板の第２の主面に設けられたドレイン電極と
    を備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、
    前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし、直線ＰＱ上で前記ウェルコンタクトホールから前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ）までの距離をｘＲとして、ｄｏｘを前記ゲート絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧とするとき、
    Figure 0005692227
     のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素半導体材料で構成されていることを特徴とする電力用半導体装置。
  2. 第１導電型の半導体基板と、
    前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、
    複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、
    複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、
    前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、
    前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
    前記ゲート電極と電気的に接続されたゲートパッドと、
    前記半導体基板の第２の主面に設けられたドレイン電極と
    を備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、
    前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で、Ｐ’Ｑ’間の距離をｘＰ’とし、前記ウェルコンタクトホールの位置（Ｑ’）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ’）までの距離をｘＲ’として、ｄｏｘを前記ゲート絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態の前記ドレイン電極の電圧とするとき、
    Figure 0005692227
     のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素半導体材料で構成されていることを特徴とする電力用半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、
    複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、
    複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、
    前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、
    前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
    前記ゲート電極と電気的に接続されたゲートパッドと、
    前記半導体基板の第２の主面に設けられたドレイン電極と
    を備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、
    前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし、直線ＰＱ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールから最も離れた位置に前記ゲート電極がある位置（Ｓ）と前記ウェルコンタクトホールとの距離をｘＳとして、ｄＦＬを前記フィールド絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態のドレイン電圧とするとき、
    Figure 0005692227
     のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素半導体材料で構成されていることを特徴とする電力用半導体装置。
  4. 第１導電型の半導体基板と、
    前記半導体基板の第１の主面に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と、
    複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と、複数の前記第１ウェル領域を取り囲むように前記第１ウェル領域と離間して形成された前記第１ウェル領域より面積の大きな第２導電型の第２ウェル領域と、
    複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と、
    前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、
    前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１ウェル領域上に前記ゲート絶縁膜を貫通して形成されたソースコンタクトホール、および、前記第２ウェル領域上に前記ゲート絶縁膜を貫通して形成されたウェルコンタクトホールを介して前記第１ウェル領域と前記第２ウェル領域とを電気的に接続するソースパッドと、
    前記ゲート電極と電気的に接続されたゲートパッドと、
    前記半導体基板の第２の主面に設けられたドレイン電極と
    を備えたオン状態とオフ状態が切り替わる電力用半導体装置であって、
    前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で、Ｐ’Ｑ’間の距離をｘＰ’とし、前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ’）から最も離れた位置に前記ゲート電極がある位置（Ｓ’）までの距離をｘＳ’とし、ｄＦＬを前記フィールド絶縁膜の厚さ、ｔを前記電力用半導体装置が前記オン状態から前記オフ状態に切り替わる時間、ＲＳＨを前記前記第２ウェル領域のシート抵抗、ε０を真空の誘電率、εＳを前記ドリフト層の比誘電率、ｑを素電荷、ＮＤを前記ドリフト層の実効第１導電型不純物濃度、ＶＯＦＦを前記電力用半導体装置のオフ状態のドレイン電圧とするとき、
    Figure 0005692227
     のＥｍａｘがＥｍａｘ＝１０ＭＶ／ｃｍを満たし、前記半導体基板は、炭化珪素半導体基板であり、前記ドリフト層は、炭化珪素半導体材料で構成されていることを特徴とする電力用半導体装置。
  5. Ｅｍａｘが３ＭＶ／ｃｍであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の電力用半導体装置。
  6. 二酸化珪素膜で構成されるゲート絶縁膜およびフィールド絶縁膜の上部に層間絶縁膜を備え、ｘＰ、ｘＰ’、ｘＲ、ｘＲ’、ｘＳまたはｘＳ’が前記層間絶縁膜の膜厚より大きいことを特徴とする請求項１乃至請求項４のいずれか１項に記載の電力用半導体装置。
JP2012522420A 2010-06-30 2011-02-08 電力用半導体装置 Active JP5692227B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012522420A JP5692227B2 (ja) 2010-06-30 2011-02-08 電力用半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010149090 2010-06-30
JP2010149090 2010-06-30
PCT/JP2011/000684 WO2012001837A1 (ja) 2010-06-30 2011-02-08 電力用半導体装置
JP2012522420A JP5692227B2 (ja) 2010-06-30 2011-02-08 電力用半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014233404A Division JP6008145B2 (ja) 2010-06-30 2014-11-18 電力用半導体装置

Publications (2)

Publication Number Publication Date
JPWO2012001837A1 JPWO2012001837A1 (ja) 2013-08-22
JP5692227B2 true JP5692227B2 (ja) 2015-04-01

Family

ID=45401589

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012522420A Active JP5692227B2 (ja) 2010-06-30 2011-02-08 電力用半導体装置
JP2014233404A Active JP6008145B2 (ja) 2010-06-30 2014-11-18 電力用半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014233404A Active JP6008145B2 (ja) 2010-06-30 2014-11-18 電力用半導体装置

Country Status (2)

Country Link
JP (2) JP5692227B2 (ja)
WO (1) WO2012001837A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3540781A1 (en) 2018-03-16 2019-09-18 Hitachi Power Semiconductor Device, Ltd. Semiconductor device, power module, and power conversion device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5994604B2 (ja) 2012-11-28 2016-09-21 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN105074921B (zh) * 2013-04-03 2017-11-21 三菱电机株式会社 半导体装置
US9231091B2 (en) * 2014-05-12 2016-01-05 Infineon Technologies Ag Semiconductor device and reverse conducting insulated gate bipolar transistor with isolated source zones
US10128370B2 (en) 2014-10-01 2018-11-13 Mitsubishi Electric Corporation Semiconductor device
US11222973B2 (en) * 2016-04-11 2022-01-11 Mitsubishi Electric Corporation Semiconductor device
WO2018037701A1 (ja) * 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置
CN111373546B (zh) 2017-11-13 2023-12-29 新电元工业株式会社 宽带隙半导体装置
US20200335618A1 (en) * 2017-11-13 2020-10-22 Shindengen Electric Manufacturing Co., Ltd. Wide gap semiconductor device
WO2019116481A1 (ja) 2017-12-14 2019-06-20 新電元工業株式会社 ワイドギャップ半導体装置
JP7113221B2 (ja) * 2018-02-08 2022-08-05 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
WO2019186853A1 (ja) 2018-03-29 2019-10-03 新電元工業株式会社 ワイドギャップ半導体装置
JP7310144B2 (ja) * 2019-01-10 2023-07-19 富士電機株式会社 炭化珪素半導体装置
JP2020036045A (ja) * 2019-11-29 2020-03-05 ローム株式会社 半導体装置
CN111564497B (zh) * 2020-04-30 2023-04-18 西安理工大学 一种具有非均匀体二极管的SiC MOSFET器件
CN112768447A (zh) * 2021-01-11 2021-05-07 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管及其制造方法
IT202100003653A1 (it) * 2021-02-17 2022-08-17 St Microelectronics Srl Dispositivo mosfet di carburo di silicio, a conduzione verticale, avente struttura di polarizzazione di porta perfezionata e relativo procedimento di fabbricazione

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01276770A (ja) * 1988-04-28 1989-11-07 Fuji Electric Co Ltd 半導体装置
JPH03252166A (ja) * 1990-03-01 1991-11-11 Toshiba Corp Ｍｏｓ型電界効果トランジスタ
JPH04229661A (ja) * 1990-06-08 1992-08-19 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH07249765A (ja) * 1994-03-10 1995-09-26 Nippondenso Co Ltd 絶縁ゲート型電界効果トランジスタ
JPH08102495A (ja) * 1994-09-30 1996-04-16 Toshiba Corp 半導体装置
JP2000294770A (ja) * 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
JP2004363477A (ja) * 2003-06-06 2004-12-24 Sanken Electric Co Ltd 絶縁ゲート型半導体装置
JP2005243674A (ja) * 2004-02-24 2005-09-08 Renesas Technology Corp 半導体装置
JP2009302091A (ja) * 2008-06-10 2009-12-24 Denso Corp 炭化珪素半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343692A (ja) * 1992-06-09 1993-12-24 Nec Corp 縦型電界効果トランジスタ
JP4696356B2 (ja) * 2000-12-14 2011-06-08 株式会社デンソー 半導体装置
JP4286877B2 (ja) * 2007-03-13 2009-07-01 Ｏｋｉセミコンダクタ株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01276770A (ja) * 1988-04-28 1989-11-07 Fuji Electric Co Ltd 半導体装置
JPH03252166A (ja) * 1990-03-01 1991-11-11 Toshiba Corp Ｍｏｓ型電界効果トランジスタ
JPH04229661A (ja) * 1990-06-08 1992-08-19 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH07249765A (ja) * 1994-03-10 1995-09-26 Nippondenso Co Ltd 絶縁ゲート型電界効果トランジスタ
JPH08102495A (ja) * 1994-09-30 1996-04-16 Toshiba Corp 半導体装置
JP2000294770A (ja) * 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
JP2004363477A (ja) * 2003-06-06 2004-12-24 Sanken Electric Co Ltd 絶縁ゲート型半導体装置
JP2005243674A (ja) * 2004-02-24 2005-09-08 Renesas Technology Corp 半導体装置
JP2009302091A (ja) * 2008-06-10 2009-12-24 Denso Corp 炭化珪素半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3540781A1 (en) 2018-03-16 2019-09-18 Hitachi Power Semiconductor Device, Ltd. Semiconductor device, power module, and power conversion device
US10529813B2 (en) 2018-03-16 2020-01-07 Hitachi Power Semiconductor Device, Ltd. Semiconductor device, power module, and power conversion device

Also Published As

Publication number Publication date
WO2012001837A1 (ja) 2012-01-05
JPWO2012001837A1 (ja) 2013-08-22
JP6008145B2 (ja) 2016-10-19
JP2015057850A (ja) 2015-03-26

Similar Documents

Publication Publication Date Title
JP6008145B2 (ja) 電力用半導体装置
JP6233484B2 (ja) 電力用半導体装置
JP4962664B2 (ja) 電力用半導体装置とその製造方法、ならびにパワーモジュール
JP5606529B2 (ja) 電力用半導体装置
KR101230680B1 (ko) 반도체 장치 및 그 제조 방법
JP5321377B2 (ja) 電力用半導体装置
WO2013001677A1 (ja) 半導体装置とその製造方法
JP6282088B2 (ja) 半導体装置及びその製造方法
WO2013042406A1 (ja) 電力用半導体装置
WO2011007387A1 (ja) 電力用半導体装置およびその製造方法
JP5533104B2 (ja) 半導体装置
JP2018182032A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5233158B2 (ja) 炭化珪素半導体装置
WO2012105170A1 (ja) 半導体装置およびその製造方法
JP5059989B1 (ja) 半導体装置とその製造方法
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP3931805B2 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140311

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20140326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140509

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141118

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150119

R151 Written notification of patent or utility model registration

Ref document number: 5692227

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250