JP3146650B2 - パワー集積回路 - Google Patents
パワー集積回路Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
の両端に加わる過電圧サージ吸収回路を同一半導体素体
に一体に集積したパワー集積回路に関する。
で電流をスイッチングオフしたとき、電力用半導体素子
の両端に過電圧サージが加わり、半導体素子が破壊する
ことがある。このような破壊を防止するために、スイッ
チング用半導体素子の耐圧よりも低い降伏電圧を有する
ツエナダイオードを用いることにより過電圧サージを吸
収することが行われており、図３はそのような回路を示
す。すなわち、電力用スイッチング素子としてのパワー
ＭＯＳＦＥＴ11は、ソース端子が接地され、ドレイン端
子と電源13の間に誘導性負荷12が接続される。ＭＯＳＦ
ＥＴ11のゲートには、小電源14により給電される駆動回
路15が、ドレイン端子との間にツエナダイオード16が、
またソース端子との間には抵抗17およびそれと並列にゲ
ートへの過電圧吸収用のツエナダイオード18がそれぞれ
接続されている。図４はこの回路のスイッチング波形の
タイムチャートを示す。波形21はパワーＭＯＳＦＥＴ11
のゲート電圧、波形22、23はＭＯＳＦＥＴ11のドレイン
電位で波形23はツエナダイオード16を接続しない場合で
ある。素子11がオフの時に電源13によって印加される電
圧ＶO は、波形21に示すようにゲート電圧を小電源14か
ら駆動回路15を介して印加することにより順電圧まで低
下する。そしてまた、ゲート電圧を０に戻すことによっ
て行われるターンオフの際に、誘導性負荷12に蓄積され
たエネルギーにより急上昇する。ツエナダイオード16が
接続された場合には、ツエナダイオード16のツエナ電圧
とＭＯＳＦＥＴ11のしきい値電圧との和Ｖ1 を超える電
圧は吸収され、22のような波形を示すがツエナダイオー
ド16の接続されない場合は23のように高いサージ電圧Ｖ
2 が発生する。
ドはｎ形の半導体基板にｐ形の領域を形成してその間の
ＰＮ接合を利用することにより形成することができる。
そしてそのツエナダイオードとＭＯＳＦＥＴ11のゲート
およびドレインとを接続する配線が半導体基板上に絶縁
して設けられる。
エナダイオードのためのｐ形領域とスイッチング素子の
ｐ形領域がそれぞれソース、ドレインとして働く寄生Ｍ
ＯＳＦＥＴが生じたり、ｐｎｐｎ構造の寄生サイリスタ
が構成されたり、また各部の導電形が逆の場合はｎチャ
ネルＭＯＳＦＥＴが生じたりする。両領域の間の表面に
形成される絶縁膜上の配線あるいはゲート電極の延長部
の電位変動があると、そのようなｐチャネルＭＯＳＦＥ
ＴあるいはｎチャネルＭＯＳＦＥＴが動作したり、寄生
サイリスタのターンオンによるラッチアップ動作を起こ
したりするので、回路全体として不都合が生じる場合が
ある。
生素子の動作するのを防止したパワー集積回路を提供す
ることにある。
め、本発明は、第一導電形の半導体層の表面層に形成さ
れた第二導電形の第一領域を少なくとも有するスイッチ
ング素子への過電圧印加防止用のツエナダイオードが前
記半導体層の表面層に形成された第二導電形の第二領域
を用いてなるものにおいて、スイッチング素子の第二導
電形の第一領域とツエナダイオードの第二導電形の第二
領域の間の半導体層の表面上に、絶縁膜のみが存在し、
スイッチング素子の電極に接続され電位変動のある金属
導体が存在しないものとする。そして、ツエナダイオー
ドの第二導電形の第二領域に接触する電極と、スイッチ
ング素子の電極とを接続する金属配線がスイッチング素
子の第二導電形の第一領域の表面を迂回して設けられた
ことが有効である。また、スイッチング素子がその第二
導電形の第一領域上に絶縁膜を介して設けられたゲート
電極を有し、ツエナダイオードの第二導電形の第二領域
に接触する電極とそのゲート電極とを接続する金属配線
が、スイッチング素子の第二導電形の第一領域とツエナ
ダイオードの第二導電形の第二領域の間の半導体層の表
面上を経由しないことが有効である。
導体層の上にスイッチング素子の主電極あるいはゲート
電極に接続される金属配線などの導体が存在しないた
め、半導体層の表面層にチャネルを形成するような作用
を生ずる電位変動がその表面上に起こらないので、寄生
のＭＯＳＦＥＴ構造が生ぜず、また寄生サイリスタ構造
が動作することもない。
示し、図３の回路のパワーＭＯＳＦＥＴ11は図の右側
に、ツエナダイオード16は図の左側に形成されている。
すなわち、一側にｎ+ 層２を有するｎ- 層１の表面層に
ｐ- 領域３が形成され、さらにそのｐ- 領域３の表面層
にｎ+ ソース領域４が形成されている。また、ｐ- 領域
３の中央部にｐ+ ウエル51が重ねられる。そして、ｐ-
領域３のｎ- 層１の露出部およびｎ+ ソース領域４には
さまれた部分にチャネルを形成するため、ゲート酸化膜
６を介してゲート電極７が設けられ、そのゲート電極７
と層間絶縁膜８で絶縁されるソース電極91はソース領域
４およびｐ+ ウエル51に共通に接触し、ｎ+ 層２にドレ
イン電極92が接触することによりたて型のパワーＭＯＳ
ＦＥＴが構成される。一方ツエナダイオード16は、ｎ+
層２、ｎ- 層１およびその表面層にｐ+ ウエル51と同じ
拡散工程で形成されるｐ+ ウエル52から構成されてい
る。このツエナダイオードのカソード領域（ｎ + 層２）
にパワーＭＯＳＦＥＴ11のドレイン電極92が接触し、ア
ノード領域（ｐ + ウエル52）にAlからなる配線（電極）
10が接触してこれがＭＯＳＦＥＴ11のゲート電極７と接
続されることにより、図３に示すようにドレイン・ゲー
ト間ツエナダイオード16の接続ができる。その配線は、
図２の平面図に示すように、パワーＭＯＳＦＥＴ11のソ
ース電極91の外側を迂回する配線（Al層）20により形成
される。従ってこの配線20は、ＭＯＳＦＥＴ11のｐ- 領
域３あるいはｐ+ ウエル51とツエナダイオード16のｐ+
ウエル52との間の半導体層１の表面上には存在しない。
またゲート電極７の延長部もこの区域には存在しない。
従ってｐ+ ウエル52とｐ+ ウエル51あるいはｐ- 領域３
との間にチャネルが形成されることがなく、寄生ＭＯＳ
ＦＥＴが生じない。なお、図１、図２にはパワーＭＯＳ
ＦＥＴ11とツエナダイオード16の集積部分のみを示した
が、同一半導体素子に制御回路、駆動回路を集積するこ
とができる。
子とそれと同一半導体素体に集積されるツエナダイオー
ドとの同一導電形領域間の高抵抗半導体層上に絶縁膜の
みが存在し、電位変動のある金属導体が存在しないよう
にすることにより、寄生ＭＯＳＦＥＴが形成されず、寄
生サイリスタも動作しないため、支障なく過電圧保護動
作が行われるパワー集積回路が得られた。
−Ａ線断面図
ードが接続されない場合のターンオン、ターンオフ時の
ゲート電圧およびドレイン電位の波形図
Claims (3)
- 【請求項１】第一導電形の半導体層の表面層に形成され
た第二導電形の第一領域を少なくとも有するスイッチン
グ素子への過電圧印加防止用のツエナダイオードが前記
半導体層の表面層に形成された第二導電形の第二領域を
用いてなるものにおいて、スイッチング素子の第二導電
形の第一領域とツエナダイオードの第二導電形の第二領
域の間の半導体層の表面上に、絶縁膜のみが存在し、ス
イッチング素子の電極に接続され電位変動のある金属導
体が存在しないことを特徴とするパワー集積回路。 - 【請求項２】ツエナダイオードの第二導電形の第二領域
に接触する電極と、スイッチング素子の電極とを接続す
る金属配線がスイッチング素子の第二導電形の第一領域
の表面を迂回して設けられた請求項１記載のパワー集積
回路。 - 【請求項３】スイッチング素子がその第二導電形の第一
領域上に絶縁膜を介して設けられたゲート電極を有し、
ツエナダイオードの第二導電形の第二領域に接触する電
極とそのゲート電極とを接続する金属配線が、スイッチ
ング素子の第二導電形の第一領域とツエナダイオードの
第二導電形の第二領域の間の半導体層の表面上を経由し
ない請求項１あるいは２記載のパワー集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18717292A JP3146650B2 (ja) | 1992-07-15 | 1992-07-15 | パワー集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18717292A JP3146650B2 (ja) | 1992-07-15 | 1992-07-15 | パワー集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637320A JPH0637320A (ja) | 1994-02-10 |
| JP3146650B2 true JP3146650B2 (ja) | 2001-03-19 |
Family
ID=16201373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18717292A Expired - Lifetime JP3146650B2 (ja) | 1992-07-15 | 1992-07-15 | パワー集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146650B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252477A (ja) * | 1999-03-02 | 2000-09-14 | Fuji Electric Co Ltd | 半導体装置 |
| DE112015006474T5 (de) | 2015-04-22 | 2018-01-04 | Mitsubishi Electric Corporation | Halbleitereinheit und Verfahren zum Herstellen einer Halbleitereinheit |
-
1992
- 1992-07-15 JP JP18717292A patent/JP3146650B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637320A (ja) | 1994-02-10 |
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