JP6017127B2 - 炭化珪素半導体装置 - Google Patents

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Description

本発明は、炭化珪素（ＳｉＣ）を用いた半導体装置に関する。
次世代のパワー半導体デバイス材料として炭化珪素（以下、ＳｉＣとも記述する）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
このような、ＳｉＣの特性を利用した高耐圧半導体デバイスとして例えば、縦型のＭＩＳＦＥＴやＩＧＢＴがあげられる。ＭＩＳＦＥＴやＩＧＢＴでは、デバイスの高性能化のために、チャネルの移動度を上げ、低オン抵抗を実現することが要求される。
特開２００１−２６７５７０号公報
デバイスの高性能化のためには、さらなるチャネル移動度の向上や、単位セルの縮小、単位セルあたりのゲート幅の増大が必要とされる。それとともに、ゲート絶縁膜の信頼性の向上も要求される。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ＳｉＣを用いた、低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することにある。
この実施の形態の半導体装置は、炭化珪素層と、少なくとも一部に凸部を有し、前記炭化珪素層の第１の主面上に配置された炭化珪素のｎ−層と、前記ｎ − 層の一部に、前記炭化珪素のｎ − 層の凸部を挟むように対峙した炭化珪素の第１および第２のｐ−ウェル領域と、前記ｎ − 層と前記第１および第２のｐ − ウェル領域表面に、前記第１のｐ − ウェル領域から前記第２のｐ − ウェル領域に向かう方向に延在するトレンチ溝と、前記第１および第２のｐ−ウェル領域中の一部表面に、前記ｎ − 層の凸部に近接した炭化珪素の第１および第２のｎ＋領域と、前記第１および第２のｐ−ウェル領域中の一部表面に、前記炭化珪素の第１および第２のｎ ＋ 領域に隣接した炭化珪素の第１および第２のｐ＋領域と、前記ｎ−層の凸部上と、前記第１のｐ−ウェル領域と前記第２のｐ−ウェル領域と前記第１のｎ＋領域と前記第２のｎ＋領域表面上、トレンチ側壁面、およびトレンチ底部面にあるゲート絶縁膜と、前記ゲート絶縁膜上の第１の電極と、前記第１のｎ＋領域と前記第１のｐ＋領域の上表面、トレンチ側壁面、およびトレンチ底部面上の第２の電極と、前記第２のｎ＋領域と前記第２のｐ＋領域の上表面、トレンチ側壁面、およびトレンチ底部面上の第３の電極と、前記炭化珪素層の前記第１の主面とは反対の第２の主面側の第４の電極とを備えた半導体装置であって、駆動時に、前記第２の電極から前記第１のｐ ＋ 領域、前記第１のｎ ＋ 領域、前記ｎ − 層の凸部に至り、前記ｎ − 層の凸部、前記炭化珪素層、前記第４電極に向かって延在し、かつ前記第３の電極から前記第２のｐ ＋ 領域、前記第２のｎ ＋ 領域、前記前記ｎ − 層の凸部に至り、前記ｎ − 層の凸部、前記炭化珪素層、前記第４電極に向かって延在する、チャネルが形成され、前記トレンチ溝の側壁面が、｛１０−１０｝面、｛１１−２０｝面、｛０３−３８｝面の少なくとも一つを含むことを特徴とする。
図１は、実施例１のＭＩＳＦＥＴの構成を示す斜視図である。 図２は、実施例１の半導体装置の製造方法を示す工程斜視図である。 図３は、実施例１の半導体装置の製造方法を示す工程斜視図である。 図４は、実施例１の半導体装置の製造方法を示す工程斜視図である。 図５は、本実施の形態の半導体装置と従来の形態の半導体装置の単位セル構造と、単位セル面積あたりのチャネル幅と実効反転チャネル移動度の比較結果を示す模式図である。 図６は、実施例２の半導体装置であるＩＧＢＴの構成を示す斜視図である。
以下、本実施の形態を完成するに至った経緯について説明する。
上述のように、ＳｉＣを用いたＭＩＳＦＥＴやＩＧＢＴでは、デバイスの高性能化のために、チャネルの移動度を上げ低オン抵抗を実現することが要求されている。
もっとも、ＳｉＣ上に形成されるゲート絶縁膜とＳｉＣとの界面、特に熱酸化膜との界面には界面準位が形成されやすい。このため、チャネルの移動度が低下するという問題がある。
界面準位が形成されにくく、より高いチャネル移動度を達成できるＳｉＣ結晶面にチャネルを形成することで、低オン抵抗を実現することができる。このため、一般に市販されている（０００１）面のＳｉＣ基板や、（０００−１）面のＳｉＣ基板にトレンチ構造を設け、トレンチ側壁をチャネルとして利用したＳｉＣトレンチＭＩＳＦＥＴが、プレーナー型ＭＩＳＦＥＴよりも低オン抵抗である高耐圧半導体素子を実現する手段として用いられている。
ＳｉＣトレンチＭＩＳＦＥＴはチャネルを基板に対して垂直方向に形成するために、単位セルあたりの面積を低減することが可能であり、セルの高集積化による特性オン抵抗の低減にも有効な構造である。
一方、ＳｉＣ縦型パワー半導体デバイスは、前述したように大きなバンドギャップ、大きな破壊電界強度、及び優れた熱伝導率などの特性を有しており、これらの特性を活かすために、ドリフト層の厚さをＳｉの縦型パワー半導体デバイスの１０分の１程度にして用いる。
このため、従来のＳｉＣトレンチＭＩＳＦＥＴはＳｉトレンチＭＩＳＦＥＴと比較して、逆方向電圧を印加した際に、トレンチ底に接するゲート絶縁膜に高電界が印加され、ゲート絶縁膜の破壊や信頼性の低下などが生じやすいという、ＳｉＣ特有の課題がある。
上記課題を解決するために、トレンチ底のゲート絶縁膜が接するＳｉＣ部分にｐ型領域を設けることで、トレンチ底のゲート絶縁膜に印加される電界を緩和させる構造が検討されている。
すなわち、ＳｉＣトレンチＭＯＳＦＥＴのトレンチ底のゲート絶縁膜に接するＳｉＣ部分にｐ型領域を設けた半導体装置が知られている（特許文献１参照）。
また、上記課題を解決するために、ソース領域にトレンチ構造を設け、ソース領域の下部にｐ型領域を設けることで、トレンチ底のゲート絶縁膜に印加される電界を緩和させる構造がある。
さらに、ＳｉＣトレンチＭＯＳＦＥＴのソース領域にもトレンチ構造を設け、ソース領域の下部にｐ型領域を設けた半導体装置も知られている。
これらの構造は、いずれの場合もＪＦＥＴ領域として働くため、ゲート絶縁膜の電界強度を緩和させる一方、ＪＦＥＴ抵抗の寄生によりオン抵抗が増大するという、トレードオフが存在する。
本実施の形態は、上記事情を背景に完成されたものである。
本実施の形態の半導体装置は、炭化珪素層と、前記炭化珪素層上に形成され、トレンチ溝の側壁面にチャネルを有し、炭化珪素層の面に対して水平方向に電気伝導するチャネルを有することを特徴とする。
前記チャネルは、トレンチ溝の側壁面と、炭化珪素層の表面と、トレンチ溝の底面との少なくとも１つ以上に形成されることが望ましい。
前記トレンチ溝の側壁面は、｛１０−１０｝面、｛１１−２０｝面、｛０３−３８｝面の少なくとも一つを含むことが望ましい。
前記炭化珪素層の表面は｛０００１｝面であることが望ましい。
前記トレンチ溝の底面は｛０００１｝面であることが望ましい。
前記チャネルは、ＭＩＳＦＥＴまたはＩＧＢＴのチャネルであることが望ましい。
上記本実施の形態によれば、ＭＩＳＦＥＴの単位セル面積あたりのチャネル幅を、従来のＳｉＣトレンチ型ＭＩＳＦＥＴと同等、またはそれ以上にしつつ、従来のＳｉＣトレンチ型ＭＩＳＦＥＴのトレンチ溝底面のゲート絶縁膜の信頼性よりも、高い信頼性をもつＳｉＣ ＭＩＳＦＥＴが実現できる。
さらに、従来のＳｉＣプレーナー型ＭＯＳＦＥＴでチャネルとして用いられる結晶面に加えて、よりも高い反転チャネル移動度を実現可能な結晶面をチャネルとして併用することで、従来のＳｉＣプレーナー型ＭＩＳＦＥＴよりもオン抵抗の低いＳｉＣ ＭＩＳＦＥＴが実現できる。
これらの結果として、本実施の形態によれば、ＳｉＣを用いた、低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することが可能となる。
以下、実施例により実施の形態を説明する。
（実施例１）
本実施例の半導体装置は、炭化珪素層と、炭化珪素層上に形成され、トレンチ溝の側壁面にチャネルを有し、炭化珪素層の面に対して水平方向に電気伝導するチャネルを有する。
ここでは、縦型のＭＩＳＦＥＴを例に説明する。上記構成を有することにより、単位セル面積あたりのチャネル幅が増大され、チャネル抵抗が低減する。したがって、オン抵抗が低く駆動力の高いＭＩＳＦＥＴが実現される。また、ゲート絶縁膜が従来のトレンチＭＩＳＦＥＴのようにドリフト層に突き出ていないため、逆方向電圧印加時のトレンチ溝底面付近のゲート絶縁膜の電界強度が緩和され、信頼性が向上し、信頼性の高いＭＩＳＦＥＴが実現される。
図１は、本実施の形態の半導体装置であるＭＩＳＦＥＴの構成を示す斜視図である。このＭＩＳＦＥＴ１００は、第１と第２の主面を有するＳｉＣ基板１２を備えている。図１においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板１２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えば窒素（Ｎ）をｎ型不純物として含む六方晶の４Ｈ−ＳｉＣ基板（ｎ＋基板）である。
このＳｉＣ基板１２は第１の主面として（０００１）面を備えている。この第１の主面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型のｎ−層１４が形成されている。ｎ−層１４の膜厚は、例えば５〜１０μｍ程度である。
ｎ−層１４とｐウェル領域１６の一部表面には、トレンチ溝４０が形成されている。トレンチ溝は深さが、例えば１μｍ程度である。また、トレンチ溝の幅は例えば１μｍ程度であり、トレンチ溝同士の間隔は例えば１μｍ程度である。
トレンチ溝４０の深さをさらに深くすることで、単位セルあたりのゲート幅が増加し、チャネル抵抗を低減することが出来る。
トレンチ溝４０の側壁は、例えば（１１−２０）面が露出している。トレンチ溝４０の底面には例えば（０００１）面が露出している。
ｎ−層１４の一部表面には、ｐ型不純物の不純物濃度１×１０１６〜５×１０１７ｃｍ−３程度のｐ型のｐウェル領域１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。
ｐウェル領域１６の一部表面には、ｎ型不純物の不純物濃度１×１０２０程度のｎ型のソース領域１８が形成されている。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である
また、ｐウェル領域１６の一部表面であって、ｎ型のソース領域１８の側方に、ｐ型不純物の不純物濃度１×１０１９〜１×１０２０ｃｍ−３程度のｐ型のｐウェルコンタクト領域２０が形成されている。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
さらに、ｐウェル領域１６、ｎ−層１４の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜２８を有している。すなわち、ＳｉＣ層１４の（０００１）面上にゲート絶縁膜２８が形成されている。
このゲート絶縁膜２８は、例えばＣＶＤ法によって堆積したＳｉＯ２を主成分とする膜である。
ゲート絶縁膜２８の膜厚は、３０ｎｍ以上１００ｎｍ以下であることが望ましい。３０ｎｍ未満ではゲート絶縁膜の初期耐圧や信頼性が劣化する恐れがある。また、１００ｎｍより大きいとＭＩＳＦＥＴの駆動力が劣化する恐れがある。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
そして、ソース領域１８と、ｐウェルコンタクト領域２０と電気的に接続されるソース・ｐウェル共通電極２４を備えている。ソース・ｐウェル共通電極２４は、例えば、Ｎｉのバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌのメタル層２４ｂとで構成される。Ｎｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。また、ＳｉＣ基板１２の第２の主面上には、ドレイン電極３６が形成されている。
なお、本実施の形態において、ｎ型不純物は例えば、窒素（Ｎ）が好ましいが、リン（Ｐ）、またはヒ素（Ａｓ）等を適用することも可能である。また、ｐ型不純物は例えば、アルミニウム（Ａｌ）が好ましいがボロン（Ｂ）等を適用することも可能である。
（製造方法）
次に本実施例の半導体装置の製造方法について説明する。図２〜図４は、本実施の形態の半導体装置の製造方法を示す工程斜視図である。

まず、図２（ａ）に示すように、ｎ型不純物としてリンまたは窒素を不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３００μｍであり、六方晶系の結晶格子を有する低抵抗の４Ｈ−ＳｉＣ基板１２を準備する。そして、ＳｉＣ基板１２の一方の主面である（０００−１）面上にエピタキシャル成長法により、ｎ型不純物として、例えば窒素を不純物濃度５×１０１５ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のＳｉＣ層１４を成長させる。
次に、図２（ｂ）に示すように、適切なマスク材を用いてＳｉＣ層１４にトレンチ溝４０をドライエッチングにて形成する。トレンチ溝の深さは、例えば１μｍ程度である。また、トレンチ溝の幅は例えば１μｍ程度であり、トレンチ溝同士の間隔は例えば１μｍ程度である。
トレンチ溝４０の深さをさらに深くすることで、単位セルあたりのゲート幅が増加し、チャネル抵抗を低減することが出来る。
次に、図２（ｃ）に示すように、適切なマスク材を用いてｐ型不純物であるアルミニウムをＳｉＣ層１４にイオン注入し、ｐウェル領域１６を形成する。
次に、図３（ｄ）に示すように、適切なマスク材を用いてｎ型不純物であるリンをＳｉＣ層１４にイオン注入し、ソース領域１８を形成する。その後、図３（ｅ）に示すように、適切なマスク材を用いてｐ型不純物であるアルミニウムをＳｉＣ層１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。この後、例えば１８００℃程度の熱処理によりイオン注入した不純物を活性化する。
次に、図３（ｆ）に示すように、ＴＥＯＳ（テトラエトキシシラン）と酸素ガスを用いたＬＰ−ＣＶＤ法により、ＳｉＣ層１４の（０００１）面に酸化物膜２８ａを形成する。形成する酸化物膜２８ａの膜厚は例えば、６０ｎｍである。
次に、いわゆるＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）処理を行う。例えば、１２００℃の温度で、アンモニアガスを含む雰囲気中で熱処理（アンモニアアニールまたはＮＨ３アニール）し、アンモニア熱窒化を行うことで、界面準位密度が減少しＭＩＳＦＥＴのチャネル駆動力が向上する。
このとき、ＰＯＡ処理は例えば水素（Ｈ２）、水蒸気（Ｈ２Ｏ）雰囲気等で処理を行えば、水素終端の効果によって界面準位密度が減少し、また、アンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）雰囲気等で処理を行えば、窒素終端の効果によって界面準位密度が減少する。
次に、図４（ｇ）に示すように、ゲート絶縁膜２８上にポリシリコンを堆積し、適切なマスク材を用いてポリシリコンをパターニングしてゲート電極３０を形成する。
その後、公知の半導体プロセスにより、層間絶縁膜３２、ソース・ｐウェル共通電極２４、ドレイン電極３６を形成し、図１に示す縦型のＭＩＳＦＥＴが製造される。
本実施の形態の製造方法によれば、単位セル面積あたりのチャネル幅が増大され、チャネル抵抗が低減する。したがって、オン抵抗が低く駆動力の高いＭＩＳＦＥＴが実現される。また、ゲート絶縁膜が従来のトレンチＭＩＳＦＥＴのようにドリフト層に突き出ていないため、ゲート絶縁膜の信頼性が向上し、信頼性の高いＭＩＳＦＥＴが実現される。
図５、及び表１に、本実施の形態の半導体装置と従来の形態の半導体装置の単位セル構造と、単位セル面積あたりのチャネル幅と実効反転チャネル移動度の比較結果を示す。

Figure 0006017127
本実施の形態の半導体装置の単位セル構造においては、単位セル面積あたりのチャネル幅が０．６７μｍと最も高い。
また、実効的な反転チャネル移動度は従来構造１に示したプレーナー型ＭＩＳＦＥＴ、よりも高く、従来構造２に示したトレンチ型ＭＩＳＦＥＴ値よりも低い。
従って、従来例１のプレーナー型ＭＩＳＦＥＴよりも低オン抵抗で、かつ従来例２のトレンチＭＩＳＦＥＴよりも信頼性が高い、ＭＩＳＦＥＴが実現される。
（実施例２）
実施例１の半導体装置においては、ＳｉＣ基板がｎ型であるのに対し、本実施例２の半導体装置は、ｐ型でありＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を構成する。ＳｉＣ基板の不純物タイプが異なる点以外は実施例１と同様であるので、重複する記載を省略する。
図６は、本実施の形態の半導体装置であるＩＧＢＴの構成を示す斜視図である。このＩＧＢＴ３００は、第１と第２の主面を有するＳｉＣ基板５２を備えている。図６においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板５２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ型不純物として含む六方晶の４Ｈ−ＳｉＣ基板（ｐ＋基板）である。
また、本実施の形態の半導体装置の製造方法は、準備するＳｉＣ基板が、例えばＡｌをｐ型不純物として含む六方晶の４Ｈ−ＳｉＣ基板（ｐ＋基板）であること以外は実施例１と同様である。したがって、本実施例の半導体装置によれば、オン抵抗が低く駆動力の高いＩＧＢＴが実現される。また、ゲート絶縁膜の信頼性が向上し、信頼性の高いＩＧＢＴが実現される。低オン抵抗、かつ信頼性にも優れたＩＧＢＴを製造することが可能となる。
（変形例）
以上の説明では、トレンチ形状として、断面矩形の例を示したが、必ずしも断面矩形である必要はなく、断面三角形、あるいは台形のような形状であっても良い。トレンチ壁面もしくは底面が、ＳｉＣの電荷移動性に優れた面で形成されていることが必要であり、この条件を満たすことによって断面形状は適宜設計可能である。
（変形例）
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１２…ＳｉＣ基板
１６…ｐウエル領域
１８…ソース領域
２０…ウェルコンタクト領域
２４…ソース・ｐウェル共通電極
２８…ゲート絶縁膜
３０…ゲート電極
３６…ドレイン電極
４０…トレンチ溝

Claims (5)

  1. 炭化珪素層と、
    少なくとも一部に凸部を有し、前記炭化珪素層の第１の主面上に配置された炭化珪素のｎ−層と、
    前記ｎ − 層の一部に、前記炭化珪素のｎ − 層の凸部を挟むように対峙した炭化珪素の第１および第２のｐ−ウェル領域と、
    前記ｎ − 層と前記第１および第２のｐ − ウェル領域表面に、前記第１のｐ − ウェル領域から前記第２のｐ − ウェル領域に向かう方向に延在するトレンチ溝と、
    前記第１および第２のｐ−ウェル領域中の一部表面に、前記ｎ − 層の凸部に近接した炭化珪素の第１および第２のｎ＋領域と、
    前記第１および第２のｐ−ウェル領域中の一部表面に、前記炭化珪素の第１および第２のｎ ＋ 領域に隣接した炭化珪素の第１および第２のｐ＋領域と、
    前記ｎ−層の凸部上と、前記第１のｐ−ウェル領域と前記第２のｐ−ウェル領域と前記第１のｎ＋領域と前記第２のｎ＋領域表面上、トレンチ側壁面、およびトレンチ底部面にあるゲート絶縁膜と、
    前記ゲート絶縁膜上の第１の電極と、
    前記第１のｎ＋領域と前記第１のｐ＋領域の上表面、トレンチ側壁面、およびトレンチ底部面上の第２の電極と、
    前記第２のｎ＋領域と前記第２のｐ＋領域の上表面、トレンチ側壁面、およびトレンチ底部面上の第３の電極と、
    前記炭化珪素層の前記第１の主面とは反対の第２の主面側の第４の電極とを備えた半導体装置であって、
    駆動時に、前記第２の電極から前記第１のｐ ＋ 領域、前記第１のｎ ＋ 領域、前記ｎ − 層の凸部に至り、前記ｎ − 層、前記炭化珪素層、前記第４電極に向かって延在し、かつ前記第３の電極から前記第２のｐ ＋ 領域、前記第２のｎ ＋ 領域、前記前記ｎ − 層の凸部に至り、前記ｎ − 層、前記炭化珪素層、前記第４電極に向かって延在する、チャネルが形成され、
    前記トレンチ溝の側壁面が、｛１０−１０｝面、｛１１−２０｝面、｛０３−３８｝面の少なくとも一つを含むことを特徴とする半導体装置。
  2. 前記炭化珪素層の表面が、｛０００１｝面であることを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチ溝の底面が、｛０００１｝面であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記チャネルが、ＭＩＳＦＥＴまたはＩＧＢＴのチャネルであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記トレンチ溝の深さは、前記ｎ−層の厚さより浅いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
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