JP2008311406A - 溝ゲート型SiC半導体装置の製造方法 - Google Patents
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Abstract
【課題】均一な厚さのゲート絶縁膜を形成することを可能とした溝ゲート型SiC半導体装置の製造方法を提供する。
【解決手段】六方晶SiCの(0001)Si面に形成した溝ゲート型SiC半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程:
SiC基板のSi面に形成した溝の底面および側面と溝以外のSiC基板面全体に、堆積法によりSiO2層を形成する工程、および
1000〜1300℃での熱酸化により上記SiO2層を成長させて上記ゲート絶縁膜を完成させる工程
を含むことを特徴とする溝ゲート型SiC半導体装置の製造方法。
【選択図】図2
【解決手段】六方晶SiCの(0001)Si面に形成した溝ゲート型SiC半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程:
SiC基板のSi面に形成した溝の底面および側面と溝以外のSiC基板面全体に、堆積法によりSiO2層を形成する工程、および
1000〜1300℃での熱酸化により上記SiO2層を成長させて上記ゲート絶縁膜を完成させる工程
を含むことを特徴とする溝ゲート型SiC半導体装置の製造方法。
【選択図】図2
Description
本発明は、SiC半導体装置の製造方法、特に、SiCのSi面に形成した溝ゲート型SiC半導体装置の製造方法に関する。
従来、溝(トレンチ)部にゲートを形成した六方晶SiC半導体(4H−SiC、6H−SiC)のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)構造は、素子作成面として(000−1)C面を用いていたが(例えば特許文献1)、六方晶SiC半導体(000−1)C面上へのエピタキシャル成長は困難であり、歩留まりや成長の安定性が低いという問題があった。すなわち、表面状態の良好な成長条件が、成長装置内部の部品劣化や堆積物の状況により敏感に変動するため、安定した成長が確保し難い。
これに対して(0001)Si面を用いると、エピタキシャル成長性は良好であるが、熱酸化によるゲート絶縁膜の厚さが溝の底面および溝外の基板表面と、溝内の側面とで大きく異なる。これは、酸化速度が結晶方位により大きく異なり、底面および基板表面〔(0001)Si面〕=1とすると、側面〔(11−20)面、(1−100)面〕≒5、基板裏面〔(000−1)C面〕≒10と大差があるためである。
その結果、図1(A)に示すように、溝の断面が逆メサ状になる。同図において、SiC基板面(図の上面)がSi面であり、裏面(図の下面)がC面である。N+4H−SiC(0001)基板10上に、N−ドリフト層(SiC)12、P−チャネル層(SiC)14、N+コンタクト層(SiC)16を形成し、上面TからN−ドリフト層(SiC)12内に達する溝(トレンチ)18を掘り込んだ後に、熱酸化によりSiO2ゲート絶縁膜20を形成した状態である。
上述したとおり、酸化速度の小さいSi面(基板上面Tおよび溝の底面B)ではゲート絶縁膜20は薄く、その5倍程度に酸化速度が大きい溝の側面Wではゲート絶縁膜20は著しく厚く成長している。溝18のコーナー部では成長速度に大差のある底面Bと側面Wの絶縁膜20の界面に絶縁膜に欠陥Dが生ずる。その結果、図1(B1)に示すように絶縁膜20上に形成したゲート電極22が絶縁膜20の欠陥D上では不連続(X)になり電極の断線が発生する。また、図1(B2)に示すように欠陥D上にゲート電極22が形成されても、欠陥Dを介してゲートとソース/ドレイン間で漏れ電流が発生する。更に、ゲート酸化膜20の厚さが不均一であることによって、チャネル部のキャリア分布が不均一になり、閾値のバラツキが大きくなる。
特許文献2に、ゲート層を作成する際に、SiC層の表面をSi終端とし、CVDによりSiO2層を形成した後、900℃以下でSiのみを熱酸化することにより、ゲート絶縁膜と表面チャネル層との界面が残留炭素をほぼ含まない状態にして、チャネル移動度を高めることが開示されている。しかし、この方法では、900℃以下という低温で熱酸化を行なっており、ゲート絶縁膜と表面チャネル層との界面状態を改善するためにnmオーダーの薄いSiO2を生成するが、ゲート絶縁膜自体の厚さを調整することはできない。
このように、SiCのSi面に溝ゲート型SiC半導体装置を作製する場合、ゲート絶縁膜の厚さを均一に形成することができないという問題があった。
本発明は、均一な厚さのゲート絶縁膜を形成することを可能とした溝ゲート型SiC半導体装置の製造方法を提供することを目的とする。
上記の目的を達成するために、本発明によれば、六方晶SiCの(0001)Si面に形成した溝ゲート型SiC半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程:
SiC基板のSi面に形成した溝の底面および側面と溝以外のSiC基板面全体に、堆積法によりSiO2層を形成する工程、および
1000〜1300℃での熱酸化により上記SiO2層を成長させることにより、上記ゲート絶縁膜を形成する工程
を含むことを特徴とする溝ゲート型SiC半導体装置の製造方法が提供される。
ゲート絶縁膜を形成する処理が、下記の工程:
SiC基板のSi面に形成した溝の底面および側面と溝以外のSiC基板面全体に、堆積法によりSiO2層を形成する工程、および
1000〜1300℃での熱酸化により上記SiO2層を成長させることにより、上記ゲート絶縁膜を形成する工程
を含むことを特徴とする溝ゲート型SiC半導体装置の製造方法が提供される。
第一段階の堆積法によるSiO2層の形成工程においては、堆積方向による形成速度の異方性が高いため、SiO2層が溝の底面および溝以外の基板面全体は厚く、溝の側面には薄く形成され、次いで第二段階の熱酸化によりSiO2層を成長させる工程においては、結晶方位による成長速度の異方性が高いため、成長速度の遅い(0001)Si面である溝の底面および溝以外の基板面全体のSiO2層の成長に対して、溝の側面〔(11−20)面、(1−100)面〕はSiO2層の成長が5倍の速さで進行することにより、初期の堆積厚さの大小関係と追加の成長速度の大小関係が逆転して、全体として均一な厚さのSiO2ゲート絶縁膜が得られる。
図2を参照して、本発明による溝ゲート型SiC半導体装置の製造方法を説明する。
図2(A)に示すように、六方晶SiCの(0001)Si面を基板面とするSiC基板10上に、N−ドリフト層(SiC)12、P−チャネル層(SiC)14、N+コンタクト層(SiC)16をエピタキシャル成長により形成し、上面TからN−ドリフト層(SiC)12内に達する溝(トレンチ)18を掘り込んだ後に、スパッタリング、CVD、電子ビーム蒸着等の堆積法によりSiO2ゲート絶縁膜20を形成した状態である。堆積方向は図中白抜き矢印の方向であり、これに直交する溝底面Bおよび基板上面Tにはゲート絶縁膜20が厚く堆積し、これに比較して堆積方向に平行な溝側面Wにはゲート絶縁膜20が薄く堆積する。
次に図2(B)に示すように、熱酸化によりゲート絶縁膜20を成長させる。その際、ゲート絶縁膜20は初期堆積厚さt1の大きい溝底面Bおよび基板上面Tでは成長速度が遅いため厚さ増加d1は小さく、初期堆積厚さt2の小さい溝側面Wでは成長速度が5倍程度大きいため厚さ増加d2が大きく、初期堆積厚さ(t1、t2)と追加熱酸化厚さ(d1、d2)とが補完し合って、溝内外に亘って均一な厚さのゲート絶縁膜20が得られる。このようにゲート絶縁膜20が均一形成されるので、溝18のコーナー部のゲート絶縁膜20には従来のような欠陥が発生することがない。
その結果、図2(C)に示すように、ゲート絶縁膜20上に形成したゲート電極22には、溝18のコーナー部でも連続して形成されるので、従来のような断線や漏れ電流の発生することがない。
このように、初期堆積厚さの大小関係を補完するためには追加の熱酸化により十分な成長厚さが確保される必要がある。そのため、熱酸化は1000℃〜1300℃の範囲の温度で行なう。図3に、SiC(0001)Si面での酸化速度の温度依存性を示す。1000℃未満では酸化速度が遅すぎて、実質的に酸化が進行しない。一方、1300℃を超えるとSiO2が軟化する傾向が強まり、また、無視できない蒸気圧で揮発が生ずる虞がある。したがって、実用的な制御性を確保して熱酸化を行なうには、温度1000〜1300℃で行なう必要がある。
このように、本発明によれば、素子作成面として(0001)Si面を用いて均一なゲート絶縁膜を形成することができるので、エピタキシャル成長性の良好な(0001)Si面の長所を生かして良好な素子構成層を再現性良く得られる。
以下に実施例により、本発明を更に詳細に説明する。
〔実施例1〕
本発明により横型MOSFET構造を有するSiC半導体装置を作製した。図4に工程を示す。
本発明により横型MOSFET構造を有するSiC半導体装置を作製した。図4に工程を示す。
〔1〕先ず、図4(A)に示すように、下記の手順により、N+4H−SiC(0001)基板30上に、CVD法によりSiCチャネル層32およびSiCコンタクト層34をエピタキシャル成長させた。
N+4H−SiC(0001)基板(オフ角8°)、キャリアガス:H2、Si原料:SiH4、C原料:C3H8、N(窒素)原料:N2、Al原料:TMA(トリメチルアルミニウム)を用いた。
〈1〉P−SiCチャネル層32
膜厚:5μm、Alドープ、キャリア濃度:5×1016cm−3
〈2〉N+SiCコンタクト層34
膜厚:0.5μm、Nドープ、キャリア濃度:3×1018cm−3以上
〔2〕次に、図4(B)に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝36を加工する。
膜厚:5μm、Alドープ、キャリア濃度:5×1016cm−3
〈2〉N+SiCコンタクト層34
膜厚:0.5μm、Nドープ、キャリア濃度:3×1018cm−3以上
〔2〕次に、図4(B)に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝36を加工する。
〈1〉コンタクト層34上に、エッチングマスク用として、CVD法などによりSiO2層を形成した。
〈2〉上記のSiO2層上に、フォトリソグラフィーにより、溝形成位置に開口を持つフォトレジストを形成した。
〈3〉CHF3ガスなどを用いたプラズマエッチングにより、上記フォトレジストの開口内に露出したSiO2層を選択的に除去した。
〈4〉レジスト剥離液やアッシング装置により、上記フォトレジストを除去した。これにより溝形成位置に開口を持つSiO2層から成るエッチングマスクが完成した。
〈5〉SF6などを用いたプラズマエッチングにより、上記のSiO2マスクを介してエッチングを行ない、N+SiCコンタクト層34を貫通し、P−SiCチャネル層32内に至る溝36を形成した。
〈6〉不要となったSiO2マスクをHF溶液などで除去した。これにより、図4(B)に示す状態となった。
〔3〕次に、図4(C)に示すように、スパッタリングまたは電子ビーム蒸着法により、ゲート絶縁膜の初期層として、SiO2層38t(溝底部膜厚80nm)を堆積させた。
〔4〕次に、図4(D)に示すように、酸化炉を用いて熱酸化を行ない、酸化層38dを成長させた。熱酸化層38dにより、溝底部での膜厚で8nm増加した。その結果、合計膜厚(38t+38d)として、溝底部および基板上面で88nm、溝側面で約80nm程度を持つゲート絶縁膜38が得られた。
〔5〕次に、通常の半導体プロセスにより、順次、Ni層40aとTi/Al層40bとから成るドレイン電極40、Ni層42aとTi/Al層42bとから成るソース電極42、Ti/Al層から成るゲート電極44を形成した。これは、フォトレジストパターンを先ず形成し、その上からNi層およびTi/Al層を、またはTi/Al層のみを蒸着し、リフトオフによりフォトレジストと共に電極以外のNi層、Ti/Al層を除去することにより行なった。
ここで、ドレイン電極40、ソース電極42は、Ni蒸着後1000℃で加熱合金化した後、その上にゲート、ソース、ドレインをパターニングしたフォトレジストを形成し、その上にTi(10nm)とAl(2〜4μm)を順次形成することにより、ゲート電極44、ソース電極42、ドレイン電極40を同時に形成した。
<ゲート絶縁膜の観察>
図5に、本実施例により形成したゲート絶縁膜のSEMによる観察像を示す。比較として従来の熱酸化法のみ(熱酸化条件:酸化温度1050℃、原料はO2のみ)により形成したゲート絶縁膜の観察像も併せて示す。
図5に、本実施例により形成したゲート絶縁膜のSEMによる観察像を示す。比較として従来の熱酸化法のみ(熱酸化条件:酸化温度1050℃、原料はO2のみ)により形成したゲート絶縁膜の観察像も併せて示す。
本発明によるゲート絶縁膜は、図5(1)および(2)に示すように、(1)初期堆積厚さは溝底部および基板上面で厚く、溝壁面で薄くなっており、(2)これを熱酸化すると溝底部および基板上面と、溝壁面とでほぼ同等の膜厚になっている。
従来の熱酸化のみによるゲート絶縁膜は、図5(3)に示すように、溝底部および基板上面が非常に薄いのに対して溝側面で5倍程度に著しく厚くなっている。
<ゲート耐圧の測定>
図6に、(1)実施例1および(2)従来例によるゲート/ドレイン間I−V特性を示す。黒塗りプロットは左側縦軸(実数値)、白抜きプロットは右側縦軸(対数値)である。従来2V程度であった耐圧が本発明により20V程度と著しく向上している。
図6に、(1)実施例1および(2)従来例によるゲート/ドレイン間I−V特性を示す。黒塗りプロットは左側縦軸(実数値)、白抜きプロットは右側縦軸(対数値)である。従来2V程度であった耐圧が本発明により20V程度と著しく向上している。
<トランジスタ特性の測定>
図7に、(1)実施例1および(2)従来例について、ゲート電圧によるバイアス依存性を示す。本発明の実施例1により作製したMOSFETはバイアス依存性が明瞭に認められた。これに対して従来例はバイアス依存性が全く認められず、リーク電流のみが観察された。
図7に、(1)実施例1および(2)従来例について、ゲート電圧によるバイアス依存性を示す。本発明の実施例1により作製したMOSFETはバイアス依存性が明瞭に認められた。これに対して従来例はバイアス依存性が全く認められず、リーク電流のみが観察された。
〔実施例2〕
本発明により縦型MOSFET構造を有するSiC半導体装置を作製した。図8に工程を示す。
本発明により縦型MOSFET構造を有するSiC半導体装置を作製した。図8に工程を示す。
〔1〕先ず、図8(A)に示すように、下記の手順により、N+4H−SiC(0001)基板30上に、CVD法によりSiCドリフト層31、SiCチャネル層32およびSiCコンタクト層34をエピタキシャル成長させた。
N+4H−SiC(0001)基板(オフ角8°)、キャリアガス:H2、Si原料:SiH4、C原料:C3H8、N(窒素)原料:N2、Al原料:TMA(トリメチルアルミニウム)を用いた。
〈1〉N−SiCドリフト層31
膜厚:10μm、Nドープ、キャリア濃度:5×1015cm−3
〈2〉P−SiCチャネル層32
膜厚:2μm、Alドープ、キャリア濃度:5×1016cm−3
〈3〉N+SiCコンタクト層34
膜厚:0.5μm、Nドープ、キャリア濃度:3×1018cm−3以上
〔2〕次に、図8(B)に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝36を加工する。
膜厚:10μm、Nドープ、キャリア濃度:5×1015cm−3
〈2〉P−SiCチャネル層32
膜厚:2μm、Alドープ、キャリア濃度:5×1016cm−3
〈3〉N+SiCコンタクト層34
膜厚:0.5μm、Nドープ、キャリア濃度:3×1018cm−3以上
〔2〕次に、図8(B)に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝36を加工する。
〈1〉コンタクト層34上に、エッチングマスク用として、CVD法などによりSiO2層を形成した。
〈2〉上記のSiO2層上に、フォトリソグラフィーにより、溝形成位置に開口を持つフォトレジストを形成した。
〈3〉CHF3ガスなどを用いたプラズマエッチングにより、上記フォトレジストの開口内に露出したSiO2層を選択的に除去した。
〈4〉レジスト剥離液やアッシング装置により、上記フォトレジストを除去した。これにより溝形成位置に開口を持つSiO2層から成るエッチングマスクが完成した。
〈5〉SF6などを用いたプラズマエッチングにより、上記のSiO2マスクを介してエッチングを行ない、N+SiCコンタクト層34およびP−SiCチャネル層32を貫通し、N−SiCドリフト層31内に至る溝36を形成した。
〈6〉不要となったSiO2マスクをHF溶液などで除去した。これにより、図8(B)に示す状態となった。
〔3〕次に、図8(C)に示すように、スパッタリングまたは電子ビーム蒸着法により、ゲート絶縁膜の初期層として、SiO2層38t(溝底部膜厚80nm)を堆積させた。
〔4〕次に、図8(D)に示すように、酸化炉を用いて熱酸化を行ない、酸化層38dを成長させた。熱酸化層38dにより、溝底部での膜厚で8nm増加した。その結果、合計膜厚(38t+38d)として、溝底部および基板上面で88nm、溝側面で約80nm程度を持つゲート絶縁膜38が得られた。
〔5〕次に、図8(E)に示すように、通常の半導体プロセスにより、順次、Ni層40aとTi/Al層40bとから成るドレイン電極40、Ni層42aとTi/Al層42bとから成るソース電極42、Ti/Al層から成るゲート電極44を形成した。
ドレイン電極40およびゲート電極44の形成は、フォトレジストパターンを先ず形成し、その上からNi層およびTi/Al層を、またはTi/Al層のみを蒸着し、リフトオフによりフォトレジストと共に電極以外のNi層、Ti/Al層を除去することにより行なった。
ソース電極42の形成は、基板30の裏面全体に、NiおよびTi/Alを成膜することにより行なった。
また、ドレイン電極40およびソース電極42は、Ni蒸着後1000℃で加熱合金化した後、その上にTi(10nm)とAl(2〜4μm)を順次形成することにより形成した。
実施例2により得られた縦型MOSFETについても、実施例1の横型MOSFETと同様に、ゲート絶縁膜が均一に形成されており、十分なゲート耐圧が得られ、バイアス依存性が明瞭に認められることを確認した。
本発明によれば、均一な厚さのゲート絶縁膜を形成することを可能とした溝ゲート型SiC半導体装置の製造方法が提供される。
10 SiC基板
12 N−ドリフト層(SiC)
14 P−チャネル層(SiC)
16 N+コンタクト層(SiC)
18 溝(トレンチ)
20 SiO2ゲート絶縁膜
22 ゲート電極
t1、t2 ゲート絶縁膜20の初期堆積厚さ
d1、d2 ゲート絶縁膜20の熱酸化増分
30 SiC基板
31 SiCドリフト層
32 SiCチャネル層
34 SiCコンタクト層
36 溝(トレンチ)
38 ゲート絶縁膜
38t 堆積によるゲート絶縁膜の初期層
38d 熱酸化によるゲート絶縁膜の増分
40 ドレイン電極
42 ソース電極
44 ゲート電極
12 N−ドリフト層(SiC)
14 P−チャネル層(SiC)
16 N+コンタクト層(SiC)
18 溝(トレンチ)
20 SiO2ゲート絶縁膜
22 ゲート電極
t1、t2 ゲート絶縁膜20の初期堆積厚さ
d1、d2 ゲート絶縁膜20の熱酸化増分
30 SiC基板
31 SiCドリフト層
32 SiCチャネル層
34 SiCコンタクト層
36 溝(トレンチ)
38 ゲート絶縁膜
38t 堆積によるゲート絶縁膜の初期層
38d 熱酸化によるゲート絶縁膜の増分
40 ドレイン電極
42 ソース電極
44 ゲート電極
Claims (1)
- 六方晶SiCの(0001)Si面に形成した溝ゲート型SiC半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程:
SiC基板のSi面に形成した溝の底面および側面を含む上記SiC基板面に、堆積法によりSiO2層を形成する工程、および
1000〜1300℃での熱酸化により上記SiO2層を成長させることにより、上記ゲート絶縁膜を形成する工程
を含むことを特徴とする溝ゲート型SiC半導体装置の製造方法。
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JP2007157360A JP2008311406A (ja) | 2007-06-14 | 2007-06-14 | 溝ゲート型SiC半導体装置の製造方法 |
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- 2007-06-14 JP JP2007157360A patent/JP2008311406A/ja active Pending
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