JP2008311406A - 溝ゲート型ＳｉＣ半導体装置の製造方法 - Google Patents
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Abstract
【課題】均一な厚さのゲート絶縁膜を形成することを可能とした溝ゲート型ＳｉＣ半導体装置の製造方法を提供する。
【解決手段】六方晶ＳｉＣの（０００１）Ｓｉ面に形成した溝ゲート型ＳｉＣ半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程：
ＳｉＣ基板のＳｉ面に形成した溝の底面および側面と溝以外のＳｉＣ基板面全体に、堆積法によりＳｉＯ２層を形成する工程、および
１０００〜１３００℃での熱酸化により上記ＳｉＯ２層を成長させて上記ゲート絶縁膜を完成させる工程
を含むことを特徴とする溝ゲート型ＳｉＣ半導体装置の製造方法。
【選択図】図２
【解決手段】六方晶ＳｉＣの（０００１）Ｓｉ面に形成した溝ゲート型ＳｉＣ半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程：
ＳｉＣ基板のＳｉ面に形成した溝の底面および側面と溝以外のＳｉＣ基板面全体に、堆積法によりＳｉＯ２層を形成する工程、および
１０００〜１３００℃での熱酸化により上記ＳｉＯ２層を成長させて上記ゲート絶縁膜を完成させる工程
を含むことを特徴とする溝ゲート型ＳｉＣ半導体装置の製造方法。
【選択図】図２
Description
本発明は、ＳｉＣ半導体装置の製造方法、特に、ＳｉＣのＳｉ面に形成した溝ゲート型ＳｉＣ半導体装置の製造方法に関する。
従来、溝（トレンチ）部にゲートを形成した六方晶ＳｉＣ半導体（４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ）のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造は、素子作成面として（０００−１）Ｃ面を用いていたが（例えば特許文献１）、六方晶ＳｉＣ半導体（０００−１）Ｃ面上へのエピタキシャル成長は困難であり、歩留まりや成長の安定性が低いという問題があった。すなわち、表面状態の良好な成長条件が、成長装置内部の部品劣化や堆積物の状況により敏感に変動するため、安定した成長が確保し難い。
これに対して（０００１）Ｓｉ面を用いると、エピタキシャル成長性は良好であるが、熱酸化によるゲート絶縁膜の厚さが溝の底面および溝外の基板表面と、溝内の側面とで大きく異なる。これは、酸化速度が結晶方位により大きく異なり、底面および基板表面〔（０００１）Ｓｉ面〕＝１とすると、側面〔（１１−２０）面、（１−１００）面〕≒５、基板裏面〔（０００−１）Ｃ面〕≒１０と大差があるためである。
その結果、図１（Ａ）に示すように、溝の断面が逆メサ状になる。同図において、ＳｉＣ基板面（図の上面）がＳｉ面であり、裏面（図の下面）がＣ面である。Ｎ＋４Ｈ−ＳｉＣ（０００１）基板１０上に、Ｎ−ドリフト層（ＳｉＣ）１２、Ｐ−チャネル層（ＳｉＣ）１４、Ｎ＋コンタクト層（ＳｉＣ）１６を形成し、上面ＴからＮ−ドリフト層（ＳｉＣ）１２内に達する溝（トレンチ）１８を掘り込んだ後に、熱酸化によりＳｉＯ２ゲート絶縁膜２０を形成した状態である。
上述したとおり、酸化速度の小さいＳｉ面（基板上面Ｔおよび溝の底面Ｂ）ではゲート絶縁膜２０は薄く、その５倍程度に酸化速度が大きい溝の側面Ｗではゲート絶縁膜２０は著しく厚く成長している。溝１８のコーナー部では成長速度に大差のある底面Ｂと側面Ｗの絶縁膜２０の界面に絶縁膜に欠陥Ｄが生ずる。その結果、図１（Ｂ１）に示すように絶縁膜２０上に形成したゲート電極２２が絶縁膜２０の欠陥Ｄ上では不連続（Ｘ）になり電極の断線が発生する。また、図１（Ｂ２）に示すように欠陥Ｄ上にゲート電極２２が形成されても、欠陥Ｄを介してゲートとソース／ドレイン間で漏れ電流が発生する。更に、ゲート酸化膜２０の厚さが不均一であることによって、チャネル部のキャリア分布が不均一になり、閾値のバラツキが大きくなる。
特許文献２に、ゲート層を作成する際に、ＳｉＣ層の表面をＳｉ終端とし、ＣＶＤによりＳｉＯ２層を形成した後、９００℃以下でＳｉのみを熱酸化することにより、ゲート絶縁膜と表面チャネル層との界面が残留炭素をほぼ含まない状態にして、チャネル移動度を高めることが開示されている。しかし、この方法では、９００℃以下という低温で熱酸化を行なっており、ゲート絶縁膜と表面チャネル層との界面状態を改善するためにｎｍオーダーの薄いＳｉＯ２を生成するが、ゲート絶縁膜自体の厚さを調整することはできない。
このように、ＳｉＣのＳｉ面に溝ゲート型ＳｉＣ半導体装置を作製する場合、ゲート絶縁膜の厚さを均一に形成することができないという問題があった。
本発明は、均一な厚さのゲート絶縁膜を形成することを可能とした溝ゲート型ＳｉＣ半導体装置の製造方法を提供することを目的とする。
上記の目的を達成するために、本発明によれば、六方晶ＳｉＣの（０００１）Ｓｉ面に形成した溝ゲート型ＳｉＣ半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程：
ＳｉＣ基板のＳｉ面に形成した溝の底面および側面と溝以外のＳｉＣ基板面全体に、堆積法によりＳｉＯ２層を形成する工程、および
１０００〜１３００℃での熱酸化により上記ＳｉＯ２層を成長させることにより、上記ゲート絶縁膜を形成する工程
を含むことを特徴とする溝ゲート型ＳｉＣ半導体装置の製造方法が提供される。
ゲート絶縁膜を形成する処理が、下記の工程：
ＳｉＣ基板のＳｉ面に形成した溝の底面および側面と溝以外のＳｉＣ基板面全体に、堆積法によりＳｉＯ２層を形成する工程、および
１０００〜１３００℃での熱酸化により上記ＳｉＯ２層を成長させることにより、上記ゲート絶縁膜を形成する工程
を含むことを特徴とする溝ゲート型ＳｉＣ半導体装置の製造方法が提供される。
第一段階の堆積法によるＳｉＯ２層の形成工程においては、堆積方向による形成速度の異方性が高いため、ＳｉＯ２層が溝の底面および溝以外の基板面全体は厚く、溝の側面には薄く形成され、次いで第二段階の熱酸化によりＳｉＯ２層を成長させる工程においては、結晶方位による成長速度の異方性が高いため、成長速度の遅い（０００１）Ｓｉ面である溝の底面および溝以外の基板面全体のＳｉＯ２層の成長に対して、溝の側面〔（１１−２０）面、（１−１００）面〕はＳｉＯ２層の成長が５倍の速さで進行することにより、初期の堆積厚さの大小関係と追加の成長速度の大小関係が逆転して、全体として均一な厚さのＳｉＯ２ゲート絶縁膜が得られる。
図２を参照して、本発明による溝ゲート型ＳｉＣ半導体装置の製造方法を説明する。
図２（Ａ）に示すように、六方晶ＳｉＣの（０００１）Ｓｉ面を基板面とするＳｉＣ基板１０上に、Ｎ−ドリフト層（ＳｉＣ）１２、Ｐ−チャネル層（ＳｉＣ）１４、Ｎ＋コンタクト層（ＳｉＣ）１６をエピタキシャル成長により形成し、上面ＴからＮ−ドリフト層（ＳｉＣ）１２内に達する溝（トレンチ）１８を掘り込んだ後に、スパッタリング、ＣＶＤ、電子ビーム蒸着等の堆積法によりＳｉＯ２ゲート絶縁膜２０を形成した状態である。堆積方向は図中白抜き矢印の方向であり、これに直交する溝底面Ｂおよび基板上面Ｔにはゲート絶縁膜２０が厚く堆積し、これに比較して堆積方向に平行な溝側面Ｗにはゲート絶縁膜２０が薄く堆積する。
次に図２（Ｂ）に示すように、熱酸化によりゲート絶縁膜２０を成長させる。その際、ゲート絶縁膜２０は初期堆積厚さｔ１の大きい溝底面Ｂおよび基板上面Ｔでは成長速度が遅いため厚さ増加ｄ１は小さく、初期堆積厚さｔ２の小さい溝側面Ｗでは成長速度が５倍程度大きいため厚さ増加ｄ２が大きく、初期堆積厚さ（ｔ１、ｔ２）と追加熱酸化厚さ（ｄ１、ｄ２）とが補完し合って、溝内外に亘って均一な厚さのゲート絶縁膜２０が得られる。このようにゲート絶縁膜２０が均一形成されるので、溝１８のコーナー部のゲート絶縁膜２０には従来のような欠陥が発生することがない。
その結果、図２（Ｃ）に示すように、ゲート絶縁膜２０上に形成したゲート電極２２には、溝１８のコーナー部でも連続して形成されるので、従来のような断線や漏れ電流の発生することがない。
このように、初期堆積厚さの大小関係を補完するためには追加の熱酸化により十分な成長厚さが確保される必要がある。そのため、熱酸化は１０００℃〜１３００℃の範囲の温度で行なう。図３に、ＳｉＣ（０００１）Ｓｉ面での酸化速度の温度依存性を示す。１０００℃未満では酸化速度が遅すぎて、実質的に酸化が進行しない。一方、１３００℃を超えるとＳｉＯ２が軟化する傾向が強まり、また、無視できない蒸気圧で揮発が生ずる虞がある。したがって、実用的な制御性を確保して熱酸化を行なうには、温度１０００〜１３００℃で行なう必要がある。
このように、本発明によれば、素子作成面として（０００１）Ｓｉ面を用いて均一なゲート絶縁膜を形成することができるので、エピタキシャル成長性の良好な（０００１）Ｓｉ面の長所を生かして良好な素子構成層を再現性良く得られる。
以下に実施例により、本発明を更に詳細に説明する。
〔実施例１〕
本発明により横型ＭＯＳＦＥＴ構造を有するＳｉＣ半導体装置を作製した。図４に工程を示す。
本発明により横型ＭＯＳＦＥＴ構造を有するＳｉＣ半導体装置を作製した。図４に工程を示す。
〔１〕先ず、図４（Ａ）に示すように、下記の手順により、Ｎ＋４Ｈ−ＳｉＣ（０００１）基板３０上に、ＣＶＤ法によりＳｉＣチャネル層３２およびＳｉＣコンタクト層３４をエピタキシャル成長させた。
Ｎ＋４Ｈ−ＳｉＣ（０００１）基板（オフ角８°）、キャリアガス：Ｈ２、Ｓｉ原料：ＳｉＨ４、Ｃ原料：Ｃ３Ｈ８、Ｎ（窒素）原料：Ｎ２、Ａｌ原料：ＴＭＡ（トリメチルアルミニウム）を用いた。
〈１〉Ｐ−ＳｉＣチャネル層３２
膜厚：５μｍ、Ａｌドープ、キャリア濃度：５×１０１６ｃｍ−３
〈２〉Ｎ＋ＳｉＣコンタクト層３４
膜厚：０．５μｍ、Ｎドープ、キャリア濃度：３×１０１８ｃｍ−３以上
〔２〕次に、図４（Ｂ）に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝３６を加工する。
膜厚：５μｍ、Ａｌドープ、キャリア濃度：５×１０１６ｃｍ−３
〈２〉Ｎ＋ＳｉＣコンタクト層３４
膜厚：０．５μｍ、Ｎドープ、キャリア濃度：３×１０１８ｃｍ−３以上
〔２〕次に、図４（Ｂ）に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝３６を加工する。
〈１〉コンタクト層３４上に、エッチングマスク用として、ＣＶＤ法などによりＳｉＯ２層を形成した。
〈２〉上記のＳｉＯ２層上に、フォトリソグラフィーにより、溝形成位置に開口を持つフォトレジストを形成した。
〈３〉ＣＨＦ３ガスなどを用いたプラズマエッチングにより、上記フォトレジストの開口内に露出したＳｉＯ２層を選択的に除去した。
〈４〉レジスト剥離液やアッシング装置により、上記フォトレジストを除去した。これにより溝形成位置に開口を持つＳｉＯ２層から成るエッチングマスクが完成した。
〈５〉ＳＦ６などを用いたプラズマエッチングにより、上記のＳｉＯ２マスクを介してエッチングを行ない、Ｎ＋ＳｉＣコンタクト層３４を貫通し、Ｐ−ＳｉＣチャネル層３２内に至る溝３６を形成した。
〈６〉不要となったＳｉＯ２マスクをＨＦ溶液などで除去した。これにより、図４（Ｂ）に示す状態となった。
〔３〕次に、図４（Ｃ）に示すように、スパッタリングまたは電子ビーム蒸着法により、ゲート絶縁膜の初期層として、ＳｉＯ２層３８ｔ（溝底部膜厚８０ｎｍ）を堆積させた。
〔４〕次に、図４（Ｄ）に示すように、酸化炉を用いて熱酸化を行ない、酸化層３８ｄを成長させた。熱酸化層３８ｄにより、溝底部での膜厚で８ｎｍ増加した。その結果、合計膜厚（３８ｔ＋３８ｄ）として、溝底部および基板上面で８８ｎｍ、溝側面で約８０ｎｍ程度を持つゲート絶縁膜３８が得られた。
〔５〕次に、通常の半導体プロセスにより、順次、Ｎｉ層４０ａとＴｉ／Ａｌ層４０ｂとから成るドレイン電極４０、Ｎｉ層４２ａとＴｉ／Ａｌ層４２ｂとから成るソース電極４２、Ｔｉ／Ａｌ層から成るゲート電極４４を形成した。これは、フォトレジストパターンを先ず形成し、その上からＮｉ層およびＴｉ／Ａｌ層を、またはＴｉ／Ａｌ層のみを蒸着し、リフトオフによりフォトレジストと共に電極以外のＮｉ層、Ｔｉ／Ａｌ層を除去することにより行なった。
ここで、ドレイン電極４０、ソース電極４２は、Ｎｉ蒸着後１０００℃で加熱合金化した後、その上にゲート、ソース、ドレインをパターニングしたフォトレジストを形成し、その上にＴｉ（１０ｎｍ）とＡｌ（２〜４μｍ）を順次形成することにより、ゲート電極４４、ソース電極４２、ドレイン電極４０を同時に形成した。
＜ゲート絶縁膜の観察＞
図５に、本実施例により形成したゲート絶縁膜のＳＥＭによる観察像を示す。比較として従来の熱酸化法のみ（熱酸化条件：酸化温度１０５０℃、原料はＯ2のみ）により形成したゲート絶縁膜の観察像も併せて示す。
図５に、本実施例により形成したゲート絶縁膜のＳＥＭによる観察像を示す。比較として従来の熱酸化法のみ（熱酸化条件：酸化温度１０５０℃、原料はＯ2のみ）により形成したゲート絶縁膜の観察像も併せて示す。
本発明によるゲート絶縁膜は、図５（１）および（２）に示すように、（１）初期堆積厚さは溝底部および基板上面で厚く、溝壁面で薄くなっており、（２）これを熱酸化すると溝底部および基板上面と、溝壁面とでほぼ同等の膜厚になっている。
従来の熱酸化のみによるゲート絶縁膜は、図５（３）に示すように、溝底部および基板上面が非常に薄いのに対して溝側面で５倍程度に著しく厚くなっている。
＜ゲート耐圧の測定＞
図６に、（１）実施例１および（２）従来例によるゲート／ドレイン間Ｉ−Ｖ特性を示す。黒塗りプロットは左側縦軸（実数値）、白抜きプロットは右側縦軸（対数値）である。従来２Ｖ程度であった耐圧が本発明により２０Ｖ程度と著しく向上している。
図６に、（１）実施例１および（２）従来例によるゲート／ドレイン間Ｉ−Ｖ特性を示す。黒塗りプロットは左側縦軸（実数値）、白抜きプロットは右側縦軸（対数値）である。従来２Ｖ程度であった耐圧が本発明により２０Ｖ程度と著しく向上している。
＜トランジスタ特性の測定＞
図７に、（１）実施例１および（２）従来例について、ゲート電圧によるバイアス依存性を示す。本発明の実施例１により作製したＭＯＳＦＥＴはバイアス依存性が明瞭に認められた。これに対して従来例はバイアス依存性が全く認められず、リーク電流のみが観察された。
図７に、（１）実施例１および（２）従来例について、ゲート電圧によるバイアス依存性を示す。本発明の実施例１により作製したＭＯＳＦＥＴはバイアス依存性が明瞭に認められた。これに対して従来例はバイアス依存性が全く認められず、リーク電流のみが観察された。
〔実施例２〕
本発明により縦型ＭＯＳＦＥＴ構造を有するＳｉＣ半導体装置を作製した。図８に工程を示す。
本発明により縦型ＭＯＳＦＥＴ構造を有するＳｉＣ半導体装置を作製した。図８に工程を示す。
〔１〕先ず、図８（Ａ）に示すように、下記の手順により、Ｎ＋４Ｈ−ＳｉＣ（０００１）基板３０上に、ＣＶＤ法によりＳｉＣドリフト層３１、ＳｉＣチャネル層３２およびＳｉＣコンタクト層３４をエピタキシャル成長させた。
Ｎ＋４Ｈ−ＳｉＣ（０００１）基板（オフ角８°）、キャリアガス：Ｈ２、Ｓｉ原料：ＳｉＨ４、Ｃ原料：Ｃ３Ｈ８、Ｎ（窒素）原料：Ｎ２、Ａｌ原料：ＴＭＡ（トリメチルアルミニウム）を用いた。
〈１〉Ｎ−ＳｉＣドリフト層３１
膜厚：１０μｍ、Ｎドープ、キャリア濃度：５×１０１５ｃｍ−３
〈２〉Ｐ−ＳｉＣチャネル層３２
膜厚：２μｍ、Ａｌドープ、キャリア濃度：５×１０１６ｃｍ−３
〈３〉Ｎ＋ＳｉＣコンタクト層３４
膜厚：０．５μｍ、Ｎドープ、キャリア濃度：３×１０１８ｃｍ−３以上
〔２〕次に、図８（Ｂ）に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝３６を加工する。
膜厚：１０μｍ、Ｎドープ、キャリア濃度：５×１０１５ｃｍ−３
〈２〉Ｐ−ＳｉＣチャネル層３２
膜厚：２μｍ、Ａｌドープ、キャリア濃度：５×１０１６ｃｍ−３
〈３〉Ｎ＋ＳｉＣコンタクト層３４
膜厚：０．５μｍ、Ｎドープ、キャリア濃度：３×１０１８ｃｍ−３以上
〔２〕次に、図８（Ｂ）に示すように、下記の手順により、通常の半導体プロセスを用いてゲート溝３６を加工する。
〈１〉コンタクト層３４上に、エッチングマスク用として、ＣＶＤ法などによりＳｉＯ２層を形成した。
〈２〉上記のＳｉＯ２層上に、フォトリソグラフィーにより、溝形成位置に開口を持つフォトレジストを形成した。
〈３〉ＣＨＦ３ガスなどを用いたプラズマエッチングにより、上記フォトレジストの開口内に露出したＳｉＯ２層を選択的に除去した。
〈４〉レジスト剥離液やアッシング装置により、上記フォトレジストを除去した。これにより溝形成位置に開口を持つＳｉＯ２層から成るエッチングマスクが完成した。
〈５〉ＳＦ６などを用いたプラズマエッチングにより、上記のＳｉＯ２マスクを介してエッチングを行ない、Ｎ＋ＳｉＣコンタクト層３４およびＰ−ＳｉＣチャネル層３２を貫通し、Ｎ−ＳｉＣドリフト層３１内に至る溝３６を形成した。
〈６〉不要となったＳｉＯ２マスクをＨＦ溶液などで除去した。これにより、図８（Ｂ）に示す状態となった。
〔３〕次に、図８（Ｃ）に示すように、スパッタリングまたは電子ビーム蒸着法により、ゲート絶縁膜の初期層として、ＳｉＯ２層３８ｔ（溝底部膜厚８０ｎｍ）を堆積させた。
〔４〕次に、図８（Ｄ）に示すように、酸化炉を用いて熱酸化を行ない、酸化層３８ｄを成長させた。熱酸化層３８ｄにより、溝底部での膜厚で８ｎｍ増加した。その結果、合計膜厚（３８ｔ＋３８ｄ）として、溝底部および基板上面で８８ｎｍ、溝側面で約８０ｎｍ程度を持つゲート絶縁膜３８が得られた。
〔５〕次に、図８（Ｅ）に示すように、通常の半導体プロセスにより、順次、Ｎｉ層４０ａとＴｉ／Ａｌ層４０ｂとから成るドレイン電極４０、Ｎｉ層４２ａとＴｉ／Ａｌ層４２ｂとから成るソース電極４２、Ｔｉ／Ａｌ層から成るゲート電極４４を形成した。
ドレイン電極４０およびゲート電極４４の形成は、フォトレジストパターンを先ず形成し、その上からＮｉ層およびＴｉ／Ａｌ層を、またはＴｉ／Ａｌ層のみを蒸着し、リフトオフによりフォトレジストと共に電極以外のＮｉ層、Ｔｉ／Ａｌ層を除去することにより行なった。
ソース電極４２の形成は、基板３０の裏面全体に、ＮｉおよびＴｉ／Ａｌを成膜することにより行なった。
また、ドレイン電極４０およびソース電極４２は、Ｎｉ蒸着後１０００℃で加熱合金化した後、その上にＴｉ（１０ｎｍ）とＡｌ（２〜４μｍ）を順次形成することにより形成した。
実施例２により得られた縦型ＭＯＳＦＥＴについても、実施例１の横型ＭＯＳＦＥＴと同様に、ゲート絶縁膜が均一に形成されており、十分なゲート耐圧が得られ、バイアス依存性が明瞭に認められることを確認した。
本発明によれば、均一な厚さのゲート絶縁膜を形成することを可能とした溝ゲート型ＳｉＣ半導体装置の製造方法が提供される。
１０ ＳｉＣ基板
１２ Ｎ−ドリフト層（ＳｉＣ）
１４ Ｐ−チャネル層（ＳｉＣ）
１６ Ｎ＋コンタクト層（ＳｉＣ）
１８ 溝（トレンチ）
２０ ＳｉＯ２ゲート絶縁膜
２２ ゲート電極
ｔ１、ｔ２ ゲート絶縁膜２０の初期堆積厚さ
ｄ１、ｄ２ ゲート絶縁膜２０の熱酸化増分
３０ ＳｉＣ基板
３１ ＳｉＣドリフト層
３２ ＳｉＣチャネル層
３４ ＳｉＣコンタクト層
３６ 溝（トレンチ）
３８ ゲート絶縁膜
３８ｔ 堆積によるゲート絶縁膜の初期層
３８ｄ 熱酸化によるゲート絶縁膜の増分
４０ ドレイン電極
４２ ソース電極
４４ ゲート電極
１２ Ｎ−ドリフト層（ＳｉＣ）
１４ Ｐ−チャネル層（ＳｉＣ）
１６ Ｎ＋コンタクト層（ＳｉＣ）
１８ 溝（トレンチ）
２０ ＳｉＯ２ゲート絶縁膜
２２ ゲート電極
ｔ１、ｔ２ ゲート絶縁膜２０の初期堆積厚さ
ｄ１、ｄ２ ゲート絶縁膜２０の熱酸化増分
３０ ＳｉＣ基板
３１ ＳｉＣドリフト層
３２ ＳｉＣチャネル層
３４ ＳｉＣコンタクト層
３６ 溝（トレンチ）
３８ ゲート絶縁膜
３８ｔ 堆積によるゲート絶縁膜の初期層
３８ｄ 熱酸化によるゲート絶縁膜の増分
４０ ドレイン電極
４２ ソース電極
４４ ゲート電極
Claims (1)
- 六方晶ＳｉＣの（０００１）Ｓｉ面に形成した溝ゲート型ＳｉＣ半導体装置の製造方法において、
ゲート絶縁膜を形成する処理が、下記の工程：
ＳｉＣ基板のＳｉ面に形成した溝の底面および側面を含む上記ＳｉＣ基板面に、堆積法によりＳｉＯ２層を形成する工程、および
１０００〜１３００℃での熱酸化により上記ＳｉＯ２層を成長させることにより、上記ゲート絶縁膜を形成する工程
を含むことを特徴とする溝ゲート型ＳｉＣ半導体装置の製造方法。
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| JP2007157360A JP2008311406A (ja) | 2007-06-14 | 2007-06-14 | 溝ゲート型ＳｉＣ半導体装置の製造方法 |
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- 2007-06-14 JP JP2007157360A patent/JP2008311406A/ja active Pending
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