JP2016157762A - 半導体装置及びその製造方法 - Google Patents

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良介 飯島
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Abstract

【課題】高い移動度の半導体装置を提供する。【解決手段】実施形態の半導体装置は、ＳｉＣ層と、ゲート電極と、ＳｉＣ層とゲート電極との間に設けられるゲート絶縁膜と、ＳｉＣ層とゲート絶縁膜との間に設けられ、窒素（Ｎ）の濃度分布のピークと、フッ素（Ｆ）の濃度分布のピークを有する第１の領域と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失且つ高温動作可能な半導体デバイスを実現することができる。
しかし、ＳｉＣを用いてＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する場合、半導体と絶縁膜との間に存在する界面準位の量がＳｉと比較して大きくなる。このため、電荷の移動度が低下し、ＭＩＳＦＥＴ（Ｍｅａｔｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のオン抵抗が高くなるという問題がある。
特開２０１４−１０３１７５号公報
本発明が解決しようとする課題は、高い移動度の半導体装置及びその製造方法を提供することにある。
実施形態の半導体装置は、ＳｉＣ層と、ゲート電極と、前記ＳｉＣ層と前記ゲート電極との間に設けられるゲート絶縁膜と、前記ＳｉＣ層と前記ゲート絶縁膜との間に設けられ、窒素（Ｎ）の濃度分布のピークと、フッ素（Ｆ）の濃度分布のピークを有する第１の領域と、を備える。
第１の実施形態の半導体装置を示す模式断面図である。 第１の実施形態のＳｉＣの結晶構造を示す図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の作用及び効果の説明図である。 第１の実施形態の作用及び効果の説明図である。 第１の実施形態の作用及び効果の説明図である。 第１の実施形態の作用及び効果の説明図である。 第２の実施形態の半導体装置を示す模式断面図である。 第３の実施形態の半導体装置を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、ＳｉＣ層と、ゲート電極と、ＳｉＣ層とゲート電極との間に設けられるゲート絶縁膜と、ＳｉＣ層とゲート絶縁膜との間に設けられ、窒素（Ｎ）の濃度分布のピークと、フッ素（Ｆ）の濃度分布のピークを有する第１の領域と、を備える。
以下、便宜上、上記第１の領域を第１の界面領域と称する。
図１は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ１００は、ｐウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
このＭＩＳＦＥＴ１００は、第１と第２の面を有するｎ＋型のＳｉＣ基板１２を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。
このＳｉＣ基板１２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
図２は、ＳｉＣの結晶構造を示す図である。ＳｉＣの代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面にはＳｉ（シリコン）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００−１｝面と表記する。カーボン面にはＣ（炭素）が配列している
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。ｍ面及びａ面は、法線方向が＜０００−１＞方向に対し垂直である。ｍ面及びａ面には、Ｓｉ（シリコン）及びＣ（炭素）の双方が配列している。
以下、ＳｉＣ基板１２の第１の面がシリコン面に対し０度以上１０度以下傾斜した面、第２の面がカーボン面に対し０度以上１０度以下傾斜した面である場合を例に説明する。シリコン面に対し０度以上１０度以下傾斜した面、及び、カーボン面に対し０度以上１０度以下傾斜した面は、それぞれ、特性上、シリコン面、カーボン面とほぼ同等とみなすことができる。
ＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上１×１０１７ｃｍ−３以下のｎ−型のドリフト層（ＳｉＣ層）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１２上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト層１４の表面も、シリコン面に対し０度以上１０度以下傾斜した面である。ドリフト層１４の膜厚は、例えば、３μｍ以上１００μｍ以下である。
ドリフト層１４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下のｐ型のｐウェル領域１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐウェル領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域１８が形成されている。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
また、ｐウェル領域１６の一部表面であって、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のｐウェルコンタクト領域２０が形成されている。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ＭＩＳＦＥＴ１００は、ドリフト層１４及びｐウェル領域１６の表面に連続的に、これらの層及び領域を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８は、｛０００１｝面に対し０度以上１０度以下傾斜した表面に形成されている。
ゲート絶縁膜２８には、例えば、シリコン酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。ゲート絶縁膜２８のリーク電流を抑制する観点からは、ｈｉｇｈ−ｋ絶縁膜と比較して、バンドギャップの大きいシリコン酸化膜を適用することが望ましい。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物がドーピングされた多結晶シリコンである。ｎ型不純物は、例えば、Ｐ（リン）やＡｓ（ヒ素）である。ｐ型不純物は、例えば、Ｂ（ボロン）である。ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
ゲート電極３０下の、ソース領域１８とドリフト層１４とに挟まれるｐウェル領域１６がＭＩＳＦＥＴ１００のチャネル領域として機能する。
ゲート絶縁膜２８は、ゲート電極３０とドリフト層１４との間に設けられる。そして、ドリフト層１４とゲート絶縁膜２８との間の界面には、第１の界面領域（第１の領域）４０が設けられる。第１の界面領域４０は、窒素（Ｎ）とフッ素（Ｆ）を含有する。
窒素（Ｎ）及びフッ素（Ｆ）は、例えば、ドリフト層１４とゲート絶縁膜２８との間の界面に偏析している。第１の界面領域４０は、窒素（Ｎ）の濃度分布のピークと、フッ素（Ｆ）の濃度分布のピークを有する。
第１の界面領域４０の窒素の濃度分布のピークの濃度が、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。また、第１の第１の界面領域４０のフッ素の濃度分布のピークの濃度が１×１０１８ｃｍ−３以上であることが望ましく、５×１０１８ｃｍ−３以上であることがより望ましい。
また、第１の界面領域４０の窒素の濃度分布のピーク、及び、第１の界面領域４０のフッ素の濃度分布のピークの半値全幅が２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
第１の界面領域４０の窒素やフッ素の濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で、測定することが可能である。第１の界面領域４０の元素の濃度の測定は、絶縁膜（シリコン酸化膜）を感度基準として用いる。
第１の界面領域４０の窒素は、ドリフト層（ＳｉＣ層）１４の最上層のシリコン（Ｓｉ）を置換し、いわゆる終端構造を形成している。４価であるシリコンを、３価の窒素で置換することにより、界面のダングリングボンドを終端する。第１の界面領域４０のフッ素は、ドリフト層（ＳｉＣ層）１４の最上層のシリコン（Ｓｉ）のダングリングボンドに結合し、終端構造を形成している。
ゲート絶縁膜２８とゲート電極３０との間には、第２の界面領域（第２の領域）６０が設けられる。第２の界面領域６０は、フッ素（Ｆ）の濃度分布のピークを有する。
また、第２の界面領域６０のフッ素の濃度分布のピークの濃度が１×１０１８ｃｍ−３以上であることが望ましく、５×１０１８ｃｍ−３以上であることがより望ましい。
ＭＩＳＦＥＴ１００は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される導電性のソース電極３４を備えている。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。
また、ＳｉＣ基板１２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のドレイン電極３６が形成されている。ドレイン電極３６は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、ＳｉＣ層上にゲート絶縁膜を形成し、窒化ガス雰囲気中で第１の熱処理を行い、ゲート絶縁膜上にｎ型不純物又はｐ型不純物を含有する多結晶シリコンを堆積し、多結晶シリコンにフッ素をイオン注入し、ｎ型不純物又はｐ型不純物を活性化させる第２の熱処理を行う。
図３−図９は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、シリコン面に対し０度以上１０度以下傾斜した第１の面と、カーボン面に対し０度以上１０度以下傾斜した第２の面を有するｎ＋型のＳｉＣ基板１２を準備する。次に、ＳｉＣ基板１２の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト層（ＳｉＣ層）１４を形成する。ドリフト層１４の表面も、シリコン面に対し０度以上１０度以下傾斜した面となる。
次に、公知のフォトリソグラフィー法とイオン注入法により、ｐ型のｐウェル領域１６、ｎ＋型のソース領域１８、及び、ｐ＋型のｐウェルコンタクト領域２０を形成する（図３）。
次に、ｎ−型のドリフト層（ＳｉＣ層）１４の表面に、ゲート絶縁膜２８を形成する（図４）。ゲート絶縁膜２８は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積されるシリコン酸化膜である。なお、ゲート絶縁膜２８は熱酸化法により形成される熱酸化膜であってもかまわない。
ゲート絶縁膜２８の形成後に、ゲート絶縁膜２８のデンシファイのためのアニールを行っても構わない。アニールは、例えば、窒素やアルゴン等の不活性ガス雰囲気下で、１０００℃以上１３００℃以下の温度で行われる。
次に、窒化ガス雰囲気中で窒化処理（第１の熱処理）を行い第１の界面領域（第１の領域）４０を形成する（図５）。窒化ガスは、例えば、熱窒化である。例えば、一酸化窒素（ＮＯ）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）である。窒化処理の温度は、例えば、１０００℃以上１３００℃以下である。
窒化処理により、ドリフト層１４とゲート絶縁膜２８との界面を窒化する。具体的には、窒素がドリフト層１４表面のシリコンを置換して終端構造を形成する。
なお、窒化ガス雰囲気中での熱処理（第１の熱処理）は、ゲート絶縁膜２８の形成前に行うことも可能である。また、窒化ガスにＮＯガス、Ｎ２Ｏガスを用いる場合には、窒化ガス雰囲気中での熱処理（第１の熱処理）を、ゲート絶縁膜２８の形成と兼ねることも可能である。
次に、公知のプロセスにより、ゲート絶縁膜２８上にｎ型不純物又はｐ型不純物を含有する多結晶シリコン３８を堆積する（図６）。ｎ型不純物は、Ｐ（リン）やＡｓ（ヒ素）である。ｐ型不純物は、例えば、Ｂ（ボロン）である。多結晶シリコン３８は、例えば、ＬＰＣＶＤ法により形成される。
次に、多結晶シリコン３８にフッ素をイオン注入する（図７）。次に、多結晶シリコン３８中のｎ型不純物又はｐ型不純物を活性化させる活性化アニール（第２の熱処理）を行う。
活性化アニールは、例えば、非酸化性雰囲気で行う。例えば、ＦＧ（Ｆｏｒｍｉｎｇ Ｇａｓ）雰囲気中で行う。活性化アニールの温度は、例えば、８００℃以上１１００℃以下である。
活性化アニールにより、多結晶シリコン３８中に導入されたフッ素を拡散させ、ドリフト層１４とゲート絶縁膜２８との界面、すなわち、第１の界面領域（第１の領域）４０に偏析させる。より具体的には、フッ素は、ドリフト層１４とゲート絶縁膜２８との界面のダングリングボンドに結合して、界面に分布する。
また、活性化アニールにより、フッ素を、ゲート絶縁膜２８と多結晶シリコン３８との界面、すなわち、第２の界面領域（第２の領域）６０に偏析させる（図８）。
次に、公知のプロセスにより、多結晶シリコン３８をパターニングしてゲート電極３０を形成する（図９）。その後、公知のプロセスにより、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を形成し、図１に示す本実施形態のＭＩＳＦＥＴ１００が製造される。
なお、ゲート電極３０の形成後に、９００℃以上の第３の熱処理が行われる。第３の熱処理は、例えば、ソース電極３４やドレイン電極３６をシリサイドで形成する場合のシリサイド化アニールである。また、第３の熱処理は、例えば、層間絶縁膜３２のデンシファイのためのアニールである。第３の熱処理は、活性化アニール（第２の熱処理）よりも高温である。第３の熱処理は、例えば、１０００℃以上１２００℃以下である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
図１０は、本実施形態の半導体装置の作用及び効果の説明図である。ＳｉＣを用いたＭＩＳ構造の界面近傍の状態を模式的に示す。図１０では、ＳｉＣの表面がＳｉ面であり、ゲート絶縁膜がシリコン酸化膜である場合を例示している。
ＳｉＣを用いたＭＩＳ構造において、高い移動度が実現できない原因の一つは、図１０（ａ）に示すように界面に存在するダングリングボンドが、界面準位を形成することにあると考えられる。
界面に存在するダングリングボンドを終端するために、図１０（ｂ）に示すように、ＳｉＣ表面の４価であるシリコンを、３価の窒素で置換することにより、界面のダングリングボンドを終端する方法が考えられる。しかし、この方法では、窒素原子間のクーロン反発力や、窒素でシリコンを置換したことによる歪の影響で、ＳｉＣ表面のすべてのダングリングボンドを終端することが困難である。
本実施形態の半導体装置では、図１０（ｃ）に示すように、窒素による終端に加えて、残存するシリコンのダングリングを１価のフッ素によって終端する。この終端構造により、界面のダングリングボンドの量が低減され、界面準位の量も低減する。したがって、高い移動度のＭＩＳＦＥＴ１００が実現される。
図１１は、本実施形態の半導体装置の作用及び効果の説明図である。界面にフッ素を導入した場合と、導入しない場合とでのＭＯＳＦＥＴの移動度を示す。図１１（ａ）はＳｉＣの表面がＳｉ面の場合、図１１（ｂ）はＳｉＣの表面がＣ面の場合である。
ゲート絶縁膜２８は、シリコン酸化膜の堆積膜とした。１２５０℃の１００％ＮＯ雰囲気で窒化処理を行った。ゲート電極３０はリンをドープした多結晶シリコンとした。リンを活性化し、フッ素を拡散させる活性化アニールは、９００℃のＦＧ雰囲気で行った。
図１１から明らかなように、界面にフッ素を偏析させることにより、Ｓｉ面、Ｃ面いずれの場合も、移動度が向上する。
図１２は、本実施形態の半導体装置の作用及び効果の説明図である。フッ素を拡散させる活性化アニールの温度を変化させた場合のフッ素濃度プロファイルを示す。
図１２に示すように、活性化アニールが９００℃、１０００℃、１１００℃のいずれの場合でも、フッ素の偏析する第１の界面領域（第１の領域）４０、及び、フッ素の偏析する第２の界面領域（第１の領域）６０の存在が確認される。したがって、１１００℃の高温プロセスによっても、ダングリングボンドとフッ素の結合の耐熱性が高いことにより、フッ素の脱離が生じにくいと言える。
図１３は、本実施形態の半導体装置の作用及び効果の説明図である。ＭＩＳ構造に電気ストレスを印加した後の閾値電圧変動を示す。Ｓｉ面及びＣ面それぞれについて、界面にフッ素を導入した場合と、導入しない場合を示す。印加電圧はゲート電極に対して＋２０Ｖ、電圧印加時間は１０００秒、電圧印加時の温度は１７５℃とした。
図１３から明らかなように、界面にフッ素を偏析させることにより、Ｓｉ面、Ｃ面いずれの場合も、閾値電圧変動が減少している。ダングリングボンドとフッ素の結合の電気ストレス耐性が高いことによりフッ素の脱離が生じにくく、界面準位の量の変動が生じにくいためと考えられる。
ＭＩＳＦＥＴの移動度に影響を与える界面準位は、伝導帯端からのエネルギー準位（Ｅｃ−Ｅｉｔ）が、例えば、０．２ｅＶと浅い準位であると考えられる。
ＳｉＣ層とシリコン酸化膜との界面の界面準位の面密度（＠Ｅｃ−Ｅｉｔ＝０．２ｅＶ）は、少なくとも１×１０１２ｃｍ−２程度である。窒素による終端構造により界面準位を低減させるためには、少なくとも１×１０１２ｃｍ−２の面密度に相当する窒素が第１の界面領域４０に存在することが望ましい。
上記、面密度に相当する窒素が、厚さ１ｎｍの第１の界面領域４０に分布していると仮定すると、窒素の濃度は１×１０１９ｃｍ−３となる。したがって、第１の界面領域４０の窒素の濃度分布のピークの濃度が１×１０１９ｃｍ−３以上であることが望ましい。ダングリングボンドを十分終端させる観点から、第１の界面領域４０の窒素の濃度分布のピークの濃度が１×１０２０ｃｍ−３以上であることがより望ましい。
しかし、窒素によるダングリングボンドの終端のみでは、界面準位の面密度を１×１０１１ｃｍ−２以下に低減することは困難である。したがって、１×１０１１ｃｍ−２の面密度に相当する量のフッ素が、第１の界面領域４０に存在することが望ましい。
上記、面密度に相当するフッ素が、厚さ１ｎｍの第１の界面領域４０に分布していると仮定すると、フッ素の濃度は１×１０１８ｃｍ−３となる。したがって、第１の界面領域４０のフッ素の濃度分布のピークの濃度が１×１０１８ｃｍ−３以上であることが望ましい。ダングリングボンドを十分終端させる観点から、第１の界面領域４０のフッ素の濃度分布のピークの濃度が１×１０１９ｃｍ−３以上であることががより望ましい。
更に、本実施形態の半導体装置は、ゲート絶縁膜２８とゲート電極３０との間に、第２の界面領域（第２の領域）６０を備える。第２の界面領域６０は、フッ素が含有される。
多結晶シリコンのゲート電極３０に含有されるｎ型不純物やｐ型不純物の一部は、活性化アニールの際に、ゲート絶縁膜２８側に拡散する。例えば、不純物であるリン（Ｐ）やボロン（Ｂ）はゲート絶縁膜２８中に入ることで欠陥を形成し、ゲート絶縁膜２８の信頼性が低下する恐れがある。
フッ素を含有する第２の界面領域（第２の領域）６０を備えることで、例えば、リン（Ｐ）やボロン（Ｂ）によってゲート絶縁膜２８中に形成される欠陥を不活性化することが可能になる。したがって、ゲート絶縁膜２８の信頼性が向上する。
以上、本実施形態によれば、ＳｉＣ層とゲート絶縁膜との間の界面準位が低減され、高い移動度を備えたＭＩＳＦＥＴ１００が実現される。また、ダングリングボンドとの結合の強いフッ素を終端構造に適用し、ゲート絶縁膜とゲート電極との間にフッ素を偏析させることで、高い信頼性を備えたＭＩＳＦＥＴ１００が実現される。
なお、本実施形態では、ＳｉＣ層１４の表面がＳｉ面である場合を例に説明した。ＳｉＣ層１４の表面が、例えば、Ｃ面、ｍ面、ａ面等、その他の面方位であっても同様の効果を得ることが可能である。ＳｉＣ層１４表面に炭素が配列する場合には、窒素で炭素を置換することによりダングリングボンドが低減されることになる。
（第２の実施形態）
本実施形態の半導体装置は、トレンチゲート型のＭＩＳＦＥＴである点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図１４は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴ２００は、ゲート絶縁膜及びゲート電極がトレンチ内に設けられたトレンチゲート型のＭＩＳＦＥＴである。
このＭＩＳＦＥＴ２００は、第１と第２の面を有するｎ＋型のＳｉＣ基板１２を備えている。図１４においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。ＳｉＣ基板１２の第１の面はシリコン面に対し０度以上１０度以下傾斜した面、第２の面がカーボン面に対し０度以上１０度以下傾斜した面である。
このＳｉＣ基板１２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
ＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上１×１０１７ｃｍ−３以下のｎ−型のＳｉＣ層（ドリフト層）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１２上にエピタキシャル成長により形成されたエピタキシャル成長層である。
ドリフト層１４の表面は、シリコン面に対し０度以上１０度以下傾斜した面である。ドリフト層１４の膜厚は、例えば、３μｍ以上１００μｍ以下である。
ドリフト層１４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下のｐ型のｐウェル領域１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。ｐウェル領域１６は、ＭＩＳＦＥＴ２００のチャネル領域として機能する。
ｐウェル領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域１８が形成されている。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
また、ｐウェル領域１６の一部表面であって、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のｐウェルコンタクト領域２０が形成されている。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ドリフト層１４の表面からＳｉＣ基板１２に向かう方向にトレンチ５０が設けられる。トレンチ５０の内壁面は、例えば、ｍ面又はa面となっている。ｍ面及びａ面には、Ｓｉ（シリコン）及びＣ（炭素）の双方が配列している。
ＭＩＳＦＥＴ２００は、トレンチ５０内のドリフト層１４、ｐウェル領域１６及びソース領域１８の表面に連続的に、これらの層及び領域を跨ぐように形成されたゲート絶縁膜２８を有している。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。トレンチ５０側面のソース領域１８とドリフト層１４とに挟まれるｐウェル領域１６がＭＩＳＦＥＴ２００のチャネル領域として機能する。
ゲート絶縁膜２８は、ゲート電極３０とｐウェル領域１６との間に設けられる。そして、ｐウェル領域１６とゲート絶縁膜２８との間の界面には、第１の界面領域（第１の領域）４０が設けられる。第１の界面領域４０は、窒素（Ｎ）とフッ素（Ｆ）を含有する。
第１の界面領域４０の窒素は、ｐウェル領域１６の最表面のシリコン（Ｓｉ）及び炭素（Ｃ）を置換し、いわゆる終端構造を形成している。４価であるシリコン及び炭素を、３価の窒素で置換することにより、界面のダングリングボンドを終端する。第１の界面領域４０のフッ素は、ｐウェル領域１６の最表面のシリコン（Ｓｉ）及び炭素（Ｃ）のダングリングボンドに結合し、終端構造を形成している。
また、ゲート絶縁膜２８とゲート電極３０との界面には、第２の界面領域（第２の領域）６０が設けられる。第２の界面領域６０は、フッ素（Ｆ）の濃度分布のピークを有する。
ＭＩＳＦＥＴ２００は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される導電性のソース電極３４を備えている。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。また、ＳｉＣ基板１２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のドレイン電極３６が形成されている。
本実施形態によれば、第１の界面領域及び第２の界面領域が存在することにより第１の実施形態と同様の効果を得ることが可能である。さらに、トレンチゲート構造を採用することにより、ＭＩＳＦＥＴ２００の集積度を向上させることが可能となる。また、ＪＦＥＴ領域を無くしたことにより導電損失を低減することが可能となり、オン抵抗の小さいＭＩＳＦＥＴ２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、ＭＩＳＦＥＴではなく、ＩＧＢＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。
このＩＧＢＴ３００は、第１と第２の面を有するｐ＋型のＳｉＣ基板１１２を備えている。図１５においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。
このＳｉＣ基板１１２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
以下、ＳｉＣ基板１１２の第１の面がシリコン面に対し０度以上１０度以下傾斜した面、第２の面がカーボン面に対し０度以上１０度以下傾斜した面である場合を例に説明する。シリコン面に対し０度以上１０度以下傾斜した面、及び、カーボン面に対し０度以上１０度以下傾斜した面は、それぞれ、特性上、シリコン面、カーボン面とほぼ同等とみなすことができる。
ＳｉＣ基板１１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上１×１０１７ｃｍ−３以下のｎ−型のドリフト層（ＳｉＣ層）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１１２上にエピタキシャル成長により形成されたエピタキシャル成長層である。
ドリフト層１４の表面も、シリコン面に対し０度以上１０度以下傾斜した面である。ドリフト層１４の膜厚は、例えば、３μｍ以上１００μｍ以下である。
ドリフト層１４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下のｐ型のｐウェル領域１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。ｐウェル領域１６は、ＩＧＢＴ３００のチャネル領域として機能する。
ｐウェル領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のエミッタ領域１１８が形成されている。エミッタ領域１１８の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
また、ｐウェル領域１６の一部表面であって、エミッタ領域１１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のｐウェルコンタクト領域２０が形成されている。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ＩＧＢＴ３００は、ドリフト層１４及びｐウェル領域１６の表面に連続的に、これらの層及び領域を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８には、例えば、シリコン酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。ゲート絶縁膜２８のリーク電流を抑制する観点からは、ｈｉｇｈ−ｋ絶縁膜と比較して、バンドギャップの大きいシリコン酸化膜を提供することが望ましい。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物がドーピングされた多結晶シリコンである。ｎ型不純物は、例えば、Ｐ（リン）やＡｓ（ヒ素）である。ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
ゲート電極３０下のソース領域１８とドリフト層１４とに挟まれるｐウェル領域１６がＩＧＢＴ３００のチャネル領域として機能する。
ゲート絶縁膜２８は、ゲート電極３０とドリフト層１４との間に設けられる。そして、ドリフト層１４とゲート絶縁膜２８との間の界面には、第１の界面領域（第１の領域）４０が設けられる。第１の界面領域４０は、窒素（Ｎ）とフッ素（Ｆ）を含有する。
窒素（Ｎ）及びフッ素（Ｆ）は、例えば、ドリフト層１４とゲート絶縁膜２８との間の界面に偏析している。第１の界面領域４０は、窒素（Ｎ）の濃度分布のピークと、フッ素（Ｆ）の濃度分布のピークを有する。
第１の界面領域４０の窒素の濃度分布のピークの濃度が、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。また、第１の界面領域４０のフッ素の濃度分布のピークの濃度が１×１０１８ｃｍ−３以上であることが望ましく、５×１０１８ｃｍ−３以上であることがより望ましい。
また、第１の界面領域４０の窒素の濃度分布のピーク、及び、第１の界面領域４０のフッ素の濃度分布のピークの半値全幅が２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
第１の界面領域４０の窒素やフッ素の濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で、測定することが可能である。界面領域４０の元素の濃度の測定は、絶縁膜（シリコン酸化膜）を感度基準として用いる。
第１の界面領域４０の窒素は、ドリフト層（ＳｉＣ層）１４の最上層のシリコン（Ｓｉ）を置換し、いわゆる終端構造を形成している。４価であるシリコンを、３価の窒素で置換することにより、界面のダングリングボンドが終端する。第１の界面領域４０のフッ素は、ドリフト層（ＳｉＣ層）１４の最上層のシリコン（Ｓｉ）のダングリングボンドに結合し、終端構造を形成している。
ゲート絶縁膜２８とゲート電極３０との界面には、第２の界面領域（第２の領域）６０が設けられる。第２の界面領域６０は、フッ素（Ｆ）の濃度分布のピークを有する。
また、第２の界面領域６０のフッ素の濃度分布のピークの濃度が１×１０１８ｃｍ−３以上であることが望ましく、５×１０１８ｃｍ−３以上であることがより望ましい。
ＩＧＢＴ３００は、エミッタ領域１１８とｐウェルコンタクト領域２０とに電気的に接続される導電性のエミッタ電極１３４を備えている。エミッタ電極１３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
エミッタ電極１３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。
また、ＳｉＣ基板１１２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のコレクタ電極１３６が形成されている。コレクタ電極１３６は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。
本実施形態によれば、第１の界面領域及び第２の界面領域が存在することにより第１の実施形態と同様の作用及び効果を得ることが可能である。したがって、高い動作性能及び高い信頼性を備えたＩＧＢＴ３００が実現される。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ ドリフト層（ＳｉＣ層）
２８ ゲート絶縁膜
３０ ゲート電極
４０ 第１の界面領域（第１の領域）
６０ 第２の界面領域（第２の領域）
１００ ＭＩＳＦＥＴ（半導体装置）
２００ ＭＩＳＦＥＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）

Claims (12)

  1. ＳｉＣ層と、
    ゲート電極と、
    前記ＳｉＣ層と前記ゲート電極との間に設けられるゲート絶縁膜と、
    前記ＳｉＣ層と前記ゲート絶縁膜との間に設けられ、窒素（Ｎ）の濃度分布のピークと、フッ素（Ｆ）の濃度分布のピークを有する第１の領域と、
    を備える半導体装置。
  2. 前記第１の領域中の窒素の濃度分布のピークの濃度が１×１０１９ｃｍ−３以上、前記第１の領域中のフッ素の濃度分布のピークの濃度が１×１０１８ｃｍ−３以上である請求項１記載の半導体装置。
  3. 前記第１の領域中の窒素の濃度分布のピーク、及び、前記第１の領域中のフッ素の濃度分布のピークの半値全幅が２０ｎｍ以下である請求項１又は請求項２記載の半導体装置。
  4. 前記第１の領域中の窒素の濃度分布のピークの濃度が１×１０２０ｃｍ−３以上、前記第１の領域中のフッ素の濃度分布のピークの濃度が５×１０１８ｃｍ−３以上である請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート絶縁膜はシリコン酸化膜である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記ゲート電極は、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記ゲート絶縁膜と、前記ゲート電極との間に、フッ素（Ｆ）の濃度分布のピークを有する第２の領域を、更に備える請求項６記載の半導体装置。
  8. ＳｉＣ層上にゲート絶縁膜を形成し、
    窒化ガス雰囲気中で第１の熱処理を行い、
    前記ゲート絶縁膜上にｎ型不純物又はｐ型不純物を含有する多結晶シリコンを堆積し、
    前記多結晶シリコンにフッ素をイオン注入し、
    前記ｎ型不純物又はｐ型不純物を活性化させる第２の熱処理を行う半導体装置の製造方法。
  9. 前記ゲート絶縁膜を形成した後に、前記第１の熱処理を行う請求項８記載の半導体装置の製造方法。
  10. 前記ゲート絶縁膜がシリコン酸化膜である請求項８又は請求項９記載の半導体装置の製造方法。
  11. 前記ゲート絶縁膜が堆積膜である請求項８乃至請求項１０いずれか一項記載の半導体装置の製造方法。
  12. 前記ゲート絶縁膜が熱酸化膜である請求項８乃至請求項１０いずれか一項記載の半導体装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017138221A1 (ja) * 2016-02-08 2017-08-17 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2018046246A (ja) * 2016-09-16 2018-03-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2018056352A (ja) * 2016-09-29 2018-04-05 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018056353A (ja) * 2016-09-29 2018-04-05 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019050294A (ja) * 2017-09-11 2019-03-28 株式会社豊田中央研究所 炭化珪素半導体装置
JP2019140187A (ja) * 2018-02-07 2019-08-22 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法。
JP2019140186A (ja) * 2018-02-07 2019-08-22 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法。
JP2019169487A (ja) * 2018-03-21 2019-10-03 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2019186545A (ja) * 2018-04-04 2019-10-24 インフィニオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスを形成する方法
JP2019189496A (ja) * 2018-04-26 2019-10-31 国立研究開発法人産業技術総合研究所 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置
JP2020047666A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022051871A (ja) * 2018-09-14 2022-04-01 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11462625B2 (en) 2020-02-20 2022-10-04 Asahi Kasel Microdevices Corporation Semiconductor device having fluorine in the interface regions between the gate electrode and the channel

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108400164B (zh) * 2018-04-23 2021-01-22 广东美的制冷设备有限公司 异质结碳化硅的绝缘栅极晶体管及其制作方法
DE102018123210B3 (de) * 2018-09-20 2020-02-27 Infineon Technologies Ag Siliziumkarbid-Bauelemente und Verfahren zum Bilden von Siliziumkarbid-Bauelementen
US11276762B2 (en) * 2020-04-22 2022-03-15 Wolfspeed, Inc. Interface layer control methods for semiconductor power devices and semiconductor devices formed thereof

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140803A (ja) * 1997-07-15 1999-02-12 Toshiba Corp 半導体装置及びその製造方法
JPH1197683A (ja) * 1997-09-17 1999-04-09 Toshiba Corp 半導体装置及びその製造方法
JP2000196073A (ja) * 1998-12-25 2000-07-14 Toshiba Corp 半導体装置の製造方法
JP2007053227A (ja) * 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2011100967A (ja) * 2009-07-21 2011-05-19 Rohm Co Ltd 半導体装置
JP2013077761A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 炭化珪素半導体装置
JP2013128028A (ja) * 2011-12-19 2013-06-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法
WO2014041808A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 半導体装置
JP2014053595A (ja) * 2012-08-07 2014-03-20 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2014222735A (ja) * 2013-05-14 2014-11-27 パナソニック株式会社 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712208A (en) * 1994-06-09 1998-01-27 Motorola, Inc. Methods of formation of semiconductor composite gate dielectric having multiple incorporated atomic dopants
US6825133B2 (en) * 2003-01-22 2004-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Use of fluorine implantation to form a charge balanced nitrided gate dielectric layer
JP6088804B2 (ja) 2012-11-16 2017-03-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US9209262B2 (en) * 2012-12-27 2015-12-08 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device and method for manufacturing same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140803A (ja) * 1997-07-15 1999-02-12 Toshiba Corp 半導体装置及びその製造方法
JPH1197683A (ja) * 1997-09-17 1999-04-09 Toshiba Corp 半導体装置及びその製造方法
JP2000196073A (ja) * 1998-12-25 2000-07-14 Toshiba Corp 半導体装置の製造方法
JP2007053227A (ja) * 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2011100967A (ja) * 2009-07-21 2011-05-19 Rohm Co Ltd 半導体装置
JP2013077761A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 炭化珪素半導体装置
JP2013128028A (ja) * 2011-12-19 2013-06-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2014053595A (ja) * 2012-08-07 2014-03-20 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2014041808A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 半導体装置
JP2014222735A (ja) * 2013-05-14 2014-11-27 パナソニック株式会社 半導体装置及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665679B2 (en) 2016-02-08 2020-05-26 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing same
WO2017138221A1 (ja) * 2016-02-08 2017-08-17 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JPWO2017138221A1 (ja) * 2016-02-08 2018-08-16 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2018046246A (ja) * 2016-09-16 2018-03-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2018056352A (ja) * 2016-09-29 2018-04-05 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018056353A (ja) * 2016-09-29 2018-04-05 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019050294A (ja) * 2017-09-11 2019-03-28 株式会社豊田中央研究所 炭化珪素半導体装置
JP2019140186A (ja) * 2018-02-07 2019-08-22 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法。
JP2019140187A (ja) * 2018-02-07 2019-08-22 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法。
JP2019169487A (ja) * 2018-03-21 2019-10-03 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2019186545A (ja) * 2018-04-04 2019-10-24 インフィニオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスを形成する方法
US11295951B2 (en) 2018-04-04 2022-04-05 Infineon Technologies Ag Wide band gap semiconductor device and method for forming a wide band gap semiconductor device
JP2019189496A (ja) * 2018-04-26 2019-10-31 国立研究開発法人産業技術総合研究所 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置
JP7337976B2 (ja) 2018-09-14 2023-09-04 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2020047666A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022051871A (ja) * 2018-09-14 2022-04-01 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7072148B2 (ja) 2018-09-14 2022-05-20 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11462625B2 (en) 2020-02-20 2022-10-04 Asahi Kasel Microdevices Corporation Semiconductor device having fluorine in the interface regions between the gate electrode and the channel

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