JP6010679B2 - デジタル回路、半導体装置及び電子機器 - Google Patents
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Description
て、出力信号の振幅を、より大きくする技術に関する。および、それを用いた表示装置に
関する。
ジスタ(以下、TFTと表記)を用いたアクティブマトリクス型表示装置の普及が顕著と
なっている。TFTを使用したアクティブマトリクス型表示装置は、マトリクス状に配置
された数十万から数百万の画素を有し、各画素に配置されたTFTによって各画素の電荷
を制御することによって映像の表示を行っている。
用いて駆動回路を同時形成するポリシリコンTFTに関する技術が発展してきており、装
置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著
しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。
たCMOS回路が一般的に使用されている。CMOS回路の特徴として、論理が変わる瞬
間にのみ電流が流れ、ある論理の保持中には電流が流れない(実際には微小なリーク電流
の存在がある)ため、回路全体での消費電流を低く抑えることが可能な点や、高速駆動に
有利な点が挙げられる。
イに用いられる素子などのような自発光素子や液晶素子などを用いた表示装置の需要は、
モバイル電子機器の小型化、軽量化に伴って急速にその需要が増加しているが、非常に多
くの個数のTFTを製造する必要があるため、歩留まり等の面から、その製造コストを十
分に低く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測され
、そのため表示装置をより安価に供給できるようにすることが望まれている。
配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、こ
のときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で
製造することが理想的である。そこで、従来CMOS回路によって構成されていた駆動回
路を、Nチャネル型もしくはPチャネル型のいずれか一方の導電型のみのTFTを用いて
構成することが試みられている。この方法により、イオンドーピング工程の一部を省略す
ることが出来、さらにフォトマスクの枚数も削減することが出来る。その結果、コストダ
ウンを図ることが出来る。
例を示している。以下に、その動作について述べる。
振幅は高電位側電源VDDと低電位側電源GNDの間とする。なお、簡単のため、GND
=0Vとして考える。
チャネル型TFTのしきい値電圧は、そのばらつきがないものとして一律(VthN)と
する。また、P型TFTについても同様に、一律(VthP)とする。
低電位側電源GND)のとき、Nチャネル型TFT904はオフする。一方、負荷TFT
903は常に飽和領域において動作していることから、出力端子の電位は高電位側電源V
DDの方向に引き上げられる。一方、入力信号がH信号(高電位側電源VDD)のとき、
Nチャネル型TFT904はオンする。ここで、負荷TFT903の電流能力よりも、N
チャネル型TFT904の電流能力を十分に高くしておくことにより、出力ノードの電位
は低電位側電源GNDの方向に引き下げられる。
タ回路の出力波形を示したものである。図9(C)に示すように、入力信号がL信号のと
きに、出力端子の電位は、907で示す分だけ、つまり、負荷TFT903のしきい値電
圧分だけ、VDDよりも電位が低くなる。これは、負荷TFT903のゲート・ソース間
電圧が、しきい値電圧よりも小さくなると、負荷TFT903に、ほとんど電流が流れな
くなり、オフ状態となってしまうからである。ここで、負荷TFT903のソース端子が
出力端子であり、ゲート端子は、VDDに接続されている。よって、出力端子の電位は、
ゲート端子の電位よりも、しきい値電圧分だけ低い電位になる。つまり、出力端子の電位
は、最大でも(VDD−VthN)までしか上昇しない。さらに、負荷TFT903とN
チャネル型TFT904の電流能力の比によっては、入力信号がH信号のときに、出力端
子の電位は、908で示す分だけGNDよりも電位が高くなる。これを十分にGNDに近
づけるためには、負荷TFT903に対し、Nチャネル型TFT904の電流能力を十分
に大きくする必要がある。
の振幅に対し、出力信号の振幅減衰が生ずることになる。
の方法を用いて、検討されている(例えば、特許文献1、特許文献2、特許文献3、特許
文献4を参照)。
回路は、トランジスタ3302のゲート端子が、フローティング状態となり、容量素子3304の
両端の電圧(両端の電位差)が、変化しなくなることを利用している。
に反転した信号が入力される。まず、入力端子3306にH信号(高電位側電源VDD)が入
力され、入力端子3305にL信号(低電位側電源GND)が入力されるとする。すると、ト
ランジスタ3303はオンする。その結果、端子3308の電位は、L信号(低電位側電源GND
)の電位となる。また、トランジスタ3301は、入力端子3305の電位がL信号(低電位側電
源GND)の電位であるため、オンする。その結果、端子3307は、L信号(低電位側電源
GND)の電位となる。つまり、容量素子3304の両端の電圧(両端の電位差)は、0Vと
なる。
号(低電位側電源GND)が入力されるとする。すると、トランジスタ3303はオフする。
入力端子3305の電位は、H信号(高電位側電源VDD)の電位であるため、トランジスタ
3301はオンし、端子3307の電位が上昇する。そして、トランジスタ3302のゲート・ソース
間電圧がしきい値電圧よりも大きくなると、トランジスタ3302がオンし、端子3308の電位
が上昇し始める。そのような時に、端子3307の電位が上昇していくと、ついには、トラン
ジスタ3301がオフする。なぜなら、端子3307は、トランジスタ3301のソース端子となって
いるため、端子3307の電位が上昇することにより、トランジスタ3301のゲート・ソース間
電圧が小さくなり、ついには、しきい値電圧に等しくなってしまうからである。トランジ
スタ3301のゲート・ソース間電圧が、しきい値電圧に等しくなってしまうと、トランジス
タ3301はオフ状態となる。よって、端子3305から端子3307への電流の流れは、とまってし
まう。つまり、端子3307は、フローティング状態となってしまう。その結果、容量素子33
04の両端の電圧(両端の電位差)は、変化しなくなる。
ていたとする。その場合、トランジスタ3302は、オン状態にある。つまり、トランジスタ
3302のゲート・ソース間電圧、つまり、容量素子3304の両端の電圧(両端の電位差)は、
トランジスタ3302のしきい値電圧よりも大きい。よって、さらに、端子3308の電位が上昇
する。このとき、同時に、端子3307の電位も上昇する。なぜなら、容量素子3304の両端の
電圧(両端の電位差)は、変化しなくなっているため、容量素子3304の一方の端子(端子
3308)が上昇すると、他方の端子(端子3307)も上昇するからである。そして、そのまま
、端子3308の電位は、上昇を続け、ついには、高電位側電源VDDに達する。端子3308の
電位が高電位側電源VDDに達するまでの間、ずっと、トランジスタ3302は、オン状態に
ある。そして、容量素子3304には、トランジスタ3301がオフになった時点での電圧が、そ
のまま保持されている。よって、端子3307の電位は、高電位側電源VDDよりも、容量素
子3304に保存されている電圧分だけ、高くなっている。
位となる。したがって、入力信号の振幅よりも、出力信号の振幅の方が小さくなってしま
う、ということを防ぐことが出来る。
子3306にL信号(低電位側電源GND)が入力された時、トランジスタ3301がオフになる
のが遅いと、端子3307や端子3308の電位が、十分に上昇しない状態になってしまう、とい
うことである。仮に、トランジスタ3302が先にオフになっていたとする。その場合、容量
素子3304は、トランジスタ3302のゲート・ソース間に配置されているため、容量素子3304
には、トランジスタ3302のしきい値電圧が蓄積されていることになる。その時点では、ト
ランジスタ3301は、まだ、オン状態であるため、端子3307の電位は、上昇している。そし
てついに、トランジスタ3301がオフする。このときには、容量素子には、トランジスタ33
02のしきい値電圧が保存されており、トランジスタ3302は、オフしている。したがって、
端子3308や3307の電位は、これ以上、上昇しない。
りも低い場合、端子3307や端子3308の電位が、十分に上昇しない、ということである。入
力端子3305に信号を出力する回路が、例えば、図9(A)のような回路である場合、H信
号の電位が、高電位側電源VDDよりも低くなってしまうことが起こりうる。そこで仮に
、入力端子3305に入力されるH信号の電位と、高電位側電源VDDとの差が、トランジス
タ3301のしきい値電圧よりも大きい場合について考える。そのような場合は、入力端子33
05にH信号が入力され、入力端子3306にL信号(低電位側電源GND)が入力された時、
端子3307の電位の上昇が止まっても、トランジスタ3301は、オフ状態にならない。つまり
、端子3307は、フローティング状態にはならず、端子3307には、端子3305から電荷が供給
され続ける。そのため、端子3305と端子3307の電位は、等しい状態が維持される。したが
って、容量素子3304の両端の電圧(両端の電位差)が変化しない、というような動作には
ならない。その結果、端子3307や端子3308の電位は、十分に上昇しない。
その出力端子の信号振幅は、さらに、低くなってしまう。つまり、回路を接続するたびに
、どんどん出力信号の振幅が小さくなり、正常に動作しなくなってしまう。
解決している。図34に、特許文献4に示されているインバータ回路を示す。入力端子3405
に、高電位側電源VDDよりも低いH信号が入力され、入力端子3406にL信号(低電位側
電源GND)が入力された時、端子3407の電位が上昇して、トランジスタ3401のゲート・
ソース間電圧がしきい値電圧に等しくなると、トランジスタ3401は、オフする。つまり、
端子3407は、フローティング状態になる。したがって、その時点での容量素子3404の両端
の電圧(両端の電位差)は、保存される。よって、トランジスタ3401がオフした時点で、
トランジスタ3402がオン状態であれば、端子3408の電位は、上昇を続け、結果として、端
子3407の電位も、上昇していく。
課題とする。また、極性が1つのみのトランジスタを用いて回路を構成することが出来る
半導体装置を提供することを課題とする。
抵抗などを含む回路を構成している装置をいうものとする。もちろんこれらの素子は限定
しているわけではない。
力端子と第2の入力端子とを有する半導体装置であって、第1のトランジスタのソース端
子と第2のトランジスタのドレイン端子とが接続され、第3のトランジスタのドレイン端
子は、第1のトランジスタのゲート端子に接続され、第1の入力端子は、第3のトランジ
スタのゲート端子および第2のトランジスタのゲート端子に接続され、第2の入力端子は
、第1のトランジスタのゲート端子と整流性素子を介して接続されていることを特徴とす
る半導体装置が提供される。
整流性素子が、ダイオード接続されたトランジスタであることを特徴とする半導体装置
が提供される。
整流性素子が配置される。
スタのゲート端子が、フローティング状態となる。そのとき、第1のトランジスタは、オ
ン状態にあり、そのゲート・ソース間電圧は、容量素子(トランジスタのゲート容量)に
保存される。その後、第1のトランジスタのソース端子の電位があがると、ブートストラ
ップ効果により、第1のトランジスタのゲート端子の電位もあがる。その結果、出力信号
の振幅が小さくなることを防ぐことが出来る。
第3のトランジスタと直列に第2の整流性素子が接続されていることを特徴とする半導
体装置が提供される。
第2の整流性素子が、ダイオード接続されたトランジスタであることを特徴とする半導
体装置が提供される。
トランジスタなどのような第2の整流性素子が配置される。
よって、第1のトランジスタのゲート端子の電位が、下がりすぎることを防ぐことが出来
る。その結果、出力信号の振幅が小さくなることを防ぐことが出来る。
ダイオード接続されたトランジスタと、第1のトランジスタとが、同じ導電型を有する
ことを特徴とする半導体装置が提供される。
を有することによって、回路を構成する全てのトランジスタの導電型を同じにすることが
可能となる。その結果、コストダウンを図ることが出来る。
第2の整流性素子であるダイオード接続されたトランジスタと、第1のトランジスタと
が、同じ導電型を有することを特徴とする半導体装置が提供される。
ジスタとが、同じ導電型を有することによって、両トランジスタのしきい値電圧の大きさ
を概ね同じにすることが出来る。第1のトランジスタのしきい値電圧と、第2の整流性素
子であるダイオード接続されたトランジスタのしきい値電圧とが、概ね同じ大きさである
ため、第1のトランジスタがオフすべきときに、電流が漏れてしまうことを防ぐことが出
来る。
ランジスタのゲート端子と接続され、他方の端子は、第1のトランジスタのソース端子と
接続されていることを特徴とする半導体装置が提供される。
ランジスタでもよいし、どのようなタイプのトランジスタでもよい。例えば、薄膜トラン
ジスタ(TFT)でもよい。TFTのなかでも、半導体層が非晶質(アモルファス)のも
のでもよいし、多結晶(ポリクリスタル)でも、単結晶のものでもよい。その他のトラン
ジスタとして、単結晶基板において作られたトランジスタでもよいし、SOI基板におい
て作られたトランジスタでもよいし、プラスチック基板の上に形成されたトランジスタで
もよいし、ガラス基板上に形成されたトランジスタでもよい。その他にも、有機物やカー
ボンナノチューブで形成されたトランジスタでもよい。また、MOS型トランジスタでも
よいし、バイポーラ型トランジスタでもよい。
る。したがって、間に、別の素子や回路などが配置されていてもよい。
フローティング状態になりやすくすることが出来る。その結果、出力信号の振幅が小さく
なってしまうことを防ぐことが出来る。また、入力信号の振幅が小さくても、ブートスト
ラップ回路を構成する容量素子の一方の端子をフローティング状態にすることが出来る。
そのため、出力信号の振幅が小さくなってしまうことを防ぐことが出来る。また、極性が
1つのみのトランジスタを用いて回路を構成することが出来る。そのため、製造コストを
抑えることが出来る。
本実施の形態では、まず、発明が解決しようとする課題において説明した、2つ目の問
題に対処したインバータ回路について説明する。つまり、入力端子に入力されるH信号の
電位が、高電位側電源VDDよりも低い場合、ある端子の電位が、十分に上昇しない、と
いう問題に対処したインバータ回路について、説明する。
、端子107や端子108の電位が、十分に上昇できるようにしたインバータ回路を示す。入力
端子105は、ダイオード接続されたトランジスタ101を介して、トランジスタ102のゲート
端子と接続されている。トランジスタ101は、ダイオード接続されているため、そのゲー
ト端子は、入力端子105に接続されている。よって、端子105から端子107の方へは、電流
を流すことができ、端子107から端子105の方へは、電流を流すことが出来ない。また、ト
ランジスタ102のゲート端子とソース端子の間には、容量素子104が接続されている。トラ
ンジスタ103のドレイン端子は、トランジスタ102のソース端子と接続されており、トラン
ジスタ103のゲート端子は、入力端子106と接続されている。そして、トランジスタ109の
ゲート端子は、入力端子106と接続され、ドレイン端子は、トランジスタ102のゲート端子
と接続されている。
GNDに接続されているが、これに限定されない。各々のソース端子は、異なる電位の配
線に接続されていてもよいし、パルス信号が入力されてもよい。
に接続されているが、これに限定されない。各々のゲート端子は、別々の入力端子に接続
されていてもよい。
これに限定されない。異なる電位の配線に接続されていてもよいし、パルス信号が入力さ
れてもよい。
転した信号が入力される。ただし、常に反転した信号を入力しなくても動作させることは
可能である。まず、入力端子106にH信号(高電位側電源VDD)が入力され、入力端子1
05にL信号(低電位側電源GND)が入力されるとする。すると、トランジスタ109とト
ランジスタ103はオンする。その結果、端子108の電位は、GNDとなる。そして、端子10
7の電位は、GNDとなるので、トランジスタ102はオフする。また、端子105と端子107は
、同電位なので、トランジスタ101は、オフする。また、容量素子104の両端の電圧(両端
の電位差)は、0Vとなる。
(低電位側電源GND)が入力されるとする。すると、トランジスタ109とトランジスタ1
03はオフする。入力端子105の電位は、H信号(高電位側電源VDD)の電位であるため
、トランジスタ101はオンし、端子107の電位が上昇する。そして、トランジスタ102のゲ
ート・ソース間電圧がしきい値電圧よりも大きくなると、トランジスタ102がオンし、端
子108の電位が上昇し始める。そのような時に、端子107の電位が上昇していくと、ついに
は、トランジスタ101がオフする。なぜなら、端子107は、トランジスタ101のソース端子
となっているため、端子107の電位が上昇することにより、トランジスタ101のゲート・ソ
ース間電圧(ドレイン・ソース間電圧)が小さくなり、ついには、しきい値電圧に等しく
なるからである。トランジスタ101のゲート・ソース間電圧が、しきい値電圧に等しくな
ると、トランジスタ101はオフ状態となる。よって、端子105から端子107への電流の流れ
は、とまる。つまり、端子107は、フローティング状態となる。その結果、容量素子104の
両端の電圧(両端の電位差)は、変化しなくなる。
いたとする。その場合、トランジスタ102は、オン状態にある。つまり、トランジスタ102
のゲート・ソース間電圧、つまり、容量素子104の両端の電圧(両端の電位差)は、トラ
ンジスタ102のしきい値電圧よりも大きい。よって、さらに、端子108の電位が上昇する。
このとき、同時に、端子107の電位も上昇する。なぜなら、容量素子104の両端の電圧(両
端の電位差)は、変化しなくなっているため、容量素子104の一方の端子(端子108)が上
昇すると、他方の端子(端子107)も上昇するからである。そして、そのまま、端子108の
電位は、上昇を続け、ついには、高電位側電源VDDに達する。端子108の電位が高電位
側電源VDDに達するまでの間、ずっと、トランジスタ102は、オン状態にある。容量素
子104には、トランジスタ101がオフになった時点での電圧が、そのまま保持されている。
よって、端子107の電位は、高電位側電源VDDよりも、容量素子3304に保存されている
電圧分だけ、高くなっている。
となる。したがって、入力信号の振幅よりも、出力信号の振幅の方が小さくなってしまう
、ということを防ぐことが出来る。
る。したがって、図2に示すインバータ回路においては、入力端子が端子106であり、出力
端子が端子107または108である、ということができる。そして、端子105には、端子106と
は反転した信号を入力すればよい。したがって端子105も入力端子の1つと考えてもよ
い。
インピーダンスの大きさによって決めることが出来る。つまり、端子107は、動作状態に
よっては、フローティング状態にする必要がある。したがって、端子107は、入力インピ
ーダンスが低い回路と接続することができない。ただし、端子107において、H信号の時
の電位は、VDDよりも高くすることが出来る。一方、端子108の場合は、フローティン
グ状態にする必要がないため、入力インピーダンスが低くないような回路に接続しても問
題ない。ただし、H信号の時の電位は、VDDよりも高くはならない。このように、各々
の相違点があるため、出力端子を端子107または端子108のどちらにするかは、適宜判断す
ればよい。
子106に相当し、入力端子304は端子105に相当する。出力端子302は端子108または端子107
に相当する。端子303と端子304には、互いに反転した信号が入力される。インバータ回路
としての動作を考えると、端子303に入力した信号が、反転して、出力端子302に出力され
る。したがって、端子303がインバータ回路としての入力端子であるといえる。
ついて考える。仮に、入力端子105に入力されるH信号の電位と、高電位側電源VDDと
の差が、トランジスタ101のしきい値電圧よりも大きい場合について考える。そのような
場合であっても、入力端子105にH信号が入力され、入力端子106にL信号(低電位側電源
GND)が入力された時、端子107の電位が上昇し、トランジスタ101のゲート・ソース間
電圧がしきい値電圧に等しくなると、トランジスタ101はオフし、端子107はフローティン
グ状態になる。したがって、トランジスタ101がオフした段階で、トランジスタ102がオン
していれば、そのときのトランジスタ102のゲート・ソース間電圧は、容量素子104に保持
される。よって、端子108や端子107の電位は、十分上昇する。
ジスタに関し、その極性を逆にしても、トランジスタ101、109、容量素子104などを用い
ることにより、正常に動作させることが可能となる。これは、インバータ回路だけでなく
、あらゆる回路にも、適用できる。
ているが、これに限定されない。トランジスタ102のドレイン端子の電位は、状況によっ
て変化してもよい。例えば、パルス信号を入力してもよい。同様に、トランジスタ103や
トランジスタ109のソース端子は、電位GNDの配線に接続されているが、これに限定さ
れない。トランジスタ103やトランジスタ109のソース端子の電位は、状況によって変化し
てもよいし、各々で異なる電位や信号が入力されていてもよい。
れていてもよい。この場合においても、入力端子106にH信号(高電位側電源VDD)が
入力され、入力端子105にL信号(低電位側電源GND)が入力されるときには、出力端
子108の電位はGNDとなり、入力端子106にL信号(低電位側電源GND)が入力され、
入力端子105にH信号(高電位側電源VDD)が入力されるときには、出力端子108の電位
はVDDとなる。したがって、問題なく動作する。
トレジスタやラッチ回路など、もしくはその一部を構成することもできる。
ない。Pチャネル型トランジスタも用いて回路を構成してもよいし、CMOS型にして、
回路を構成してもよい。図2の回路におけるトランジスタを全てPチャネル型にする場合
は、VDDとGNDの電位を入れ替えればよい。
タであるが、これに限定されない。整流性のある素子であれば、何でもよい。例えば、ト
ランジスタ101の代わりに、PN接合やPIN接合のダイオードやショットキー型のダイ
オードなどを用いてもよい。また、図5に示すように、トランジスタ102などと反対の極性
のトランジスタ101Pをダイオード接続したもの、などを用いてもよい。
ート容量で代用することが可能である。トランジスタ102のゲート容量については、ソ
ース領域やドレイン領域やLDD領域などとゲート電極とが重なってオーバーラップしてい
るような領域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量
が形成されていてもよい。
実施の形態1では、発明が解決しようとする課題において説明した、2つ目の問題に対
処したインバータ回路について説明した。本実施の形態では、発明が解決しようとする課
題において説明した、1つ目の問題に対処したインバータ回路について説明する。
力端子3306にH信号(高電位側電源VDD)が入力され、入力端子3305にL信号(低電位
側電源GND)が入力されるときには、端子3307は、L信号(低電位側電源GND)の電
位となる。つまり、容量素子3304の両端の電圧(両端の電位差)は、0Vとなる。
号(低電位側電源GND)が入力されるときには、端子3307の電位は、GND(0V)か
ら上昇し始める。そして、VDDよりもしきい値電圧だけ低い電位(VDD−VthN)
になったあと、フローティング状態となる。つまり、それだけの電位差を上昇させる必要
がある。そのため、それだけの充電時間が必要となってしまう。したがって、端子3307が
フローティング状態になるのが、それだけ遅くなってしまう。
)まで下げずに動作させることにした。ただし、トランジスタがオフすべきときには、オ
フさせる必要があるため、端子の電位を、概ねしきい値電圧付近の電位まで下げることと
した。その結果、容量素子には、0Vではなく、しきい値電圧が保存される。このように
、最初から電荷が保持されているので、電位の上昇分が少なくてすむ。よって、充電時間
が少なくなり、端子がフローティングになるまでの時間も少なくなる。
の問題に対処する。よって、1つ目の問題と2つ目の問題を両方同時に解決できることに
なる。したがって、基本的な構成や動作は、実施の形態1の場合と同様であるため、詳し
い説明は省略する。
では、発明が解決しようとする課題において説明した、2つ目の問題を解決するために、
ダイオード接続(ゲート端子とドレイン端子が接続)されたトランジスタ110を、トラン
ジスタ109と直列に配置する。なお、図1では、トランジスタ109のドレイン端子側に、ト
ランジスタ110が接続されているが、これに限定されない。例えば、図6に示すようにトラ
ンジスタ109のソース端子側に接続してもよい。
の電位が、しきい値電圧よりも低くならないようにすることが出来る。つまり、容量素子
104の両端の電圧(両端の電位差)が、0Vにならず、しきい値電圧以上の電圧になるこ
とが出来る。
が入力され、入力端子105にL信号(低電位側電源GND)が入力されるとする。すると
、トランジスタ109とトランジスタ103はオンする。その結果、端子108の電位は、GND
となる。しかし、端子107の電位は、トランジスタ110のしきい値電圧となる。なぜなら、
トランジスタ101はオフしている。そして、トランジスタ110のゲート端子は、ドレイン端
子と接続されているため、トランジスタ110のソース・ドレイン間電圧がしきい値電圧に
等しくなると、トランジスタ110がオフするからである。端子107の電位がしきい値電圧に
なるため、容量素子104の両端の電圧(両端の電位差)も、しきい値電圧となる。したが
って、トランジスタ110のしきい値電圧とトランジスタ102のしきい値電圧が等しいとする
と、トランジスタ102はオフすることになる。
(低電位側電源GND)が入力されるとする。すると、トランジスタ109とトランジスタ1
03はオフする。入力端子105の電位は、H信号(高電位側電源VDD)の電位であるため
、トランジスタ101はオンし、端子107の電位が上昇する。ただし、図2の場合は、電位は
GND(0V)から上昇し始めるが、図1の場合は、端子107は、しきい値電圧から上昇し
始める。そのため、端子107の電位はすばやく上昇する。その結果、トランジスタ101は、
すばやくオフ状態となり、端子107もフローティング状態となる。その時点では、端子108
の電位は、まだ上昇中であるため、トランジスタ102もオン状態となっている。よって、
端子108や107の電位が十分に上昇しない、という問題に対処することが出来る。
すばやくなる。その結果、回路の動作も早くなる。
1つ目の問題と2つ目の問題を、同時に両方解決することが出来る。
されない。図1や図6の回路におけるトランジスタを全てPチャネル型にする場合は、VD
DとGNDの電位を入れ替えればよい。図1の回路におけるトランジスタを全てPチャネ
ル型にした場合の回路図を、図7に示す。
ジスタであるが、これに限定されない。整流性のある素子であれば、何でもよい。例えば
、トランジスタ110の代わりに、PN接合やPIN接合のダイオード、ショットキー型ダ
イオード、トランジスタ102などと反対の極性のトランジスタをダイオード接続したもの
、などを用いてもよい。つまり、端子107の電位が、下がり過ぎないようになっていれば
よい。
電圧も概ね等しいことが望ましい。なぜなら、トランジスタ110とトランジスタ102のしき
い値電圧が異なれば、入力端子105にH信号(高電位側電源VDD)が入力され、入力端
子106にL信号(低電位側電源GND)が入力されるとき、トランジスタ102がオンしてし
まう可能性があるからである。したがって、トランジスタ110と102とは、近接して配置し
たりすることで、特性をそろえやすくすることが望ましい。例えば、半導体層をレーザー
を用いて結晶化させる場合、同じショットがトランジスタ110と102に当たるようにするこ
とが望ましい。ただし、動作に支障をきたさない程度であれば、トランジスタ110とトラ
ンジスタ102のしきい値電圧が多少異なっていても問題ない。
いる。したがって、実施の形態1で説明した内容は、本実施の形態においても適用するこ
とが可能である。
本実施の形態では、実施の形態1で説明した回路を改良することにより、発明が解決しよ
うとする課題において説明した1つ目の問題と2つ目の問題に対処したインバータ回路に
ついて説明した。本実施の形態では、図34の回路を改良することにより、1つ目の問題に
対処したインバータ回路について説明する。
イオード接続したトランジスタ801が配置される。なお、図8では、トランジスタ3409のド
レイン端子と端子3407の間に、トランジスタ801が配置されているが、これに限定されな
い。例えば、トランジスタ3409のソース端子側に接続されていてもよい。
ことがない。そのため、端子3407の電位はすばやく上昇する。その結果、トランジスタ34
01は、すばやくオフ状態となり、端子3407もフローティング状態となる。その時点では、
端子3408の電位は、まだ上昇中であるため、トランジスタ3402もオン状態となっている。
よって、端子3408や3407の電位が十分に上昇しない、という問題に対処することが出来る
。
がすばやくなる。その結果、回路の動作も早くなる。
1つ目の問題と2つ目の問題を、同時に両方解決することが出来る。
ない。Pチャネル型トランジスタも用いて回路を構成してもよいし、CMOS型にして、
回路を構成してもよい。図8の回路におけるトランジスタを全てPチャネル型にする場合
は、VDDとGNDの電位を入れ替えればよい。
タであるが、これに限定されない。整流性のある素子であれば、何でもよい。例えば、ト
ランジスタ801の代わりに、PN接合やPIN接合のダイオード、ショットキー型ダイオ
ード、トランジスタ3402などと反対の極性のトランジスタをダイオード接続したもの、な
どを用いてもよい。つまり、端子3407の電位が、下がり過ぎないようになっていればよい
。
値電圧も概ね等しいことが望ましい。なぜなら、トランジスタ801とトランジスタ3402の
しきい値電圧が異なれば、入力端子3405にH信号(高電位側電源VDD)が入力され、入
力端子3406にL信号(低電位側電源GND)が入力されるとき、トランジスタ3402がオン
してしまう可能性があるからである。したがって、トランジスタ801とトランジスタ3402
とは、近接して配置したりすることで、特性をそろえやすくすることが望ましい。例えば
、半導体層をレーザーを用いて結晶化させる場合、同じショットがトランジスタ801と340
2に当たるようにすることが望ましい。 ただし、動作に支障をきたさない程度であれば
、トランジスタ801とトランジスタ3402のしきい値電圧が多少異なっていても問題ない。
実施の形態1〜3においては、インバータ回路に適用した場合について述べてきた。次
に、本実施の形態では、それ以外の回路に適用した場合の例を示す。
、図2に示したインバータ回路を拡張することにより、構成している。しかし、実施の形
態1〜3において示した別の回路を拡張することによりクロックドインバータ回路を構成
することも可能である。
、信号が出力されるか、されないかを制御している。通常は、クロック信号やサンプリン
グパルス信号などに同期して、オンオフが制御される。したがって、トランジスタ1002B
、1003Bは、入力端子1005Bに入力される信号に同期して、同時にオンオフする。一方、ト
ランジスタ1002、1003は、入力端子1005に入力される入力信号を反転させて、出力端子10
10に出力するように動作する部分である。
型トランジスタを用いる部分において、トランジスタ1001、1009、1001B、1009B、容量素
子1004、1004Bなどを用いて、出力信号の振幅が小さくなってしまうことを防いでいる。
なお、図10では、トランジスタ1003Bのゲート端子は、入力端子1005Bに接続されているが
、これに限定されない。トランジスタ1003Bのゲート端子が、端子1007Bに接続されていて
もよい。
ンジスタを配置してもよい。また、トランジスタ1001、1001Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、クロックド
インバータを構成してもよい。
め、省略する。
。端子1105は端子1005Bに相当し、端子1106は端子1006Bに相当する。端子1105と端子1106
には、互いに反転した信号が入力される。端子1105にH信号が入力されたとき、出力端子
1102に信号が出力されるものとする。そして、入力端子1103は端子1006に相当し、入力端
子1104は端子1005に相当する。クロックドインバータ回路として考えた場合、入力端子11
03に入力した信号が、反転して、出力端子1102に出力される。したがって、端子1103がク
ロックドインバータ回路としての入力端子であるといえる。なお、端子1103と端子1104に
は、互いに反転した信号が入力される。
たインバータ回路を拡張することにより、構成している。しかし、実施の形態1〜3にお
いて示した別の回路を拡張することによりNAND回路を構成することも可能である。
用いる部分、つまり、トランジスタ1202、1202Bにおいて、トランジスタ1201、1209、120
1B、1209B、容量素子1204、1204Bなどを用いて、出力信号の振幅が小さくなってしまうこ
とを防いでいる。そして、CMOS型で構成する場合に、Nチャネル型トランジスタを用
いる部分、つまり、トランジスタ1203、1203Bは、CMOS型で構成する場合と同様にす
る。
ンジスタを配置してもよい。また、トランジスタ1201、1201Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、NAND回
路を構成してもよい。
め、省略する。
子1303は端子1206に相当し、入力端子1305は端子1206Bに相当する。また、入力端子1304
は端子1205に相当し、入力端子1306は端子1205Bに相当する。端子1303と端子1304には、
互いに反転した信号が入力され、端子1305と端子1306には、互いに反転した信号が入力さ
れる。出力端子1302は、端子1201に相当する。NAND回路として論理動作を考えた場合
、端子1303と端子1305がNAND回路としての入力端子であるといえる。
インバータ回路を拡張することにより、構成している。しかし、実施の形態1〜3におい
て示した別の回路を拡張することによりNOR回路を構成することも可能である。
タを用いる部分、つまり、トランジスタ1402、1402Bにおいて、トランジスタ1401、1409
、1401B、1409B、容量素子1404、1404Bなどを用いて、出力信号の振幅が小さくなってし
まうことを防いでいる。そして、CMOS型で構成する場合に、Nチャネル型トランジス
タを用いる部分、つまり、トランジスタ1403、1403Bは、CMOS型で構成する場合と同
様にする。
ンジスタを配置してもよい。また、トランジスタ1401、1401Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、NOR回路
を構成してもよい。
め、省略する。
構成を示す。図15の回路は、図2に示したインバータ回路を拡張することにより、構成し
ている。しかし、実施の形態1〜3において示した別の回路を拡張することによりトラン
スファーゲート回路を構成することも可能である。
状況によって変わる。したがって、どちら側の端子がソース端子になるかは、不明である
。そこで、図15では、トランジスタ1502とトランジスタ1502Bを並列に配置し、容量素子1
504と1504Bの接続をかえて配置した。これにより、端子1510、1511のどちらの電位が低く
ても、トランジスタ1502とトランジスタ1502Bのゲート端子の電位は、十分に上昇させる
ことが出来る。
ネル型トランジスタを用いる部分のみを対象とするのではなく、両方のトランジスタに対
して、トランジスタ1501、1509、1501B、1509B、容量素子1504、1504Bなどを用いて、出
力信号の振幅が小さくなってしまうことを防いでいる。このように、出力信号の振幅が小
さくなってしまう部分のトランジスタに対して、ダイオード接続されたトランジスタや容
量素子などを配置することにより、正常に動作させることが可能となる。
ンジスタを配置してもよい。また、トランジスタ1501、1501Bの接続を図8におけるトラン
ジスタ3401のように変更することにより、図8のインバータ回路を拡張して、トランスフ
ァーゲート回路を構成してもよい。
め、省略する。
れに限定されない。図10、12、14、15の回路におけるトランジスタを全てPチャネル型に
する場合は、VDDとGNDの電位を入れ替えればよい。
説明したが、適用できる回路は、本実施の形態で記載した回路に限定されない。さまざま
な回路に適用することができる。
べている。したがって、実施の形態1〜3で説明した内容は、本実施の形態においても適
用することが可能である。
実施の形態1において、図2のインバータ回路では、出力端子は、端子108だけでなく、
端子107を用いてもよいことは、説明した。そこで、本実施の形態では、出力端子107の出
力を利用して、さまざまな回路を構成する例について説明する。つまり、端子108から信
号を出力するインバータ回路を、レベル補正回路として動作させ、さまざまな回路を動作
させる場合の例を示す。
インバータ回路をレベル補正回路として用いており、端子107を出力端子として、別の回
路(ここではインバータ回路)の入力端子と接続している。そして、レベル補正回路1601
から出力される信号を用いて、回路(ここではインバータ回路)を正常に動作させる。
続されている。レベル補正回路1601の出力端子1605は、端子107と接続され、出力端子160
6は、端子106と接続されている。
子1606には、入力端子1604の信号がそのまま出力され、一方、出力端子1605には、入力端
子1603の信号の電位が調節されて、出力される。具体的には、H信号の場合は、より高く
なった電位が出力される。
タを用いる部分のトランジスタを接続すればよい。すると、出力信号の振幅が小さくなっ
てしまうことを防ぐことが出来る。
されており、出力端子1606は、トランジスタ1609のゲート端子に接続されている。その結
果、出力端子1607には、振幅値が小さくならずに、信号が出力される。
ランジスタのゲート端子には、出力端子1605から信号を入力する。その結果、回路は、正
常に動作するようになる。
て説明した回路を、任意に用いることが出来る。
1604は端子303に相当し、端子1603は端子304に相当し、端子1607は端子302に相当するこ
とになる。
補正回路1601Cを用いて、トランジスタ1702、1705を同時にオンオフさせ、レベル補正回
路1601Aを用いて、トランジスタ1703、1704を制御する。
号の振幅が小さくなることを防ぐことが出来る。
すると、端子1604Aは端子1103に相当し、端子1603Aは端子1104に相当し、端子1604Cは端
子1106に相当し、端子1603Cは端子1105に相当し、端子1706は端子1102に相当することに
なる。
Bを用いて、トランジスタ1802、1805をを制御し、レベル補正回路1601Aを用いて、トラン
ジスタ1803、1804を制御する。
号の振幅が小さくなることを防ぐことが出来る。
1604Aは端子1303に相当し、端子1603Aは端子1304に相当し、端子1604Bは端子1105に相当
し、端子1603Bは端子1306に相当し、端子1806は端子1302に相当することになる。
を用いて、トランジスタ1902、1905を制御し、レベル補正回路1601Aを用いて、トランジ
スタ1903、1904を制御する。
子1906の出力信号の振幅が小さくなることを防ぐことが出来る。
補正回路1601Aを用いて、トランジスタ2003を制御する。
03、2004の信号の振幅が小さくなることを防ぐことが出来る。
の回路の先に、さらに別の回路を接続する場合、反転信号が必要になる場合が多い。そこ
で次に、出力端子が2つ有り、反転信号も出力する場合について述べる。
バータ回路を構成し、トランジスタ2103B、2104Bで1つのインバータ回路を構成している
。各々のインバータ回路に、反転した信号を入力すれば、互いに反転した2つの信号を出
力することが出来る。
位を入力できるようにしなければならない。かつ、トランジスタ2103とトランジスタ2103
Bのゲート端子には、互いに反転した信号を入力しなければならない。したがって、2つ
のレベル補正回路1601A、1601Bが必要となる。
転して、出力端子2202に出力される。入力端子2204には、入力端子2203とは反転した信号
が入力され、出力端子2207には、出力端子2202とは反転した信号が出力される。すると、
端子1604Aは端子2203に相当し、端子1603Aは端子2204に相当し、端子2106は端子2202に相
当し、端子2106Bは端子2207に相当することになる。
、2303、2304、2305で1つのクロックドインバータ回路を構成し、トランジスタ2302B、2
303B、2304B、2305Bで1つのクロックドインバータ回路を構成している。各々のクロック
ドインバータ回路に、反転した信号を入力すれば、互いに反転した2つの信号を出力する
ことが出来る。
位を入力できるようにしなければならない。かつ、トランジスタ2303とトランジスタ2303
Bのゲート端子には、互いに反転した信号を入力しなければならない。したがって、2つ
のレベル補正回路1601A、1601Bが必要となる。
を入力できるようにしなければならない。ただし、トランジスタ2302とトランジスタ2302
Bのゲート端子には、同じ信号を入力すればよい。したがって、1つのレベル補正回路160
1Cが必要となる。
れたときに、入力端子2403の信号が、反転して、出力端子2402に出力される。入力端子24
04には、入力端子2403とは反転した信号が入力され、入力端子2406には、入力端子2405と
は反転した信号が入力され、出力端子2407には、出力端子2402とは反転した信号が出力さ
れる。すると、端子1603Cは端子2405に相当し、端子1604Cは端子2406に相当し、端子1604
Aは端子2403に相当し、端子1603Aは端子2404に相当し、端子2306は端子2402に相当し、端
子2306Bは端子2407に相当することになる。
2504、2505で1つのNAND回路を構成し、トランジスタ2502B、2503B、2504B、2505Bで
1つのNAND回路を構成している。各々のNAND回路に、反転した信号を入力すれば
、互いに反転した2つの信号を出力することが出来る。
位を入力できるようにしなければならない。かつ、トランジスタ2502とトランジスタ2502
Bのゲート端子、または、トランジスタ2503とトランジスタ2503Bのゲート端子には、互い
に反転した信号を入力しなければならない。したがって、4つのレベル補正回路1601A、1
601B、1601D、1601Eが必要となる。
が、出力端子2602に出力される。入力端子2604には、入力端子2603とは反転した信号が入
力され、入力端子2606には、入力端子2605とは反転した信号が入力され、出力端子2607に
は、出力端子2602とは反転した信号が出力される。すると、端子1604Bは端子2603に相当
し、端子1604Aは端子2605に相当し、端子1603Bは端子2604に相当し、端子1603Aは端子260
6に相当し、端子2506は端子2602に相当し、端子2506Bは端子2607に相当することになる。
に限定されない。例えば、直接、振幅の大きな信号を入力して、動作させるようにしても
よい。例えば、図17や図23における端子1605Cの信号は、レベル補正回路1601Cを用いずに
、直接、振幅の大きな信号、具体的には、H信号の電位がVDDよりも大きな信号を入力
してもよい。同様に、図17や図23における端子1605A、1606A、1605B、1606B、の信号は、
レベル補正回路1601A、1601Bを用いずに、直接、振幅の大きな信号を入力してもよい。
動作させたい回路に信号を入力していたが、これに限定されない。反対に、まず、動作さ
せたい回路において動作をさせて、その後、その電位のレベルを調節するようにしてもよ
い。図27には、インバータ回路に対して適用した場合の構成を示す。トランジスタ2708、
2709、2710、2711を用いて、2組のインバータ回路を構成する。2組設けるのは、後段で
のレベル補正回路2701において、反転信号も必要とするからである。そして、入力端子27
03とその反転信号が入る入力端子2704から、信号を入力し、レベル補正回路2701でレベル
を調節し、出力端子2707から、信号を出力する。なお、インバータだけでなく、他の回路
においても、適用することが出来る。
ざまな回路に適用した場合について説明したが、適用できる回路は、本実施の形態で記載
した回路に限定されない。さまざまな回路に適用することができる。
べている。したがって、実施の形態1〜4で説明した内容は、本実施の形態においても適
用することが可能であり、これらの回路構成を有する半導体装置とすることにより、正確
な動作を行う半導体装置を低コストで製造することができる。
明する。信号線駆動回路の一部や、ゲート線駆動回路の一部に、実施の形態1〜5で示し
た回路構成を適用することができる。
10を有している。ゲート線駆動回路2802は、画素2801に選択信号を順次出力する。信号線
駆動回路2810は、画素2801にビデオ信号を順次出力する。画素2801では、ビデオ信号に従
って、光の状態を制御することにより、画像を表示する。信号線駆動回路2810から画素28
01へ入力するビデオ信号は、電圧であることが多い。つまり、画素に配置された表示素子
や表示素子を制御する素子は、信号線駆動回路2810から入力されるビデオ信号(電圧)に
よって、状態を変化させるものであることが多い。まれに、画素2801へ入力するビデオ信
号が、電流である場合もある。画素に配置する表示素子の例としては、液晶(LCD)や
有機ELやFED(フィールドエミッションディスプレイ)での素子、DMD(デジタル
・ミラー・デバイス)などがあげられる。
フトレジスタ2803、第1ラッチ回路(LAT1)2804、第2ラッチ回路(LAT2)2805、デジタ
ル・アナログ変換回路2806などに分けられる。
プフロップ回路(FF)やラッチ回路等を複数列用いて構成され、クロック信号(S-CLK)2
812、スタートパルス(SP) 2813、クロック反転信号(S-CLKb) 2811が入力される、これら
の信号のタイミングに従って、順次サンプリングパルスが出力される。
される。第1ラッチ回路2804には、ビデオ信号線2808より、ビデオ信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持してい
く。なお、デジタル・アナログ変換回路2806を配置している場合は、ビデオ信号はデジタ
ル値である。
間中に、ラッチ制御線2809よりラッチパルス(Latch Pulse)が入力され、第1ラッチ回
路2804に保持されていたビデオ信号は、一斉に第2ラッチ回路2805に転送される。その後
、第2ラッチ回路2805に保持されたビデオ信号は、1行分が同時に、デジタル・アナログ
変換回路2806へと入力される。そして、デジタル・アナログ変換回路2806から出力される
信号は、画素2801へ信号が入力される。
に入力されている間、シフトレジスタ2803においては再びサンプリングパルスが出力され
る。つまり、同時に2つの動作が行われる。これにより、線順次駆動が可能となる。以後
、この動作を繰り返す。
る場合は、デジタル・アナログ変換回路2806は省略できる場合が多い。また、画素2801に
出力するデータが2値、つまり、デジタル値である場合は、デジタル・アナログ変換回路
2806は省略できる場合が多い。また、信号線駆動回路2810には、レベルシフト回路やガン
マ補正回路や電圧電流変換回路、増幅回路などが内蔵されている場合もある。
2801とが、トランスファーゲート回路(アナログスイッチ回路)を介して、接続されてい
る場合もある。その場合は、シフトレジスタ2803より出力されたサンプリングパルスが、
トランスファーゲート回路を制御する。
多いので、信号線駆動回路2810のシフトレジスタ2803と同様な構成をもつシフトレジスタ
やレベルシフト回路、増幅回路などにより、構成されることが多い.ただし、ゲート線駆
動回路2802の構成は、これに限定されず、様々なものがある。
けるシフトレジスタや、信号線駆動回路2810の第1ラッチ回路(LAT1)2804や第2ラッチ
回路2805など、回路を構成する様々な部分に適用できる。
いられるDFF回路(ディレイ・フリップ・フロップ回路)について、図29、30に示す。
る同期信号によって、動作が制御される。そして、出力端子2902に信号が出力される。端
子2904と端子2905には、互いに反転した信号が入力され、端子2906と端子2907にも、互い
に反転した信号が入力される。そして、出力として、端子2902と端子2903には、互いに反
転した信号が出力される。図30のDFF回路3001でも同様に、端子300〜3007において、
信号のやり取りが行われる。
反転した信号を出力しない回路を用いている。そのため、反転した信号を作りだすため、
各部分の回路を並列に配置している。
路2901A〜2901Dにより、構成されている。DFF回路としては、図29に示した回路でも、
図30に示した回路でもよい。クロック信号(S-CLK)2812、クロック反転信号(S-CLKb)が
、端子2906、2907(または端子3006、3007)に相当する部分に入力され、その信号に同期
して、シフトレジスタが動作する。
(または端子3006、3007)に相当する部分に、シフトレジスタから
出力されるサンプリングパルスが入力される。また、DFF回路などを用いて第2ラッチ
回路(LAT2)2805を構成する場合は、端子2906、2907(または端子3006、3007)に相当す
る部分には、ラッチ制御線2809よりラッチパルス(Latch Pulse)が入力される。
、図17や図23などの回路を用いる場合、クロック信号(S-CLK)2812やクロック反転信号(
S-CLKb)の信号振幅を電源電圧の振幅よりも大きくする場合、図17や図23などの回路にお
けるレベル補正回路1601Cを省略することが可能となる。同様に、第1ラッチ回路(LAT1
)2804や第2ラッチ回路(LAT2)2805におけるDFF回路において、クロックドインバー
タ回路として、図17や図23などの回路を用いる場合、ビデオ信号線2808より入力されるビ
デオ信号や、ラッチ制御線2809より入力されるラッチパルス(Latch Pulse)の信号振幅
を電源電圧の振幅よりも大きくする場合、図17や図23などの回路におけるレベル補正回路
のいくつかを省略することが可能となる。
ジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図28で示
したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形
成されていてもよいし、単結晶基板に形成されていてもよいし、SOI基板上に形成されて
いてもよいし、どのような基板上に形成されていてもよい。あるいは、図28における回
路の一部が、ある基板に形成されており、図28における回路の別の一部が、別の基板に
形成されていてもよい。つまり、図28における回路の全てが同じ基板上に形成されてい
なくてもよい。例えば、図28において、画素2801とゲート線駆動回路2802とは
、ガラス基板上にTFTを用いて形成し、信号線駆動回路2810(もしくはその一部)は
、単結晶基板上に形成し、そのICチップをCOG(Chip On Glass)で接続してガラス基板上に
配置してもよい。あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用
いてガラス基板と接続してもよい。
置を用いることが可能となる。
、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲー
ションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パー
ソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携
帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital
Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを
備えた装置)などが挙げられる。それらの電子機器の具体例を図32に示す。
、スピーカー部13004、ビデオ入力端子13005等を含む。ここで、本発明の半導
体装置を用いた表示装置は、表示部13003に用いることができる。また本発明により
、図32(A)に示す発光装置が完成される。発光装置は自発光型であるためバックライト
が必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は
、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる
。
部13103、操作キー13104、外部接続ポート13105、シャッター13106
等を含む。ここで、本発明の半導体装置を用いた表示装置は、表示部13102に用いる
ことができる。また本発明により、図32(B)に示すデジタルスチルカメラが完成される
。
2、表示部13203、キーボード13204、外部接続ポート13205、ポインティ
ングマウス13206等を含む。ここで、本発明の半導体装置を用いた表示装置は、表示
部13203に用いることができる。また本発明により、図32(C)に示す発光装置が完
成される。
ッチ13303、操作キー13304、赤外線ポート13305等を含む。ここで、本発
明の半導体装置を用いた表示装置は、表示部13302に用いることができる。また本発
明により、図32(D)に示すモバイルコンピュータが完成される。
あり、本体13401、筐体13402、表示部A13403、表示部B13404、記
録媒体(DVD等)読み込み部13405、操作キー13406、スピーカー部1340
7等を含む。表示部A13403は主として画像情報を表示し、表示部B13404は主
として文字情報を表示するが、本発明の半導体装置を用いた表示装置は、表示部A、B1
3403、13404に用いることができる。なお、記録媒体を備えた画像再生装置には
家庭用ゲーム機器なども含まれる。また本発明により、図32(E)に示すDVD再生装置
が完成される。
3501、表示部13502、アーム部13503を含む。ここで、本発明の半導体装置
を用いた表示装置は、表示部13502に用いることができる。また本発明により、図32
(F)に示すゴーグル型ディスプレイが完成される。
3、外部接続ポート13604、リモコン受信部13605、受像部13606、バッテ
リー13607、音声入力部13608、操作キー13609等を含む。ここで、本発明
の半導体装置を用いた表示装置は、表示部13602に用いることができる。また本発明
により、図32(G)に示すビデオカメラが完成される。
音声入力部13704、音声出力部13705、操作キー13706、外部接続ポート1
3707、アンテナ13708等を含む。ここで、本発明の半導体装置を用いた表示装置
は、表示部13703に用いることができる。なお、表示部13703は黒色の背景に白
色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により
、図32(H)に示す携帯電話が完成される。
等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる
。
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
ることが可能である。また本実施例の電子機器は、実施の形態1〜5、に示したいずれの
回路構成を有する半導体装置を用いた表示装置を備えていてもよい。
Claims (10)
- 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方は、第1の配線と電気的に接続され、
前記第4の薄膜トランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、第1の入力端子と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、第2の入力端子と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの一方は、出力端子と電気的に接続されることを特徴とするデジタル回路。 - 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方は、第1の配線と電気的に接続され、
前記第4の薄膜トランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方には、第1の信号が入力され、
前記第2の薄膜トランジスタのゲートには、第2の信号が入力され、
前記第1の薄膜トランジスタのソース又はドレインの一方からは、第3の信号が出力されることを特徴とするデジタル回路。 - 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方には、第1の電位が入力され、
前記第4の薄膜トランジスタのソース又はドレインの他方には、前記第1の電位が入力され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、第1の入力端子と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、第2の入力端子と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの一方は、出力端子と電気的に接続されることを特徴とするデジタル回路。 - 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方には、第1の電位が入力され、
前記第4の薄膜トランジスタのソース又はドレインの他方には、前記第1の電位が入力され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方には、第1の信号が入力され、
前記第2の薄膜トランジスタのゲートには、第2の信号が入力され、
前記第1の薄膜トランジスタのソース又はドレインの一方からは、第3の信号が出力されることを特徴とするデジタル回路。 - 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方は、第1の配線と電気的に接続され、
前記第4の薄膜トランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、第1の入力端子と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、第2の入力端子と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの一方は、出力端子と電気的に接続されることを特徴とする半導体装置。 - 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方は、第1の配線と電気的に接続され、
前記第4の薄膜トランジスタのソース又はドレインの他方は、前記第1の配線と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方には、第1の信号が入力され、
前記第2の薄膜トランジスタのゲートには、第2の信号が入力され、
前記第1の薄膜トランジスタのソース又はドレインの一方からは、第3の信号が出力されることを特徴とする半導体装置。 - 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方には、第1の電位が入力され、
前記第4の薄膜トランジスタのソース又はドレインの他方には、前記第1の電位が入力され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、第1の入力端子と電気的に接続され、
前記第2の薄膜トランジスタのゲートは、第2の入力端子と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの一方は、出力端子と電気的に接続されることを特徴とする半導体装置。 - 第1乃至第4の薄膜トランジスタを有し、
前記第1乃至第4の薄膜トランジスタは、Nチャネル型であり、
前記第1の薄膜トランジスタのソース又はドレインの一方は、前記第2の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第4の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
前記第3の薄膜トランジスタのソース又はドレインの一方は、前記第1の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方は、前記第3の薄膜トランジスタのゲートと電気的に接続され、
前記第2の薄膜トランジスタのソース又はドレインの他方には、第1の電位が入力され、
前記第4の薄膜トランジスタのソース又はドレインの他方には、前記第1の電位が入力され、
前記第2の薄膜トランジスタのゲートは、前記第4の薄膜トランジスタのゲートと電気的に接続され、
前記第1の薄膜トランジスタのソース又はドレインの他方には、第1の信号が入力され、
前記第2の薄膜トランジスタのゲートには、第2の信号が入力され、
前記第1の薄膜トランジスタのソース又はドレインの一方からは、第3の信号が出力されることを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一項に記載のデジタル回路と、
操作キー、アンテナ、キーボード、バッテリー、音声入力部、又はスピーカーと、
を有することを特徴とする電子機器。 - 請求項5乃至請求項8のいずれか一項に記載の半導体装置と、
操作キー、アンテナ、キーボード、バッテリー、音声入力部、又はスピーカーと、
を有することを特徴とする電子機器。
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