JP5973123B2 - ゲート駆動装置及びこれを含む表示装置 - Google Patents
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Description
従って、静電気に対する耐性が強いゲート駆動装置の開発が必要になってきているという問題がある。
また、本発明の他の目的は、上記ゲート駆動装置を含む表示装置を提供することにある。
第j(jは、1≦j≦nを満たす自然数)ゲート出力信号を出力する第jステージと、第(j+1)ゲート出力信号を出力する第(j+1)ステージと、を含み、前記第jステージと第(j+1)ステージは順次に配置され、前記第jステージは、前記第jゲート出力信号を提供するソース電極を有する第1トランジスタを備えるプルアップ部と、前記第(j+1)ステージの前記第(j+1)ゲート出力信号の提供を受けて前記第1トランジスタのソース電極をゲートオフ電圧に放電するプルダウン部と、前記第(j+1)ステージの前記第(j+1)ゲート出力信号の印加を受けて、前記第1トランジスタのゲート電極が接続されたプルアップノードを前記ゲートオフ電圧に放電する放電部と、を含み、
前記プルダウン部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第(j+1)ゲート出力信号の印加を受け、前記ドレイン電極が前記第1トランジスタのソース電極に接続されている第2トランジスタを備え、前記放電部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第(j+1)ゲート出力信号の印加を受ける第9トランジスタを備え、前記第2及び第9トランジスタの各々の前記ソース電極は、前記ゲートオフ電圧が入力される電源電圧端子に接続され、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記第2トランジスタの前記ドレイン電極に接続され、前記第jステージに流入する静電気を防止する第1ダミートランジスタと、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記ゲートオフ電圧の入力される電源電圧端子に接続され、前記第jステージに流入する静電気を防止する第2ダミートランジスタと、を含み、前記第1ダミートランジスタは前記プルダウン部に隣接して形成される、ことを特徴とする。
前記ゲート駆動装置は、第j(jは、1≦j≦nを満たす自然数)ゲート出力信号を出力する第jステージと、第(j+1)ゲート出力信号を出力する第(j+1)ステージと、を含む第1乃至第(n+1)(nは自然数)ステージを有し、前記第jステージと第(j+1)ステージは順次に配置され、
前記第jステージは、前記第jゲート出力信号を提供するソース電極を有する第1トランジスタと、前記第(j+1)ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第1トランジスタのソース電極に印加する第2トランジスタと、前記第(j+1)ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第1トランジスタのゲート電極に印加する第9トランジスタと、前記第2トランジスタのドレインに接続され、前記第jステージに流入する静電気を防止する第1静電気防止部と、前記第2及び第9トランジスタの各々のソース電極に接続され、前記第jステージに流入する静電気を防止する第2静電気防止部と、を含むことを特徴とする。
第1基板100の画素電極(PE)と対向するように第2基板200の共通電極(CE)の一部領域にカラーフィルタ(CF)が形成され得る。例えば、i番目(i=1〜n)ゲートライン(Gi)とj番目(j=1〜m)データライン(Dj)に接続された画素(PX)は信号線(Gi、Dj)に接続された画素スイッチング素子(Qp)とこれに接続された液晶キャパシタ(liquid crystal capacitor、Clc)及びストレージキャパシタ(storage capacitor、Cst)を含み得る。ストレージキャパシタ(Cst)の一端及び共通電極(CE)には共通電圧が印加され得る。
図4を参照すると、第jステージ(STj)はバッファ部410、充電部420、プルアップ部430、キャリー信号発生部470、プルダウン部440、放電部450、ホールディング部460、及び静電気防止部(480,482)を含む。このような第jステージ(STj)に前段キャリー信号(Cout(j−1))、第1クロック信号(1st signal)及び第2クロック信号(2nd signal)が提供される。第1クロック信号(1st signal)はハイレベル区間(PH_1,PH_2)とローレベル区間(PL_1,PL_2)を含む。
放電部450のうち、次段ステージ(STj+1)のゲート信号(Gout(j+1))に応答して充電部420を放電させるトランジスタ(T9)には静電気が流入する可能性があるため、静電気防止部482を連結して放電部450が静電気によって損傷することを防止する。
先ず、ゲート信号(Gout(j))がゲートオフ電圧(Voff)からゲートオン電圧(Von)に変換される過程を説明する。
したがって、N1ノード(プルアップノード)の電圧は、放電部450がN1ノード(プルアップノード)にゲートオフ電圧(Voff)を提供しても、正電圧の前段ステージのキャリー信号(Cout(j−1))がN1ノード(プルアップノード)に提供されるため、急激にはゲートオフ電圧(Voff)に下降せず、図5に示すように徐々に減少する。ここで、前段ステージのキャリー信号(Cout(j−1))は前段ステージのキャリー信号発生部470のキャパシタ(C2)により正電圧に保持される。
従って、プルダウン部440がゲート信号(Gout(j))をゲートオフ電圧(Voff)に下降させ、またプルアップ部430もローレベルの第1クロック信号(1st signal)をゲート信号(Gout(j))として提供するため、ゲート信号(Gout(j))の電圧レベルは迅速にゲートオフ電圧(Voff)にプルダウンされる。それゆえ、ゲート信号(Gout(j))が次段ステージのゲート信号(Gout(j+1))とオーバーラップしない。
ゲート信号(Gout(j))がハイレベルからローレベルにシフトした後、トランジスタ(T8、T13)はターンオフされる。第1クロック信号(1st signal)がハイレベルであれば、トランジスタ(T7、T12)はトランジスタ(T3)をターンオンさせてゲート信号(Gout(j))をローレベルに保持する。
図6は、本発明の第1の実施形態によるゲート駆動装置の第jステージの一部に対するレイアウト図であり、図7は、図6に示すI−I’線に沿って切断した断面図であり、図8は、第1の実施形態の変形例による駆動装置の第jステージの一部に対するレイアウト図である。
第1ドレイン電極51は、図6に示すようにフィッシュボーンアンテナ(fishbone−antenna)形状で第1ゲート電極21とオーバーラップするように形成される。
ゲートラインコンタクト部22とゲートライン24は互いに接続されており、ゲートライン24を通じて表示部の各画素にゲート出力信号を伝達する。また、現在ステージ(第jステージ)のゲート出力信号はソース電極コンタクト部60a及びこれと接続された第1ソース又はドレインライン60bを通じて前段ステージ(第(j−1)ステージ)に伝達する。このとき、ソース電極コンタクト部60aとゲートラインコンタクト部22はブリッジラインで接続され、これについては後述する。
第2ゲート電極23は第2パッド26と接続され、第2パッド26は後段ステージ(第(j+1)ステージ)のゲート出力信号を受ける第1パッド62と接続される。これによって、第2ゲート電極23は後段ステージ(第(j+1)ステージ)のゲート出力信号の印加を受けることができる。
第3トランジスタ(T3)は第3ソース電極65が第4ソース又はドレインライン60eから分枝されたことを除き、第1トランジスタ(T1)と実質的に同一構造であるため重なる説明は省略する。ここで、第4ソース又はドレインライン60eは第3ソース又はドレインライン60dと接続される。これによって、第3トランジスタ(T3)と第2トランジスタ(T2)が接続される。
半導体層41上にはダミーゲート電極27とオーバーラップされるようにダミードレイン電極57が形成されている。ダミードレイン電極57と半導体層の間にはオーミックコンタクト層42を配置することもできる。
第2ダミートランジスタ(T’d)により第1トランジスタ(T1)から第2トランジスタ(T2)に流入する静電気を防止することができる。
変形例として、上述した静電気防止部(480、482)のダミートランジスタはメッシュ型で形成することもできる。
図9は、本発明の第2の実施形態によるゲート駆動装置の第j及び第(j+1)ステージの一部に対するレイアウト図であり、図10は、図9に示すII−II’線に沿って切断した断面図であり、図11は、図9に示すIII−III’線に沿って切断した断面図であり、図12は、図9に示すIV−IV’線に沿って切断した断面図である。
一方、ソース電極コンタクト部60aには第1ソース又はドレインライン60bが接続されており、第1トランジスタ(T1)の第1ソース電極61から提供されるゲート出力信号を前段(j−1)ステージに伝達する。
すなわち、ソース電極コンタクト部60aとゲート絶縁膜30上には保護層70が形成されているが、保護層70とゲート絶縁膜30に第1コンタクトホール71及び第2コンタクトホール72を形成して、ソース電極コンタクト部60aとゲートラインコンタクト部22を第1ブリッジライン81で接続する。このとき、第1ブリッジライン81は保護層81上に形成される。
しかし、本発明の第2の実施形態によれば、第1ソース又はドレインライン60bとゲートライン24が直接オーバーラップされず、オーバーラップによる静電気の発生を防止することができる。また、第2ブリッジライン82とゲートライン24との間にはゲート絶縁膜30と保護層70があるため、第2ブリッジライン82とゲートライン24との間の静電気の発生を最小化することができる
図13は、本発明の第2の実施形態の変形例によるゲート駆動装置の第jステージの一部に対するレイアウト図であり、図14は図13に示すV−V’線に沿って切断した断面図である。
これによって、第1パッド62とダミーパッド64は第3コンタクトホール73と第6コンタクトホール77を通じて第3ブリッジライン(82_1)にて接続される。また、ダミーパッド64と第2パッド26は、第7コンタクトホール79と第4コンタクトホール74を通じて第4ブリッジライン(82_2)にて接続する。これによって、第1パッド62が受けた後段(j+1)ステージのゲート出力信号はダミーパッド64を経由して第2パッド26に伝達される。
10 基板
21、23、25 (第1〜第3)ゲート電極
22 ゲートラインコンタクト部
24 ゲートライン
26 第2パッド
27 ダミーゲート電極
30 ゲート絶縁膜
41 半導体層
42 オーミックコンタクト層
51、53、55 (第1〜第3)ドレイン電極
57 ダミードレイン電極
60a ソース電極コンタクト部
60b、60c、60d、60e ドレインライン
61、63、65 (第1〜第3)ソース電極
62 第1パッド
67 ダミーソース電極
70 保護層
100 第1基板
150 液晶層
200 第2基板
300 液晶パネル
400 ゲート駆動部
410 バッファ部
420 充電部
430 プルアップ部
440 プルダウン部
450 放電部
460 ホールディング部
470 キャリー信号発生部
480、482 静電気防止部
500 タイミングコントローラ
600 クロック生成部
700 データ駆動部
Claims (10)
- 第1乃至第(n+1)(nは自然数)ステージを有するゲート駆動装置であって、
第j(jは、1≦j≦nを満たす自然数)ゲート出力信号を出力する第jステージと、
第(j+1)ゲート出力信号を出力する第(j+1)ステージと、を含み、
前記第jステージと第(j+1)ステージは順次に配置され、
前記第jステージは、前記第jゲート出力信号を提供するソース電極を有する第1トランジスタを備えるプルアップ部と、
前記第(j+1)ステージの前記第(j+1)ゲート出力信号の提供を受けて前記第1トランジスタのソース電極をゲートオフ電圧に放電するプルダウン部と、
前記第(j+1)ステージの前記第(j+1)ゲート出力信号の印加を受けて、前記第1トランジスタのゲート電極が接続されたプルアップノードを前記ゲートオフ電圧に放電する放電部と、を含み、
前記プルダウン部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第(j+1)ゲート出力信号の印加を受け、前記ドレイン電極が前記第1トランジスタのソース電極に接続されている第2トランジスタを備え、
前記放電部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第(j+1)ゲート出力信号の印加を受ける第9トランジスタを備え、
前記第2及び第9トランジスタの各々の前記ソース電極は、前記ゲートオフ電圧が入力される電源電圧端子に接続され、
ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記第2トランジスタの前記ドレイン電極に接続され、前記第jステージに流入する静電気を防止する第1ダミートランジスタと、
ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記ゲートオフ電圧の入力される電源電圧端子に接続され、前記第jステージに流入する静電気を防止する第2ダミートランジスタと、を含み、
前記第1ダミートランジスタは前記プルダウン部に隣接して形成される、ことを特徴とするゲート駆動装置。 - 前記第jステージは、
更に、前記プルアップノードを前記ゲートオフ電圧に保持するホールディング部を含み、
前記ホールディング部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ドレイン電極が前記第1トランジスタのソース電極に接続され、前記ソース電極が前記ゲートオフ電圧の入力される電源電圧端子に接続されている第3トランジスタを備える、ことを特徴とする請求項1に記載のゲート駆動装置。 - 前記第1ダミートランジスタは、前記プルダウン部に隣接して配置されることを特徴とする請求項1に記載のゲート駆動装置。
- 前記第2ダミートランジスタは、前記放電部に隣接して配置されることを特徴とする請求項1に記載のゲート駆動装置。
- 前記第1ダミートランジスタは、前記ホールディング部に隣接して配置されることを特徴とする請求項2に記載のゲート駆動装置。
- 表示部と、該表示部を取り囲む非表示部とからなる基板と、
前記非表示部上に形成されるゲート駆動装置を含むゲート駆動部と、を有し、
前記ゲート駆動装置は、第j(jは、1≦j≦nを満たす自然数)ゲート出力信号を出力する第jステージと、第(j+1)ゲート出力信号を出力する第(j+1)ステージと、を含む第1乃至第(n+1)(nは自然数)ステージを有し、
前記第jステージと第(j+1)ステージは順次に配置され、
前記第jステージは、
前記第jゲート出力信号を提供するソース電極を有する第1トランジスタと、
前記第(j+1)ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第1トランジスタのソース電極に印加する第2トランジスタと、
前記第(j+1)ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第1トランジスタのゲート電極に印加する第9トランジスタと、
前記第2トランジスタのドレインに接続され、前記第jステージに流入する静電気を防止する第1静電気防止部と、
前記第2及び第9トランジスタの各々のソース電極に接続され、前記第jステージに流入する静電気を防止する第2静電気防止部と、を含むことを特徴とする表示装置。 - 前記第1静電気防止部は、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含む第1ダミートランジスタを含み、
前記第1ダミートランジスタのダミーソース電極は、前記第2トランジスタのドレイン電極に接続され、
前記第2静電気防止部は、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含む第2ダミートランジスタを含み、
前記第2ダミートランジスタのダミーソース電極は、前記第2及び第9トランジスタのソース電極に接続される、ことを特徴とする請求項6に記載の表示装置。 - 前記第1及び第2ダミートランジスタの各々の前記ダミーゲート電極及び前記ダミードレイン電極は、電気的にフローティングされていることを特徴とする請求項7に記載の表示装置。
- 前記ゲート駆動装置は、前記基板上に集積されて形成されることを特徴とする請求項7に記載の表示装置。
- 前記第jステージは、前記第(j+1)ステージからの前記第(j+1)ゲート出力信号を受ける第1パッドと、前記第jゲート出力信号を表示部に供給するゲートラインと、前記第1パッドと前記第2トランジスタのゲート電極とを接続する第2パッドとを更に含み、
前記第1パッドと前記第2パッドとはブリッジラインによって接続されることを特徴とする請求項7に記載の表示装置。
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