JP5710112B2

JP5710112B2 - ゲート駆動回路

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Inventors: ミン哲李; 龍淳李
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Description

本発明は、ゲート駆動回路に関し、より詳細には、駆動マージンが向上して長時間使用でも信頼性が維持されるゲート駆動回路に関するものである。

現代社会の高度の情報化につれ表示装置は、大型化及び薄型化に対する市場の要求に直面しており、従来のＣＲＴ装置ではこのような要求を充分に満足させることができないため、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）装置、ＰＡＬＣ（ＰｌａｓｍａＡｄｄｒｅｓｓＬｉｑｕｉｄＣｒｙｓｔａｌｄｉｓｐｌａｙｐａｎｅｌ）装置、液晶表示（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ：ＬＣＤ）装置、ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）装置などで代表されるフラットパネル表示装置に対する需要が爆発的に増えている。特に、液晶表示装置は、画質が鮮明で軽量化、薄型化が可能であり、各種電子機器に広く使用されている。

一般的に液晶表示装置は、薄膜トランジスタが配列された下部表示板、これに対向する上部表示板及び両表示板の間に介在する液晶層で構成され、液晶層に印加される電界の強度を調節して画像を表示する装置である。このような表示装置は表示パネルを駆動するゲート駆動部とデータ駆動部を含む。

表示装置は、表示パネルを駆動するゲート駆動部にゲート駆動ＩＣ（ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）を含み、ゲート駆動ＩＣはＴＣＰ（ｔａｐｅｃａｒｒｉｅｒｐａｃｋａｇｅ）又はＣＯＧ（ｃｈｉｐｏｎｔｈｅｇｌａｓｓ）などの方法で実装されてきた。しかし、製造原価又は製品のサイズ、設計の側面で有利な他の方法が摸索されている。例えば、ゲート駆動ＩＣを採択せず、非晶質−シリコーン薄膜トランジスタ（ａｍｏｒｐｈｏｕｓｓｉｌｉｃｏｎＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、以下「ａ−ＳｉＴＦＴ」という）を利用してゲート信号を発生させるゲート駆動部を表示パネルのガラス基板に実装している。

このようにゲート駆動部を表示パネルに直接実装することによって表示パネルの空間利用上の問題をもたらし得るため、ゲート駆動部を更に小さく形成しても駆動能力が維持され、且つ長時間使用にも耐え得る信頼性を確保しなければならない問題があった。

韓国特許公開第２００６−００３６２４４号明細書

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、駆動マージンが向上して長時間使用でも信頼性が維持されるゲート駆動回路を提供することにある。

上記目的を達成するためになされた本発明の一特徴によるゲート駆動回路は、複数のステージが従属的に接続されたシフトレジスタを備え、前記ステージは、第１入力信号が印加される第１ノードの信号に応答して第１クロック信号をゲート信号として出力するプルアップ部と、第２入力信号が印加されると前記ゲート信号をオフ電圧に放電させるプルダウン部と、前記第２入力信号に応答して前記第１ノードの信号を前記オフ電圧に放電させる放電部と、前記第１クロック信号のＲＣ時定数を増加させ、前記第１クロック信号の遅延信号を出力する信号遅延回路を含むホールディング部と、を含み、前記ホールディング部は、前記第１クロック信号の遅延信号に応答して前記第１ノードの信号を、オフ電圧に放電された前記ゲート信号に維持させる。
前記第１クロック信号は、キャパシタを通過して前記ホールディング部に提供することができる。
前記キャパシタは、薄膜トランジスタの寄生キャパシタであり得る。
前記信号遅延回路は、前記第１クロック信号を遅延させる第１トランジスタ及び第２トランジスタを含み、前記第１及び第２トランジスタのドレーン電極及び前記第１トランジスタのゲート電極に前記第１クロック信号が印加され、前記第１トランジスタのソース電極は、前記第２トランジスタのゲート電極に接続され、前記第２トランジスタのソース電極は、前記ホールディング部に前記第１クロック信号の遅延信号を提供することができる。
前記第２トランジスタのドレーン電極と前記第２トランジスタのゲート電極との間に第１キャパシタを更に含み得る。
前記第２トランジスタのゲート電極と前記第２トランジスタのソース電極との間に第２キャパシタを更に含み得る。
前記ホールディング部は、前記第１クロック信号の遅延信号が印加されるゲート電極、前記第１ノードに接続されるドレーン電極、及びゲート線に接続されるソース電極を有する第３トランジスタを含み得る。
前記第３トランジスタは、移動度が２〜１０ｃｍ^２／Ｖｓであり得る。
その他の実施形態による具体的な特徴は詳細な説明及び図面に含まれている。

本発明のゲート駆動回路によれば、駆動マージンが向上して長時間使用でも信頼性が維持され得る。

本発明の一実施形態による表示装置のブロック図である。図１に示す一画素の等価回路図である。図１に示すゲート駆動部を説明するための例示的なブロック図である。図３に示す第ｊステージの例示的な回路図である。図３に示す第ｊステージに含まれる信号遅延回路の例示的な回路図である。図３に示す第ｊステージの動作を説明するための信号図である。

本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供されるものである。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものとする。

以下、本発明のゲート駆動回路を実施するための形態を、ゲート駆動回路を含む表示装置と共に、図１〜図６を参照しながら説明する。

図１は、本発明の一実施形態による表示装置のブロック図である。図２は、図１に示す一画素の等価回路図である。図３は、図１に示すゲート駆動部を説明するための例示的なブロック図である。図４は、図３に示す第ｊステージの例示的な回路図である。図５は、図３に示す第ｊステージに含まれる信号遅延回路の例示的な回路図である。図６は、図３に示す第ｊステージの動作を説明するための信号図である。

先ず図１を参照すると、本発明の一実施形態による表示装置１は、表示パネル３００、信号提供部１００、ゲート駆動部４００、及びデータ駆動部２００を含む。信号提供部１００は、タイミングコントローラ１１０とクロック生成部１２０を含む。

表示パネル３００は、画像が表示される表示部（ＤＡ）と画像が表示されない非表示部（ＰＡ）に区分される。

表示部（ＤＡ）は、第１〜第ｎゲートライン（Ｇ１〜Ｇｎ、ｎ＞２）、第１〜第ｍデータライン（Ｄ１〜Ｄｍ、ｍ＞２）、スイッチング素子（図示せず）、及び画素電極（図示せず）が形成された第１基板（図示せず）と、カラーフィルタ（図示せず）と共通電極（図示せず）が形成された第２基板（図示せず）、第１基板（図示せず）と第２基板（図示せず）との間に介在する液晶層（図示せず）を含み、画像が表示される部分になる。第１〜第ｎゲートライン（Ｇ１〜Ｇｎ）は、略行方向に配列されて互いにほぼ平行であり、第１〜第ｍデータライン（Ｄ１〜Ｄｍ）は略列方向に配列されて互いにほぼ平行である。

非表示部（ＰＡ）は、表示部（ＤＡ）の外郭周辺に位置し、画像が表示されない部分になる。

信号提供部１００は、タイミングコントローラ１１０とクロック生成部１２０を含み、外部のグラフィック制御機（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びこれの表示を制御する入力制御信号を受信して第１画像信号（ＤＡＴ）、データ制御信号（ＣＯＮＴ）をデータ駆動部２００に提供する。具体的に説明すると、タイミングコントローラ１１０は、水平同期信号（Ｈｓｙｎｃ）、メイン第１クロック信号（Ｍｃｌｋ）、データイネーブル信号（ＤＥ）などの入力制御信号の入力を受けてデータ制御信号（ＣＯＮＴ）を出力する。ここで、データ制御信号（ＣＯＮＴ）は、データ駆動部２００の動作を制御する信号であり、データ駆動部２００の動作を開始する水平開始信号、２つのデータ電圧の出力を指示するロード信号などを含む。

これによって、データ駆動部２００は、第１画像信号（ＤＡＴ）及びデータ制御信号（ＣＯＮＴ）の提供を受けて第１画像信号（ＤＡＴ）に対応する画像データ電圧を各データライン（Ｄ１〜Ｄｍ）に提供する。

データ駆動部２００は、ＩＣとしてテープキャリアパッケージ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ：ＴＣＰ）形態で表示パネル３００と接続することができ、これに限定されず、表示パネル３００の非表示部（ＰＡ）上に形成することができる。

また信号提供部１００は、外部のグラフィック制御機（図示せず）から垂直同期信号（Ｖｓｉｎｃ）及びメイン第１クロック信号（Ｍｃｌｋ）の提供を受け、電圧生成部（図示せず）からゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）の提供を受け、第１スキャン開始信号（ＳＴＶＰ）、第１クロック信号（ＣＫＶ）、第２クロック信号（ＣＫＶＢ）、及びゲートオフ電圧（Ｖｏｆｆ）をゲート駆動部４００に提供する。具体的に説明すると、タイミングコントローラ１１０が第２スキャン開始信号（ＳＴＶ）、第１クロック生成制御信号（ＯＥ）及び第２クロック生成制御信号（ＣＰＶ）を提供する。クロック生成部１２０は第２スキャン開始信号（ＳＴＶ）の提供を受けて第１スキャン開始信号（ＳＴＶＰ）を出力し、第１クロック生成制御信号（ＯＥ）及び第２クロック生成制御信号（ＣＰＶ）の入力を受けて第１クロック信号（ＣＫＶ）及び第２クロック信号（ＣＫＶＢ）を出力する。ここで、第１クロック信号（ＣＫＶ）は第２クロック信号（ＣＫＶＢ）と逆位相である信号である。

ゲート駆動部４００は、第１スキャン開始信号（ＳＴＶＰ）により動作し、第１クロック信号（ＣＫＶ）、第２クロック信号（ＣＫＶＢ）、及びゲートオフ電圧（Ｖｏｆｆ）を利用して多数のゲート信号を生成し、第１〜第ｎゲートライン（Ｇ１〜Ｇｎ）に各ゲート信号を順次に提供する。

図２を参照して図１に示す一画素について説明すると、第１基板１０の画素電極（ＰＥ）と対向するように第２基板２０の共通電極（ＣＥ）の一部領域にカラーフィルタ（ＣＦ）が形成され得る。第１基板１０と第２基板２０との間には液晶層３０が介在する。

一方、ｉ番目（ｉ＝１〜ｎ）ゲート線（Ｇｉ）とｊ番目（ｊ＝１〜ｍ）データ線（Ｄｊ）に接続された画素（ＰＸ）は、ゲート線（Ｇｉ）及びデータ線（Ｄｊ）に接続されたスイッチング素子（Ｑ）を含み、スイッチング素子（Ｑ）は液晶キャパシタ（ｌｉｑｕｉｄｃｒｙｓｔａｌｃａｐａｃｉｔｏｒ：Ｃｌｃ）及びストレージキャパシタ（ｓｔｏｒａｇｅｃａｐａｃｉｔｏｒ：Ｃｓｔ）が接続される。ストレージキャパシタ（Ｃｓｔ）は必要に応じて省略することができる。スイッチング素子（Ｑ）は、ａ−Ｓｉ（ａｍｏｒｐｈｏｕｓ−ｓｉｌｉｃｏｎ）から成る薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、以下「ａ−ＳｉＴＦＴ」という）である。

図３を参照してゲート駆動部４００を具体的に説明すると、ゲート駆動部４００は多数のステージ（ＳＴ１〜ＳＴｎ＋１）を含み、各ステージ（ＳＴ１〜ＳＴｎ＋１）はカスケード（ｃａｓｃａｄｅ）方式で接続されており、最後のステージ（ＳＴｎ＋１）を除いた各ステージ（ＳＴ１〜ＳＴｎ）はゲートライン（Ｇ１〜Ｇｎ）と一対一で接続され、各々ゲート信号（Ｇｏｕｔ１〜Ｇｏｕｔ（ｎ））を出力する。各ステージ（ＳＴ１〜ＳＴｎ＋１）にはゲートオフ電圧（Ｖｏｆｆ）、第１クロック信号（ＣＫＶ）、第２クロック信号（ＣＫＶＢ）、及び初期化信号（ＩＮＴ）が入力される。ここで、初期化信号（ＩＮＴ）はクロック生成部１２０から提供され得、最後のステージ（ＳＴｎ＋１）のキャリー信号（Ｃｏｕｔ（ｎ＋１））であり得る。

各ステージ（ＳＴ１〜ＳＴｎ＋１）は、第１クロック端子（ＣＫ１）、第２クロック端子（ＣＫ２）、セット端子（Ｓ）、リセット端子（Ｒ）、電源電圧端子（ＧＶ）、フレームリセット端子（ＦＲ）、ゲート出力端子（ＯＵＴ１）及びキャリー出力端子（ＯＵＴ２）を有することができる。

例えば、ｊ番目（ｊ≠１）ゲートライン（Ｇｊ）と接続された第ｊステージ（ＳＴｊ）のセット端子（Ｓ）には前段ステージ（ＳＴｊ−１）のキャリー信号（Ｃｏｕｔ（ｊ−１））が、リセット端子（Ｒ）には後段ステージ（ＳＴｊ＋１）のゲート信号（Ｇｏｕｔ（ｊ＋１））が入力され、第１クロック端子（ＣＫ１）及び第２クロック端子（ＣＫ２）には各々第１クロック信号（ＣＫＶ）及び第２クロック信号（ＣＫＶＢ）が入力され、電源電圧端子（ＧＶ）にはゲートオフ電圧（Ｖｏｆｆ）が入力され、フレームリセット端子（ＦＲ）には初期化信号（ＩＮＴ）又は最後のステージ（ＳＴｎ＋１）のキャリー信号（Ｃｏｕｔ（ｎ＋１））が入力される。ゲート出力端子（ＯＵＴ１）はゲート信号（Ｇｏｕｔ（ｊ））を出力し、キャリー出力端子（ＯＵＴ２）はキャリー信号（Ｃｏｕｔ（ｊ））を出力する。

但し、最初のステージ（ＳＴ１）には前段キャリー信号の代わりに第１スキャン開始信号（ＳＴＶＰ）が入力され、最後のステージ（ＳＴｎ＋１）には後段ゲート信号の代わりに第１スキャン開始信号（ＳＴＶＰ）が入力される。

各ステージ（ＳＴ１〜ＳＴｎ）のゲート出力端子（Ｇｏｕｔ_（１）〜Ｇｏｕｔ_（ｎ））では第１クロック端子（ＣＫ１）に提供されるクロック端子のハイ区間が出力される。即ち、奇数番目ステージ（ＳＴ１、ＳＴ３、…）のゲート出力端子（ＯＵＴ１）では第１クロック信号（ＣＫＶ）のハイ区間が出力され、偶数番目（ＳＴ２、ＳＴ４、…）のゲート出力端子（ＯＵＴ１）では第２クロック信号（ＣＫＶＢ）のハイ区間が出力される。従って、各ステージは順次にゲート信号（Ｇｏｕｔ１〜Ｇｏｕｔ（ｎ））を出力することができる。

図４及び図５を参照して図３に示す第ｊステージ（ＳＴｊ）について更に詳細に説明する。

先ず、図４を参照して説明すると、第ｊステージ（ＳＴｊ）は、バッファ部４１０、充電部４２０、プルアップ部４３０、キャリー信号生成部４７０、プルダウン部４４０、放電部４５０、及びホールディング部４６０を含み得る。第ｊステージ（ＳＴｊ）はトランジスタを含み、各トランジスタ（Ｔ１〜Ｔ１５）は薄膜トランジスタで形成することができる。

このような第ｊステージ（ＳＴｊ）に前段キャリー信号（Ｃｏｕｔ（ｊ−１））、第１クロック信号（ＣＫＶ）及び第２クロック信号（ＣＫＶＢ）が提供される。第１クロック信号（ＣＫＶ）はローレベルに維持される維持区間と、ローレベルからハイレベルに遷移してハイレベルからローレベルに遷移する遷移区間を含む。

先ず、バッファ部４１０はゲート電極及びドレーン電極がセット端子（Ｓ）に共通に接続され、ソース電極が第１ノード（Ｎ１）に接続されたトランジスタ（Ｔ４）を含む。このようなバッファ部４１０は、セット端子（Ｓ）を通じて入力された前段キャリー信号（Ｃｏｕｔ（ｊ−１））を充電部４２０、キャリー信号生成部４７０、及びプルアップ部４３０に提供する。

充電部４２０は、一端がトランジスタ（Ｔ４）のソース、プルアップ部４３０、及び放電部４５０と接続された第１ノード（Ｎ１）に接続され、他端がゲート出力端子（ＯＵＴ１）に接続されたキャパシター（Ｃ１）から成る。

プルアップ部４３０は、トランジスタ（Ｔ１）を含み、トランジスタ（Ｔ１）のドレーン電極が第１クロック端子（ＣＫ１）に接続され、ゲート電極が第１ノード（Ｎ１）に接続され、ソース電極がゲート出力端子（ＯＵＴ１）に接続される。

キャリー信号生成部４７０は、ドレーン電極が第１クロック端子（ＣＫ１）に接続され、ソース電極がキャリー出力端子（ＯＵＴ２）に接続され、ゲート電極がバッファ部４１０と接続されているトランジスタ（Ｔ１５）と、ゲート電極とソース電極に接続されたキャパシタ（Ｃ２）を含む。このようなキャリー信号生成部４７０は、第１ノード（Ｎ１）の電位がハイレベルに転換されることによってキャリー出力端子（ＯＵＴ２）に第１クロック信号（ＣＫＶ）のハイ区間を出力する。

プルダウン部４４０は、多結晶シリコーン薄膜トランジスタ（ＴＲ）を含み、ゲート信号（Ｇｏｕｔ（ｊ））をゲートオフ電圧（Ｖｏｆｆ）に下降させる。第１プルダウントランジスタ（Ｔ２）はドレーン電極がトランジスタ（Ｔ１）のソース及びキャパシター（Ｃ１）の他端に接続され、ソース電極が電源電圧端子（ＧＶ）に接続され、ゲート電極がリセット端子（Ｒ）に接続される。第２プルダウントランジスタ（Ｔ１４）はソース電極に電源電圧端子（ＧＶ）が接続され、ドレーン電極は表示パネル３００の第ｊゲートライン（Ｇｊ）に接続される。

放電部４５０は、ゲート電極がリセット端子（Ｒ）に接続され、ドレーン電極が第１ノード（Ｎ１）に接続され、ソース電極が電源電圧端子（ＧＶ）に接続され、次のステージ（ＳＴｊ＋１）のゲート信号（Ｇｏｕｔ（ｊ＋１））に応答して充電部４２０を放電させるトランジスタ（Ｔ９）と、ゲート電極がフレームリセット端子（ＦＲ）に接続され、ドレーン電極がキャパシター（Ｃ３）の一端に接続され、ソース電極が電源電圧端子（ＧＶ）に接続され、初期化信号（ＩＮＴ）に応答して充電部４２０を放電させるトランジスタ（Ｔ６）を含む。

ホールディング部４６０は、多数のトランジスタ（Ｔ３、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１３）を含み、ゲート信号（Ｇｏｕｔ（ｊ））がローレベルからハイレベルに転換されるとハイレベル状態を維持させ、ゲート信号（Ｇｏｕｔ（ｊ））がハイレベルからローレベルに転換された後には第１クロック信号（ＣＫＶ）及び第２クロック信号（ＣＫＶＢ）の電圧レベルに拘わらず一フレームの間ゲート信号（Ｇｏｕｔ（ｊ））をローレベルに維持させる動作を行う。

ホールディング部４６０は、第１クロック信号（ＣＫＶ）の時定数を増加させて遅延信号を発生させることができる２つのトランジスタ（Ｔ７、Ｔ１２）と２つのキャパシタ（Ｃ３、Ｃ４）を含む。説明の便宜上、第１クロック信号（ＣＫＶ）の遅延信号と関係ある２つのトランジスタ（Ｔ７、Ｔ１２）を第１トランジスタ（Ｔ１２）と第２トランジスタ（Ｔ７）と称し、２つのキャパシタ（Ｃ３、Ｃ４）は各々第１キャパシタ（Ｃ３）及び第２キャパシタ（Ｃ４）と称する。

図５を参照すると、第１クロック端子（ＣＫ１）を通じて第１クロック信号（ＣＫＶ）が入力され、第１トランジスタ（Ｔ１２）、第２トランジスタ（Ｔ７）、第１キャパシタ（Ｃ３）、及び第２キャパシタ（Ｃ４）を含む信号遅延回路を通過し、第２ノードを通じて第１クロック信号（ＣＫＶ）の遅延信号（ＣＫＶ＿ｄ）が出力される。

但し、ホールディング部４６０は、第１トランジスタ（Ｔ１２）及び第２トランジスタ（Ｔ７）、第１キャパシタ（Ｃ３）及び第２キャパシタ（Ｃ４）を必ず含むものに限定されない。即ち、ホールディング部４６０は、図４に示す符号４６０に含まれるトランジスタ（Ｔ３、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１、Ｔ１２、１３）すべてを含むものに限定されず、そのうちの一部を含み、第１クロック信号（ＣＫＶ）の遅延信号（ＣＫＶ＿ｄ）に応答して第１ノード信号を、オフ電圧に放電されたゲート信号（Ｇｏｕｔ（ｊ））に維持できれば良い。

第１クロック信号（ＣＫＶ）の時定数を増加させて遅延信号を発生させることができる遅延回路は、ホールディング部４６０の構成要素に含まれるか、又は含まれずに別途のユニットで構成され得る。

第１トランジスタ（Ｔ１２）は、ゲート電極とドレーン電極が第１クロック端子（ＣＫ１）と接続され、ソース電極が第２トランジスタ（Ｔ７）のゲート電極に接続される。第１トランジスタ（Ｔ１２）のゲート電極とドレーン電極には第１クロック信号（ＣＫＶ）が印加される。

第２トランジスタ（Ｔ７）のドレーン電極は、第１クロック端子（ＣＫ１）と接続され、ソース電極は第２ノードに接続される。第２トランジスタ（Ｔ７）のドレーン電極にも第１クロック信号（ＣＫＶ）が印加される

第２トランジスタ（Ｔ７）のゲート電極及びドレーン電極との間に第１キャパシタ（Ｃ３）が形成される。第１キャパシタ（Ｃ３）は、第２トランジスタ（Ｔ７）の動作時点を遅延させることができる。

一方、第２トランジスタ（Ｔ７）のゲート電極及びソース電極との間に第２キャパシタ（Ｃ４）が形成される。このような第１キャパシタ（Ｃ３）及び第２キャパシタ（Ｃ４）は電圧が充電される時間のあいだ信号を遅延させることができる。

第１クロック端子（ＣＫ１）を通じて入力された第１クロック信号（ＣＫＶ）は、第１トランジスタ（Ｔ１２）、第２トランジスタ（Ｔ７）、第１キャパシタ（Ｃ３）、及び第２キャパシタ（Ｃ４）から成る信号遅延回路を通過しながらＲＣ時定数が増加して信号が遅延され得る。第１クロック信号（ＣＫＶ）のＲＣ時定数を増加させる要素は、第１キャパシタ（Ｃ３）及び第２キャパシタ（Ｃ４）だけでなく、第１トランジスタ（Ｔ１２）と第２トランジスタ（Ｔ７）の寄生キャパシタも共に作用する。即ち、第１クロック信号（ＣＫＶ）の時定数を増加させるために、必ずしも第１トランジスタ（Ｔ１２）、第２トランジスタ（Ｔ７）、第１キャパシタ（Ｃ３）、及び第２キャパシタ（Ｃ４）のすべてを含んで回路を構成する必要はなく、そのうちの一部の素子を利用することができる。

ホールディング部４６０は、リップル（ｒｉｐｐｌｅ）を防止して第１ノードを安定化させる役割をするトランジスタ（Ｔ１０）を含み、説明の便宜上、このトランジスタ（Ｔ１０）を第３トランジスタ（Ｔ１０）と称する。

第３トランジスタ（Ｔ１０）は、ドレーン端子が第１ノードに接続されており、ソース端子がゲート出力端子（ＯＵＴ１）と接続されており、ゲート端子が第２ノードに接続される。第２ノードと接続されたゲート端子には第１クロック信号の遅延信号（ＣＫＶ＿ｄ）が印加される。第３トランジスタ（Ｔ１０）のゲート端子に第１クロック信号の遅延信号（ＣＫＶ＿ｄ）が印加されることによって、第１クロック信号（ＣＫＶ）が直接印加される場合に比べてゲートの動作時点が遅延される。従って、Ｎ１ノードに電圧が充分に充電できる時間が保障される。

第３トランジスタ（Ｔ１０）を移動度が２〜１０ｃｍ^２／Ｖｓの非晶質シリコーン薄膜トランジスタで形成する場合にも第１ノードに電圧が充分に充電される時間を保障することができる。

図４及び図６を参照して上述した各ユニットの動作を詳細に説明する。

先ず、ゲート信号（Ｇｏｕｔ（ｊ））がゲートオフ電圧からゲートオン電圧に転換される過程を説明する。

充電部４２０は、前段キャリー信号（Ｃｏｕｔ（ｊ−１））の提供を受けて電荷を充電する。例えば、充電部４２０は、第１維持区間（ＰＨ＿１）で前段キャリー信号（Ｃｏｕｔ（ｊ−１））又は第１スキャン開始信号（ＳＴＶＰ）の提供を受けて充電され、第１ノード（Ｎ１）の電圧が徐々に増加する。第１遷移区間（ＰＴ＿１）のうちローレベルからハイレベルに遷移する第１クロック信号（ＣＫＶ）が入力されると、トランジスタ（Ｔ１）と第１ノード（Ｎ１）の寄生キャパシタ（図示せず）によって第１ノード（Ｎ１）の電圧が更に上昇する。

充電部４２０の電圧、即ち第１ノード（Ｎ１）の電圧が第１充電レベル、例えば図６に示すように正の電圧に上昇すると、プルアップ部４３０のトランジスタ（Ｔ１）は完全にターンオンし、第１クロック端子（ＣＫ１）を通じて入力された第１クロック信号（ＣＫＶ）を、ゲート出力端子（ＯＵＴ１）を通じてゲート信号（Ｇｏｕｔ（ｊ））に提供する。即ち、ゲート信号（Ｇｏｕｔ（ｊ））はゲートオン電圧レベルになる。またキャリー信号生成部４７０のトランジスタ（Ｔ１５）がターンオンして第１クロック信号（ＣＫＶ）を、キャリー出力端子（ＯＵＴ２）を通じてキャリー信号（Ｃｏｕｔ（ｊ））として出力する。

次にゲート信号（Ｇｏｕｔ（ｊ））がゲートオン電圧からゲートオフ電圧に転換される過程を説明する。

第２維持区間（ＰＨ＿２）のうち第１クロック信号（ＣＫＶ）がハイレベルからローレベルに遷移するとき、第１ノード（Ｎ１）の電圧が、上述した寄生キャパシタ（図示せず）によって下降する。このとき、次のステージのゲート信号（Ｇｏｕｔ（ｊ＋１）がハイレベルになることによって放電部４５０のトランジスタ（Ｔ９）がターンオンして第１ノード（Ｎ１）にゲートオフ電圧（Ｖｏｆｆ）を提供する。但し、第２クロック信号（ＣＫＶＢ）は、ローレベルからハイレベルに遷移するため、ホールディング部のトランジスタ（Ｔ１１）がターンオンして正の電圧の前段キャリー信号（Ｃｏｕｔ（ｊ−１））を第１ノード（Ｎ１）に提供する。従って、第１ノード（Ｎ１）の電圧は、放電部４５０が第１ノード（Ｎ１）にゲートオフ電圧（Ｖｏｆｆ）を提供するとしても、正の電圧の前段キャリー信号（Ｃｏｕｔ（ｊ−１））が第１ノード（Ｎ１）に提供されるため、急激にゲートオフ電圧（Ｖｏｆｆ）に下降せず徐々に減少するようにすることができる。

即ち、次のステージのゲート信号（Ｇｏｕｔ（ｊ＋１）がハイレベルになったとき、プルアップ部４３０のトランジスタ（Ｔ１）がターンオフせず、ローレベルの第１クロック信号（ＣＫＶ）をゲート信号（Ｇｏｕｔ（ｊ））として出力する。プルダウン部４４０がゲート信号（Ｇｏｕｔ（ｊ））をゲートオフ電圧（Ｖｏｆｆ）に下降させ、またプルアップ部４３０もローレベルの第１クロック信号（ＣＫＶ）をゲート信号（Ｇｏｕｔ（ｊ））として提供するため、ゲート信号（Ｇｏｕｔ（ｊ））の電圧レベルは迅速にゲートオフ電圧にプルダウンされる。従って、ゲート信号（Ｇｏｕｔ（ｊ））が次のステージのゲート信号（Ｇｏｕｔ（ｊ＋１））とオーバーラップすることはない。

次にゲート信号（Ｇｏｕｔ（ｊ））がゲートオフ電圧にプルダウンされた後、一フレームのあいだゲートオフ電圧に維持される動作を説明する。

ゲート信号（Ｇｏｕｔ（ｊ））がゲートオフ電圧にプルダウンされると、トランジスタ（Ｔ８、Ｔ１３）はターンオンする。トランジスタ（Ｔ１３）は、トランジスタ（Ｔ７）をターンオフさせてハイレベルの第１クロック信号（ＣＫＶ）がトランジスタ（Ｔ３）に提供されることを遮断し、トランジスタ（Ｔ８）はトランジスタ（Ｔ３）をターンオフさせる。従ってゲート信号（Ｇｏｕｔ（ｊ））がハイレベルに維持される。

次にゲート信号（Ｇｏｕｔ（ｊ））がハイレベルからローレベルに転換された後にはトランジスタ（Ｔ８、Ｔ１３）はターンオフする。第１クロック信号（ＣＫＶ）がハイレベルであれば、トランジスタ（Ｔ７、Ｔ１２）はトランジスタ（Ｔ３）をターンオンさせてゲート信号（Ｇｏｕｔ（ｊ））をローレベルに維持する。またトランジスタ（Ｔ１０）がターンオンしてトランジスタ（Ｔ１）のゲート電極がローレベルに維持され、従って、ハイレベルの第１クロック信号（ＣＫＶ）がゲート出力端子（ＯＵＴ１）に出力されない。第２クロック信号（ＣＫＶＢ）がハイレベルであり、トランジスタ（Ｔ５、Ｔ１１）がターンオンする。ターンオンされたトランジスタ（Ｔ５）はゲート信号（Ｇｏｕｔ（ｊ））をローレベルに維持させ、ターンオンされたトランジスタ（Ｔ１１）はキャパシタ（Ｃ１）の一端をローレベルに維持させる。従って、ゲート信号（Ｇｏｕｔ（ｊ））が一フレームのあいだローレベルに維持される。

但し、第ｊステージ（ＳＴｊ）は、キャリー信号生成部４７０を含まないことがある。このような場合、第ｊステージ（ＳＴｊ）は前段ステージ（ＳＴｊ−１）のキャリー信号（Ｃｏｕｔ（ｊ−１））の代わりに前段ステージ（ＳＴｊ−１）のゲート信号（Ｇｏｕｔ（ｊ−１））を、セット端子（Ｓ）を通して入力することで動作させることができる。

次に、第１クロック信号の遅延信号（ＣＫＶ＿ｄ）がホールディング部４６０に印加されてホールディング部４６０が第１ノード（Ｎ１）の電圧を下降させる動作を説明する。

第１クロック信号（ＣＫＶ）は、信号遅延回路を通過しながら時定数が増加して第１クロック信号の遅延信号（ＣＫＶ＿ｄ）となる。第１クロック信号の遅延信号（ＣＫＶ＿ｄ）は、図６に示すように、第１クロック信号（ＣＫＶ）に同期されるが、電圧が上昇又は下降するとき、時間遅延が発生する。

第１維持区間（ＰＨ＿１）中で第１クロック信号（ＣＫＶ）がハイレベルからローレベルに遷移するとき、第１ノード（Ｎ１）は第１スキャン開始信号（ＳＴＶＰ）の提供を受けて充電され、第１ノード（Ｎ１）の電圧が徐々に増加する。第１遷移区間（ＰＴ＿１）中でローレベルからハイレベルに遷移する第１クロック信号（ＣＫＶ）が印加されると、トランジスタ（Ｔ１）と第１ノード（Ｎ１）の寄生キャパシタ（図示せず）によって第１ノード（Ｎ１）の電圧が更に上昇する。このとき、ホールディング部４６０は、第１クロック信号の遅延信号（ＣＫＶ＿ｄ）の入力を受けて第１ノード（Ｎ１）の電圧をゲート信号（Ｇｏｕｔｊ）と同じくなるように下降させる。

ホールディング部４６０は、第１クロック信号の遅延信号（ＣＫＶ＿ｄ）の入力を受けて第３トランジスタ（Ｔ１０）を動作させるため、第１ノード（Ｎ１）の電圧が充分に上昇した後に第３トランジスタ（Ｔ１０）が動作する。このようにホールディング部４６０に第１クロック信号の遅延信号（ＣＫＶ＿ｄ）を印加することによって、第１ノード（Ｎ１）の電圧が充分に上昇することができ、ゲートの駆動マージンを確保することができる。

以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、フラットパネル表示装置のゲート駆動部に利用され得る。

１表示装置
１０第１基板
２０第２基板
３０液晶層
１００信号提供部
１１０タイミングコントローラ
１２０クロック生成部
２００データ駆動部
３００表示パネル
４００ゲート駆動部
４１０バッファ部
４２０充電部
４３０プルアップ部
４４０プルダウン部
４５０放電部
４６０ホールディング部
４７０キャリー信号生成部

Claims

複数のステージが従属的に接続されたシフトレジスタを備え、
前記ステージは、
第１入力信号が印加される第１ノードの信号に応答して第１クロック信号をゲート信号として出力するプルアップ部と、
第２入力信号が印加されると前記ゲート信号をオフ電圧に放電させるプルダウン部と、
前記第２入力信号に応答して前記第１ノードの信号を前記オフ電圧に放電させる放電部と、
前記第１クロック信号のＲＣ時定数を増加させ、前記第１クロック信号の遅延信号を出力する信号遅延回路を含むホールディング部と、を含み、
前記ホールディング部は、前記第１クロック信号の遅延信号に応答して前記第１ノードの信号を、オフ電圧に放電された前記ゲート信号に維持させ、
前記信号遅延回路は、前記第１クロック信号を遅延させる第１トランジスタ及び第２トランジスタを含み、前記第２トランジスタは、ドレーン電極とゲート電極との間に第１キャパシタを、ゲート電極とソース電極との間に第２キャパシタをそれぞれ含み、
前記第１及び第２トランジスタのドレーン電極及び前記第１トランジスタのゲート電極に前記第１クロック信号が印加され、前記第１トランジスタのソース電極は、前記第２トランジスタのゲート電極に接続され、前記第２トランジスタのソース電極は、前記ホールディング部に前記第１クロック信号の遅延信号を提供することを特徴とするゲート駆動回路。
前記ホールディング部は、前記第１クロック信号の遅延信号が印加されるゲート電極、前記第１ノードに接続されるドレーン電極、及びゲート線に接続されるソース電極を有する第３トランジスタを含むことを特徴とする請求項１に記載のゲート駆動回路。
前記第３トランジスタは、移動度が２〜１０ｃｍ^２／Ｖｓであることを特徴とする請求項２に記載のゲート駆動回路。