JP5944301B2 - 半導体発光素子の製造方法 - Google Patents

Description

本発明の実施形態は、半導体発光素子の製造方法に関する。

窒化物半導体は、半導体発光素子に利用され、高性能な素子が実用化されつつある。

しかし、サファイア基板よりも安価で、かつ製造工程が効率的なシリコン基板上に窒化物半導体結晶をエピタキシャル成長して半導体発光素子を形成すると、エピタキシャル結晶層の内部に含まれる引張り応力に起因して、クラックや欠陥などが発生する場合がある。そうすると、素子作製プロセスにおいて障害をもたらしたり、素子特性を劣化させる場合がある。引張り応力に起因するプロセス途中でのクラックの発生あるいは欠陥の導入に伴う素子特性の劣化を抑制し、発光効率の高い半導体発光素子の実現が望まれている。

特開２００６−３０３１５４号公報

本発明の実施形態は、クラックの発生あるいは欠陥の導入に伴う素子特性の劣化を抑制し発光効率の高い半導体発光素子の製造方法を提供する。

本発明の実施形態によれば、第１応力印加層を形成し、第１導電形の第１半導体層を形成し、発光層を形成し、第２導電形の第２半導体層を形成し、前記第２半導体層の上に、前記第２半導体層に圧縮応力を印加する第２応力印加層を形成した後、前記第１応力印加層の少なくとも一部を残した状態で前記結晶基板を除去する半導体発光素子の製造方法が提供される。前記第１応力印加層は、結晶基板の上に形成される。前記第１導電形の第１半導体層は、前記第１応力印加層の上に形成され窒化物半導体結晶を含む。前記第１導電形の第１半導体層には、前記第１応力印加層から圧縮応力が印加される。前記第１導電形の第１半導体層の熱膨張係数は、前記結晶基板の熱膨張係数よりも大きい。前記発光層は、前記第１半導体層の上に形成され窒化物半導体結晶を含む。前記発光層の平均の格子定数は、前記第１半導体層の格子定数よりも大きい。前記第２導電形の第２半導体層は、前記発光層の上に形成され窒化物半導体結晶を含む。第２導電形の第２半導体層の熱膨張係数は、前記結晶基板の熱膨張係数よりも大きい。

実施形態にかかる半導体発光素子の構成を例示する断面模式図である。 図２（ａ）および図２（ｂ）は、積層構造に発生する応力を示す断面模式図である。 実施形態にかかる半導体発光素子を作製する際の結晶積層構造の例を示す断面模式図である。 図４（ａ）〜図４（ｃ）は、図３に表した半導体発光素子構造を作製するプロセスを示す断面模式図である。 図５（ａ）〜図５（ｃ）は、図３に表した半導体発光素子構造を作製するプロセスを示す断面模式図である。 図６（ａ）および図６（ｂ）は、実施形態にかかる半導体発光素子の他の例を示す断面模式図および写真図である。 実施形態にかかる半導体発光素子のさらに他の例を示す断面模式図である。

以下、本発明の実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、実施形態にかかる半導体発光素子の構成を例示する断面模式図である。
図１に表したように、実施形態にかかる半導体発光素子１１０は、第１導電形の第１半導体層１０と、第２導電形の第２半導体層２０と、発光層３０と、第１応力印加層１６と、を備える。半導体発光素子１１０は、例えば、ＬＥＤ素子である。半導体発光素子１１０は、レーザダイオードでも良い。以下では、半導体発光素子１１０が、ＬＥＤである場合として説明する。

第１半導体層１０には、例えば、ｎ形半導体層が用いられる。第２半導体層２０には、例えばｐ形半導体層が用いられる。ただし、第１半導体層１０がｐ形で、第２半導体層２０はｎ形でも良い。以下では、第１半導体層１０がｎ形で、第２半導体層２０がｐ側である場合として説明する。

第１半導体層１０及び第２半導体層２０は、窒化物半導体結晶を含む。後述するように、第１半導体層１０及び第２半導体層２０のそれぞれは、（０００１）面内に引張り応力を有する。

第１半導体層１０は、例えばｎ形ＧａＮ層である。第２半導体層２０は、例えば、ｐ形ＧａＮ層である。第１半導体層１０は、例えば、ｉ−ＧａＮ層（以下、「ｎｏｎ−ｄｏｐｅｄ ＧａＮ層」ともいう）と、ｎ形ＧａＮ層と、を含んでも良い。ｉ−ＧａＮ層と第２半導体層２０との間にｎ形ＧａＮ層が配置される。

発光層３０は、第１半導体層１０と第２半導体層２０との間に設けられる。発光層３０は、窒化物半導体結晶を含む。発光層３０における平均の格子定数は、第１半導体層１０の格子定数よりも大きい。

発光層３０は、例えば、複数の障壁層３４と、障壁層３４どうしの間に設けられた井戸層３２と、を含む。井戸層３２は複数設けられても良い。例えば、発光層３０は、ＭＱＷ（Multiple Quantum Well）構造を有する。

発光層３０における平均の格子定数は、障壁層３４の格子定数と、井戸層３２の格子定数と、を厚さ配分で重みづけし平均した格子定数である。

第１応力印加層１６は、第１半導体層１０の発光層３０とは反対側の面において第１半導体層に接合される。第１応力印加層１６は、第１半導体層１０に圧縮応力を印加する。第１応力印加層１６は、例えば、第１半導体層１０に接合される。例えば、第１半導体層１０が、ｉ−ＧａＮ層と、ｎ形ＧａＮ層と、を含む場合、第１応力印加層１６は、ｉ−ＧａＮ層を介してｎ形ＧａＮ層に接合されても良い。

この例では、半導体発光素子１１０は、第２応力印加層２２をさらに備える。第２応力印加層２２は、第２半導体層２０の発光層３０とは反対側に設けられる。第２応力印加層２２は、例えば、第２半導体層２０と接合されている。第２応力印加層２２は、第２半導体２０層に圧縮応力を印加する。応力については、後述する。

この例では、半導体発光素子１１０は、第１電極８１と、第２電極８２と、反射金属９０と、をさらに備える。第２半導体層２０と発光層３０と第１半導体層１０とを含むＬＥＤ積層構造に対して、ｐ形層側にＮｉを含む反射金属９０と、ＡｕＳｎを含む電極膜を介してＳｉ基板を含む支持基板と、が接合されている。支持基板については、後述する。

図１に表した矢印３０Ｌのように、発光層３０から放出される光は、第１半導体層１０の側の主面（光取り出し面）から出射する。言い換えれば、発光層３０から放出される光は、第１半導体層１０および第１応力印加層１６を介して半導体発光素子１１０の外部に出射する。このように、第１半導体層１０の側の主面は、光取り出し面となっている。光取り出し面には、凹凸加工が施されている。第２半導体層２０と、光取出し面と、の間において、窒化物半導体結晶のＬＥＤ積層構造が形成されている。

第１半導体層１０は、例えば、ｎ形窒化ガリウム（ＧａＮ）結晶からなる。第１半導体層１０の上には、井戸層３２と障壁層３４との多層膜からなる発光層３０が積層されている。井戸層３２には、例えばＩｎＧａＮが用いられる。障壁層３４には、例えば、ＧａＮが用いられる。発光層３０となる窒化物半導体の量子井戸構造の上に、第２半導体層２０が積層されている。第２半導体層２０は、例えば、ｐ形窒化ガリウム結晶からなる。

発光層３０に含まれるＩｎＧａＮ結晶層（井戸層３２）の格子定数は、窒化ガリウム（第１半導体層１０）の格子定数よりも大きい。半導体発光素子１１０は、第１の窒化物半導体結晶（例えば、第１半導体層１０及び第２半導体層２０となるＧａＮ結晶）を母材とし、第１の窒化物半導体結晶の格子定数よりも大きい格子定数を有する第２の窒化物半導体結晶（井戸層３２となるＩｎＧａＮ層）を母材の内部に含む構造を有する。

第１の半導体結晶層の格子のａ軸長（ａ軸方向の格子長）は、ＧａＮ結晶の材料固有のａ軸長（ａ軸方向の格子定数）よりも長い。すなわち、第１の半導体結晶層（第１半導体層１０及び第２半導体層２０）には、引張り応力が印加されている。発光層３０（例えば、ＩｎＧａＮの井戸層３２とＧａＮの障壁層３４との積層体）の格子の平均的なａ軸長は、第１の半導体結晶の格子のａ軸長よりも長い。ＧａＮ層に印加されている引張り応力の大きさについては、後述のようにラマン分光法により評価できる。

図２（ａ）および図２（ｂ）は、積層構造に発生する応力を示す断面模式図である。
図２（ａ）は、実施形態にかかる半導体発光素子１１０のＬＥＤ積層構造に発生する応力を例示している。図２（ｂ）は、参考例の半導体発光素子のＬＥＤ積層構造に発生する応力を例示している。

図２（ｂ）に表したように、参考例にかかる半導体発光素子では、（０００１）面を表面とするサファイア基板上に、同じく（０００１）面を表面とする窒化ガリウム結晶層が形成され、さらにＩｎＧａＮ薄膜結晶層からなる発光層が組み合わされている。（０００１）面を表面とするサファイア基板上に形成された参考例の半導体発光素子１１９ａの各半導体結晶は、ｃ軸方向に配向している。

半導体発光素子１１９ａのように、サファイア基板上に窒化物半導体結晶層を積層した発光ダイオードは、図示しないサファイア基板上に、ｎ形ＧａＮ層（第１半導体層１０）と、量子井戸型発光層（発光層３０）と、ｐ形ＧａＮ層（第２半導体層２０）と、を積層した構造を有する。サファイア基板は、対象とする青色領域の波長帯に対してほぼ透明である。そのため、例えば、サファイア基板の裏面に反射膜を形成した上で、表面側のｐ形ＧａＮ層の上部から光を取り出す構造（Ｆａｃｅ−ｕｐ構造）が採用される。

一方、より高い光出力を目指し、電流注入を増大する動作条件下では、発熱に対する対策が行われる。そのために、例えば、窒化物半導体からなるＬＥＤ構造をサファイア基板上にエピタキシャル成長した後、ｐ形ＧａＮ層の表面側を熱伝導性の高い支持基板に貼り付け、サファイア基板を剥離した構造（Ｔｈｉｎ−ｆｉｌｍ構造）が採用される。

サファイア基板上にエピタキシャル成長をした窒化ガリウムを用いたＬＥＤでは、窒化ガリウムの結晶層を成長するための結晶基板となるサファイアの等価的格子長さは、窒化ガリウムの格子定数より小さい。また、窒化ガリウム結晶の熱膨張係数は、下地となるサファイア結晶の熱膨張係数より小さい。そのため、高温での薄膜結晶成長が完了し室温まで温度を下げた際の窒化ガリウム結晶層には、図２（ｂ）に表した矢印Ａ１および矢印Ａ２のように、大きな圧縮応力が印加される。

また、発光層３０となるＩｎＧａＮ結晶層の格子定数は、窒化ガリウムの格子定数より大きい。そのため、図２（ｂ）に表した矢印Ａ３および矢印Ａ４のように、サファイア結晶からの圧縮応力が加わった窒化ガリウム結晶層には、ＩｎＧａＮ結晶層から引っ張る方向で応力（引張り応力）が加えられる。一方、図２（ｂ）に表した矢印Ａ５および矢印Ａ６のように、発光層３０には、窒化ガリウム結晶層から圧縮応力を受ける。このような圧縮応力および引張り応力は、（０００１）面内に、言い換えれば例えばａ軸方向に発生する。

このように、窒化ガリウムの格子定数よりも大きい格子定数を有するＩｎＧａＮ結晶層から窒化ガリウム結晶層に加えられる引張り応力は、サファイア結晶から窒化ガリウム結晶層に加えられる圧縮応力と比較的つり合う。このため、ｎ形ＧａＮ層の端面やｐ形ＧａＮ層の端面などから欠陥が発生することは、比較的少ない。

本発明者の知見によれば、窒化ガリウム結晶層に加えられる圧縮応力および引張り応力は、サファイア基板を除去したＴｈｉｎ−ｆｉｌｍ構造においても残留していることが分かっている。これは、図２（ａ）に関して後述するシリコン基板から剥離したＴｈｉｎ−ｆｉｌｍ構造においても同様である。また、窒化ガリウム結晶層に加えられた応力が圧縮応力であるかあるいは引張り応力であるかについては、ラマンスペクトルから判定することができる。例えば、応力が印加されていない窒化ガリウム結晶におけるラマンスペクトルのピークは、約５６８ｃｍ^−１であるが、圧縮応力が印加された窒化ガリウム結晶においては、５６８ｃｍ^−１よりも小さい波数、例えば約５６７．８〜５６５．５ｃｍ^−１であり、引張り応力が印加された窒化ガリウム結晶においては、５６８ｃｍ^−１よりも大きい波数で、約５７０ｃｍ^−１までの値となる。

図２（ａ）に表したように、実施形態にかかる半導体発光素子１１０は、図示しない（１１１）面を表面とするシリコン結晶上に形成され、ｎ形ＧａＮ層（第１半導体層１０）と、量子井戸型発光層（発光層３０）と、ｐ形ＧａＮ層（第２半導体層２０）と、を積層したＬＥＤ積層構造を有する。また、（１１１）面を表面とするシリコン基板上に形成された半導体発光素子１１０の各半導体結晶は、ｃ軸方向に配向している。

サファイア基板よりも安価で、かつ製造工程が効率的になる比較的大きい面積の基板を利用するために、シリコン結晶上への窒化ガリウム結晶の成長が試みられる。シリコン基板上に成長した窒化物結晶を母材として半導体発光素子を作製する場合には、シリコン基板が一般的に取り扱う光の波長に対して透明でない。このため、成長層をシリコン基板から剥離するＴｈｉｎ−ｆｉｌｍ構造が用いられる。

窒化ガリウムの結晶層を成長するための結晶基板となるシリコンの等価的格子長さは、窒化ガリウムの格子定数よりも大きい。また、シリコン結晶の熱膨張係数は、窒化ガリウムの熱膨張係数よりも小さい。そのため、結晶成長終了後の窒化ガリウム結晶層には、図２（ａ）に表した矢印Ａ１１および矢印Ａ１２のように、引張り応力が残存している。さらに、図２（ａ）に表した矢印Ａ１３および矢印Ａ１４のように、シリコン結晶上に形成した窒化物半導体結晶系では、ＩｎＧａＮ発光層３０からさらなる引張り応力を受ける。一方、図２（ａ）に表した矢印Ａ１５および矢印Ａ１６のように、発光層３０には、窒化ガリウム結晶層から圧縮応力を受ける。このような圧縮応力および引張り応力は、（０００１）面内に、言い換えれば例えばａ軸方向に発生する。

このように、実施形態に係る半導体発光素子１１０においては、窒化ガリウムの格子定数よりも大きい格子定数を有するＩｎＧａＮ結晶層から窒化ガリウム結晶層に加えられる引張り応力は、シリコン結晶から窒化ガリウム結晶層に加えられる引張り応力と相乗する。このため、シリコン基板上に窒化物半導体結晶をエピタキシャル成長し、半導体発光素子を形成した場合には、エピタキシャル結晶層の内部に含まれる引張り応力に起因して、クラックや欠陥などが発生し易い。そうすると、素子作製プロセスにおいて障害をもたらしたり、素子特性を劣化させる場合がある。

また、発光層３０のＩｎ組成が高く、発光層３０の平均的な格子定数が大きいときには、ＩｎＧａＮ結晶層から窒化ガリウム結晶層に加えられる引張り応力が大きく、素子作製プロセスにおいて発生する障害が顕著である。また、ＩｎＧａＮ結晶層の厚さが厚い場合においても、素子作製プロセスにおいて発生する障害が顕著である。

これに対して、実施形態にかかる半導体発光素子１１０においては、図１に表したように、第１半導体層１０の端部に設けられた第１応力印加層１６と、第２半導体層２０の端部に設けられた第２応力印加層２２と、が設けられる。これにより、第１応力印加層１６および第２応力印加層２２は、第１半導体層１０および第２半導体層２０、すなわち母材層としての第１の半導体結晶層に圧縮応力を印加する。

第１応力印加層１６は、例えば、ＡｌＮ層を含む。第１応力印加層１６は、一層のＡｌＮ層を含むことに限定されず、複数のＡｌＮ層を含んでいてもよい。また、第１応力印加層１６は、ＡｌＧａＮ層を含んでいてもよい。
第２応力印加層２２は、ＡｌＧａＮ層を含む。また、第２応力印加層２２は、ＡｌＮ層を含んでいてもよい。

実施形態にかかる半導体発光素子１１０によれば、母材としての第１の半導体結晶に引張り応力が印加される条件下であっても、第１応力印加層１６および第２応力印加層２２が第１の半導体結晶層に圧縮応力を印加することができる。そのため、クラックの発生あるいは欠陥の導入を抑制し、発光効率の高い半導体発光素子を提供することができる。

例えば、図２（ａ）に関して前述したように、引張り応力を含む薄膜結晶（第１の半導体結晶）中にさらに引張り応力を印加する発光層３０が含まれる素子構造において、第１の半導体結晶層の両端面に圧縮応力を印加する第１応力印加層１６および第２応力印加層２２が配置されている。そのため、引張り応力に起因するプロセス途中でのクラックの発生あるいは欠陥の導入に伴う素子特性の劣化を抑制することが可能である。

また、シリコン基板から剥離したＴｈｉｎ−ｆｉｌｍ構造では、第１半導体層１０の主面（光取り出し面）は、開放端（開放面）となる。そのため、第１応力印加層１６および第２応力印加層２２が設けられていない場合には、開放面となった第１半導体層１０の主面（光取り出し面）には、応力が加わらない。このような開放面では、エピタキシャル結晶層の内部に含まれる引張り応力に起因する障害が発生し易い。これに対して、実施形態にかかる半導体発光素子１１０では、第１応力印加層１６および第２応力印加層２２が設けられているため、第１半導体層１０の主面（光取り出し面）が開放端となっても、第１の半導体結晶層に圧縮応力が印加される。

図３は、実施形態にかかる半導体発光素子を作製する際の結晶積層構造の例を示す断面模式図である。
図３に表したように、本実施形態に係る半導体発光素子１２０では、シリコン基板５０の上に、ＡｌＮ層とＡｌＧａＮ層とを有するバッファ層１２が配置されている。バッファ層１２の上には、厚さ３００ナノメートル（ｎｍ）のｎｏｎ−ｄｏｐｅｄ 障壁層１４をはさみ、厚さ１５ｎｍのＡｌＮ層（第１応力印加層）１６が３回繰り返して設けられている。ＡｌＮ層１６の上には、第１半導体層１０が積層されている。第１半導体層１０には、厚さ２マイクロメートル（μｍ）のｎ形ＧａＮ層１８、及び厚さ１μｍのｎｏｎ−ｄｏｐｅｄ ＧａＮ層１７が積層されている。

ｎ形ＧａＮ層１８の上には、ＧａＮからなる厚さ３ｎｍのＧａＮ層と、Ｉｎ組成７％、厚さ１ｎｍのＩｎＧａＮ層と、を３０回繰り返して形成した構造を有するＳＬＳ（Super lattice structure：超格子構造）層６０が配置されている。ＳＬＳ層６０の上には、ＭＱＷ発光層３０が積層されている。ＭＱＷ発光層３０は、ＧａＮからなる厚さ５ｎｍの障壁層３４と、Ｉｎ組成１５％、厚さ３ｎｍのＩｎＧａＮ層からなる井戸層３２と、が８回繰り返されて形成された構造を有する。実施形態の半導体発光素子１２０では、井戸層３２におけるＩｎの組成比は、例えば０．１２以上０．２０以下である。

発光層３０の上には、Ａｌ組成２０％のｐ形ＡｌＧａＮ層（第２応力印加層２２）が配置されている。ｐ形ＡｌＧａＮ層（第２応力印加層２２）の上には、ｐ形ＧａＮ層（第２半導体層２０）が配置されている。ｐ形ＧａＮ層（第２半導体層２０）上には、反射金属９０が配置されている。

次に、半導体発光素子１２０の作製プロセスの一例について、説明する。
図４（ａ）〜図５（ｃ）は、図３に表した半導体発光素子構造を作製するプロセスを示す断面模式図である。

まず、薄膜窒化物半導体の結晶成長用基板として（１１１）面を表面とするシリコン基板５０を用意する。シリコン基板５０の結晶の厚さは、例えば約５２５μｍ程度である。但し、シリコン基板５０の結晶の厚さは、これだけに限定されず、例えば２５０μｍ〜８００μｍ程度であってもよい。

一般に大気中に置かれているＳｉ基板５０の表面は、自然酸化膜で被覆されている。そのため、この自然酸化膜を除去し、基板表面に水素終端処理を施すために、酸処理洗浄を施す。その後に、薄膜成長用基板を濃度１％程度の希弗酸溶液により約１分程度の処理を行う。この処理により、Ｓｉ層表面は、水素で終端された表面構造となり、はっ水性の表面となる。

続いて、表面が水素終端処理されたＳｉ基板５０を有機金属とアンモニアガスとを原料とする成膜装置（ＭＯＣＶＤ装置）に導入し、厚さ１００ｎｍのＡｌＮ層を成膜温度１２００℃で積層する。なお、ここでは、ＡｌＮ層の成膜にＭＯＣＶＤ装置を用いる例を説明したが、成膜方法の選択は任意である。例えば、ＡｌＮ層の成膜装置として、ＥＣＲプラズマスパッタ装置や、ＭＢＥ装置などを用いてもよい。

Ｓｉ基板５０上のＡｌＮ層の成膜をＭＯＣＶＤ装置以外で行う場合には、ＡｌＮ層の成膜後にＭＯＣＶＤ装置に基板を導入し引き続き以下の成膜工程を続ける。
Ｓｉ基板５０上に１００ｎｍのＡｌＮ層を積層したのち、基板温度を１１００℃に設定しＡｌ組成２５％、厚さ２５０ｎｍのＡｌＧａＮ層を積層する。
このようにして形成されたＡｌＮ層およびＡｌＧａＮ層は、図３に表したバッファ層１２に相当する。

その後に、ＴＭＧ(トリメチルガリウム)およびＮＨ_３（アンモニア）を原料として０．３μｍの窒化ガリウム層１４を形成する。０．３μｍの窒化ガリウム層１４を積層したのち、成膜温度を７００℃に下げ、厚さ１５ｎｍのＡｌＮ層１６（第１応力印加層）を成長する。さらに、厚さ３００ｎｍの障壁層１４を成膜温度１１００℃で再び成長する。このようにして３００ｎｍの障壁層１４を挟み、低温成長のＡｌＮ層１６を３回挿入する。

続いて、ｎ形ＧａＮ（第１半導体層）１０を積層する。このとき、ｎ形ＧａＮ１０にはＳｉが不純物として１×１０^１９ｃｍ^−２の濃度で添加されている。ここで、図３に表したように、ＡｌＮ層１６の上にｎ形ＧａＮ１０を直接形成するのではなく、不純物を含まない障壁層（ｎｏｎ−ｄｏｐｅｄ 障壁層）１７を厚さ１〜３μｍ程度で成長した後、ｎ形ＧａＮ層１８を積層してもよい。つまり、第１半導体層１０は、ｎｏｎ−ｄｏｐｅｄ ＧａＮ層１７と、ｎ形ＧａＮ層１８と、が積層された構造を有していてもよい。

ｎ形ＧａＮ１０の成長をした後、このｎ形窒化ガリウム結晶層１０の上にＩｎＧａＮとＧａＮの多層膜からなるＳＬＳ層６０及び発光層（ＭＱＷ発光層）３０を積層する。また、発光層３０を光らせるための電流注入をするために、結晶構造の上部側にはｐ形（Ｍｇ）のドーピングをする。このとき、発光層３０の上には、Ａｌ組成２０％のＡｌＧａＮ層２２（第２応力印加層）と、Ａｌを含まないｐ形ＧａＮ（第１半導体層）２０と、が形成される。

ここでは、ｎ形ＧａＮ結晶層１０、発光層３０、及びｐ形ＧａＮ２０の薄膜結晶成長の手法として有機金属を用いた気相成長法（ＭＯＣＶＤ法）を挙げているが、これだけに限定されるわけではない。ｎ形ＧａＮ結晶層１０、発光層３０、及びｐ形ＧａＮ２０の薄膜結晶成長の手法としては、一般に窒化物半導体結晶成長に用いられている薄膜結晶成長法である分子線エピタキシー法（MBE: Molecular Beam Epitaxy）やＨＶＰＥ法(Hydride Vapor Phase Epitaxy)などいずれの方法を用いてもかまわない。

このようにして、図４（ａ）に表したように、ＬＥＤ構造の薄膜結晶層（結晶成長層）７０をエピタキシャル成長することができる。その後、図４（ｂ）に表したように、第２半導体層２０の表面に反射膜兼コンタクト層としてのＡｇを含む金属膜（反射金属９０）、例えば銀ニッケル層、を積層後、接合金属（例えば金錫合金）をはさみ、シリコンあるいは銅などの導電性の支持基板４０に貼り合わせる。

次に、図４（ｃ）に表したように、薄膜結晶成長用基板であるＳｉ基板５０を除去する。第２半導体層２０側に支持基板４０を貼り付けた後、成長基板を研削することにより成長用Ｓｉ基板５０を除去することが可能である。このとき、Ｓｉ基板５０をおおむね研削により除去した後、最終的にＳＦ_６ガスをエッチャントとするドライエッチングでわずかに残ったＳｉを除去することにより、Ｓｉ基板５０上に最初に形成したＡｌＮ層（バッファ層１２）を露出させることができる。

ここで、ＡｌＮ層は、抵抗成分を高くする性質を有する。そのため、例えば図３に関して前述した積層構造を有する半導体発光素子では、ＡｌＮ系バッファ層（例えば、ＡｌＮ層を含むバッファ層１２）およびＡｌＮ系応力印加層（例えば、ＡｌＮ層を含む第１応力印加層１６）を除去しｎ形ＧａＮ層１８を露出させた後に、凹凸加工（図１参照）を施す例がある。

具体的には、ＡｌＮ系バッファ層あるいはＡｌＮ系応力印加層は、電極形成を考えた場合には、高いコンタクト抵抗を有する。また、シリーズ抵抗成分が増加する。そのため、一般的なプロセスでは、ＡｌＮ系バッファ層及びＡｌＮ系応力印加層を除去しｎ形ＧａＮ層１８を露出させてから凹凸加工を施している。この場合には、第１の半導体結晶層に圧縮応力を印加することができず、引張り応力に起因する障害が発生しやすい。本発明者が実施した実験では、シリコン基板５０（エピタキシャル成長用基板）を除去したのちに、ＡｌＮ系バッファ層（例えば、ＡｌＮ層を含むバッファ層１２）及びＡｌＮ系応力印加層（例えば、ＡｌＮ層を含む第１応力印加層１６）を除去しｎ形ＧａＮ層１８を露出させた場合、ｎ形ＧａＮ層１８に加えられる引張り応力に起因して、５〜０．５ミリメートル（ｍｍ）の間隔で密度が２〜２０ｃｍ^−１程度の新たなクラックが発生することが分かっている。さらに、実際にＬＥＤを動作させている際には素子温度が上昇するため、第１応力印加層１６が設けられていない構造では、素子動作時にも新たなクラックや欠陥が発生して、素子特性の劣化を引き起こすことがある。

これに対して、実施形態の半導体発光素子では、ＡｌＮ系応力印加層は、除去されず残っている（例えば、図１に表した「第１応力印加層１６」参照）。そのため、第１の半導体結晶層に圧縮応力を印加することができ、引張り応力に起因する障害の発生を抑制することができる。

この後、図５（ａ）に表したように、結晶成長層７０を素子のサイズで窒化物半導体結晶層部７０ａに分割する。このとき、ｐ形電極（第２電極８２）金属よりも下の基板側については、分割しない状態で保持する。続いて、図５（ｂ）に表したように、ｎ側電極（第１電極８１）を形成する部分をマスク８９で保護した上で、ＫＯＨ溶液により窒化物半導体表面（第１半導体層１０）側に深さ約５００ｎｍ程度の凹凸加工を施す。このとき、表面に露出しているＡｌＮおよびＡｌＧａＮ層（バッファ層１２）は、エッチングにより除去される。また、例えば、結晶成長層７０（窒化物半導体結晶層部７０ａ）の内部に含まれる３層のＡｌＮ層１６については、窒化物半導体表面の凹凸加工により最上層（窒化物半導体表面の側の層）が分断され、最上層の下の２層のＡｌＮ層１６は、凹部よりも下側に連続膜として残される。これについては、後に詳述する。
最後に、図５（ｃ）に表したように、ｎ形電極生成部を保護していたマスク８９を除去し、エッチングによりｎ形ＧａＮを露出させ、ｎ形電極を形成する。

次に、実施形態にかかる半導体発光素子の他の一例について、図面を参照しつつ説明する。
図６（ａ）および図６（ｂ）は、実施形態にかかる半導体発光素子の他の例を示す断面模式図および写真図である。
また、図７は、実施形態にかかる半導体発光素子のさらに他の例を示す断面模式図である。
なお、図６（ｂ）は、図６（ａ）に表した範囲Ｂ１の拡大写真図である。

図６（ａ）に表した半導体発光素子１３０は、図１に関して前述した半導体発光素子１１０と同様に、第２半導体層２０と、ＭＱＷ発光層３０と、第１半導体層１０と、第１応力印加層１６と、第２応力印加層２２と、第１電極８１と、第２電極８２と、を備える。第１半導体層１０は、ｎｏｎ−ｄｏｐｅｄ ＧａＮ層１７と、ｎ形ＧａＮ層１８と、が積層された構造を有する。これらは、図１および図３に関して前述した如くである。

なお、図７に表した半導体発光素子１４０のように、ＭＱＷ発光層３０の上には、ＩｎＧａＮとＧａＮの多層膜からなるＳＬＳ層６０が配置されていてもよい。また、第２応力印加層は、ＡｌＮ系の多層膜からなるＳＬＳ層２４を含んでいてもよい。

図６（ｂ）に表したように、第１応力印加層１６の第１半導体層１０とは反対側に光取り出し層が設けられている。光取り出し層の第１応力印加層１６とは反対側の表面（光取り出し面）には凹凸が設けられている。光取り出し面に施された凹凸加工の表面には、ＳｉＯ_２を含む保護膜１５が形成されている。また、図６（ａ）に表した半導体発光素子１３０では、半導体表面の凹凸加工により、結晶成長層７０（図４（ａ）等参照）の内部に含まれる３層のＡｌＮ層１６のうちの最上層（光取り出し面の側の層）および最上層の下の１層目のＡｌＮ層１６が分断されている。一方、最上層の下の２層目のＡｌＮ層１６は、凹部よりも下側に連続膜として残されている。

なお、連続膜として残されるＡｌＮ層（第１応力印加層）１６の形態は、これだけに限定されるわけではない。例えば、図１に表したように、最上層のＡｌＮ層１６の位置に対する光取り出し面の凹凸加工が浅く、全てのＡｌＮ層１６が連続膜として残されていてもよい。
このように、複数層のＡｌＮ層１６のうちのいずれかのＡｌＮ層１６が連続膜として残されていることで、ＡｌＮ層１６は、第１の半導体結晶層に圧縮応力を印加することができる。これにより、クラックの発生あるいは欠陥の導入に伴う素子特性の劣化を抑制し発光効率の高い半導体発光素子を提供することができる。

すなわち、第１応力印加層１６として必要とされるＡｌＮの厚さは、ＡｌＮ層が単層の場合には１５ｎｍ以上である。また、ＡｌＮ層は、複数層であってもよい。複数層のＡｌＮが隣接する場合には、その合計の厚さが１５ｎｍ以上となればよい。
また、図６（ａ）に表した半導体発光素子１３０において、第１半導体層１０は、厚さ１μｍのｎｏｎ−ｄｏｐｅｄ ＧａＮ層１７と、厚さ２μｍのｎ形ＧａＮ層１８と、から構成され合計３μｍの厚さを有するが、第１応力印加層１６として要求されるＡｌＮの厚さは、この第１半導体層１０の厚さに依存する。すなわち、第１半導体層１０の厚さが薄い場合には、第１応力印加層１６の厚さは、薄くてもよい。より具体的には、第１半導体層１０が厚さ２μｍのｎ形ＧａＮ層から構成される場合には、第１応力印加層１６のＡｌＮの厚さは、１０ｎｍ以上であればよい。

また、第１応力印加層１６は、ＡｌＧａＮ層で構成されてもよい。第１応力印加層１６がＡｌＧａＮで構成される場合には、そのＡｌ組成と厚さとの関係は、等価的なＡｌＮ層の厚さと同等であればよい。すなわち、第１半導体層１０の厚さが３μｍの場合、Ａｌ組成５０％のＡｌＧａＮ層を第１応力印加層１６とするには、ＡｌＧａＮの厚さは、３０ｎｍ以上であればよい。さらに、第１応力印加層１６は、ＡｌＮとＡｌＧａＮの複合層あるいは互いに組成の異なる複数のＡｌＧａＮから構成されてもよい。その場合にも、要求される厚さは、等価的なＡｌＮの厚さで見積もることができる。

第１応力印加層１６は、開放面である光取出し面の側に設けられるのに対して、第２応力印加層２２は、反射金属９０および接合金属と接する側に配置される第２半導体層２０に接して形成される。すなわち、第２半導体層２０は、反射金属９０膜で固定されているため、第２半導体層２０には第１半導体層１０に比べてクラックや欠陥が発生しづらい。そのため、第２応力印加層２２に要求される等価的なＡｌＮ層の厚さは、第１応力印加層１６に要求される等価的なＡｌＮ層の厚さよりも薄くなる。図６（ａ）に表した半導体発光素子１３０の第２応力印加層２２としては、厚さ５ｎｍ、Ａｌ組成２０％のＡｌＧａＮ層を用いている。また、図７に表した半導体発光素子１４０の第２応力印加層としては、厚さ３ｎｍ、Ａｌ組成１５％のＡｌＧａＮ層を厚さ３ｎｍのＧａＮ層で挟み込んだＳＬＳ層（３周期）２４を用いている。第２応力印加層は、Ａｌ組成１０％、厚さ５ｎｍのＡｌＧａＮ層でもよい。また、第２応力印加層２２は、省略することもできる。

第一応力印加層１６により第１半導体層１０に圧縮応力を印加できない場合には、引張り応力の影響でクラックの発生あるいは欠陥の導入に伴う素子特性の劣化が生ずる。また引張り応力の影響によるこれら障害は、ＭＱＷ発光層３０の平均のＩｎ組成が高く、ＭＱＷ発光層３０の平均的な格子定数が大きいときに顕著となる。また、引張り応力の影響による障害は、ＭＱＷ発光層３０の厚さが厚い場合にも顕著となる。

具体的には、ＭＱＷ発光層３０の中で、ＩｎＧａＮ層からなる井戸層３２のＩｎ組成が１６％で、井戸層３２の厚さが３．５ｎｍよりも厚い場合、かつ、ＧａＮ層からなる障壁層３４の厚さが１０．５ｎｍよりも薄い場合に、引張り応力の影響による障害は顕著となる。前述の条件では、平均のＩｎ組成は４．０％である。ここで、本願明細書において、「平均のＩｎ組成」とは、井戸層３２の厚さをｔ１とし、井戸層３２におけるＩｎ組成をｘ１とし、障壁層３４の厚さをｔ２とし、障壁層３４におけるＩｎ組成をｘ２としたとき、（ｔ１×ｘ１＋ｔ２×ｘ２）／（ｔ１＋ｔ２）で表される比率をいうものとする。また前述の条件で、井戸層３２の数が４ペアよりも多いときに、引張り応力の影響による障害は顕著となる。これは、前述のＭＱＷ発光層３０の場合には、５６ｎｍ以上の厚さに相当する。

また、ＭＱＷ発光層３０の中で、ＩｎＧａＮ層からなる井戸層３２のＩｎ組成が１２％で、井戸層３２の厚さが３ｎｍよりも厚い場合、かつ、ＧａＮ層からなる障壁層３４の厚さが５ｎｍよりも薄い場合に、引張り応力の影響による障害はさらに顕著となる。前述の条件では、平均のＩｎ組成は４．５％である。また前述の条件で、井戸層３２の数が６ペアよりも多いときに、引張り応力の影響による障害は顕著となる。これは、前述のＭＱＷ発光層３０の場合には、４８ｎｍ以上の厚さに相当する。

さらに、ＭＱＷ発光層３０の障壁層３４にＩｎを含むＩｎＧａＮを用いた場合でも、ＧａＮ層に印加される引張り応力に起因した障害はさらに顕著となる。この場合にも、等価的な平均のＩｎ組成の大きさでクラックの発生あるいは欠陥の導入などの障害の発生の危険性を評価できる。

第１電極８１は、第１応力印加層１６を貫通し、第１半導体層１０に電気的に接続されている。第２電極８２においては、図示しない引き出し部が図６（ａ）に表した断面に対して垂直方向（紙面に対して垂直方向）に形成されている。

なお、本明細書において「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる発光層、半導体層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 第１半導体層、 １２ バッファ層、 １４ 窒化ガリウム層、 １５ 保護膜、 １６ 第１応力印加層、 １７ 窒化ガリウム層（ＧａＮ層）、 １８ ｎ形ＧａＮ層、 ２０ 第２半導体層、 ２２ 第２応力印加層、 ２４ ＳＬＳ層、 ３０ 発光層、 ３２ 井戸層、 ３４ 障壁層、 ４０ 支持基板、 ５０ シリコン基板、 ６０ ＳＬＳ層、 ７０ 結晶成長層、 ７０ａ 窒化物半導体結晶層部、 ８１ 第１電極、 ８２ 第２電極、 ８９ マスク、 ９０ 反射金属、 １１０、１２０、１３０、１４０ 半導体発光素子

Claims (8)

1. 結晶基板の上に、第１応力印加層を形成し、
   前記第１応力印加層の上に、窒化物半導体結晶を含み前記第１応力印加層から圧縮応力が印加される第１導電形の第１半導体層であって、熱膨張係数が前記結晶基板の熱膨張係数よりも大きい第１導電形の第１半導体層を形成し、
   前記第１半導体層の上に、窒化物半導体結晶を含み、平均の格子定数が前記第１半導体層の格子定数よりも大きい発光層を形成し、
   前記発光層の上に、窒化物半導体結晶を含み、熱膨張係数が前記結晶基板の熱膨張係数よりも大きい第２導電形の第２半導体層を形成し、
   前記第２半導体層の上に、前記第２半導体層に圧縮応力を印加する第２応力印加層を形成した後、
   前記第１応力印加層の少なくとも一部を残した状態で前記結晶基板を除去する半導体発光素子の製造方法。
2. 前記第１応力印加層は、Ａｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０＜ｘ１≦１）を含む請求項１記載の半導体発光素子の製造方法。
3. 前記第１応力印加層を複数層形成し、
   前記結晶基板を除去する工程は、前記複数の第１応力印加層の少なくとも一層を残した状態で前記結晶基板を除去する工程を含む請求項１または２に記載の半導体発光素子の製造方法。
4. 前記第２応力印加層は、Ａｌ_ｘ２Ｇａ_１−ｘ２Ｎ（０＜ｘ２＜１）を含む請求項１記載の半導体発光素子の製造方法。
5. 前記第２応力印加層の上に、前記第１応力印加層、前記第１半導体層、前記発光層及び前記第２半導体層を支持する導電性の支持基板を形成する請求項１〜４のいずれか１つに記載の半導体発光素子の製造方法。
6. 前記結晶基板を除去した後、前記第１応力印加層の前記第１半導体層とは反対側に凹凸を形成する請求項１〜５のいずれか１つに記載の半導体発光素子の製造方法。
7. 前記第１応力印加層を３層形成し、
   前記３層の第１応力印加層のうちの前記凹凸の側の層を前記凹凸の加工により分断し、
   前記３層の第１応力印加層のうちの前記凹凸の側の層とは異なる他の２層を前記凹凸の凹部の下側に連続膜として残す請求項６記載の半導体発光素子の製造方法。
8. 前記第１応力印加層を貫通し、前記第１半導体層に電気的に接続される第１電極を形成する請求項１〜７のいずれか１つに記載の半導体発光素子の製造方法。