JPH07301685A

JPH07301685A - クロック回路

Info

Publication number: JPH07301685A
Application number: JP6094773A
Authority: JP
Inventors: Koichi Odawara; 孝一小田原; Yasutomo Sakurai; 康智桜井; Takumi Nonaka; 巧野中; Eiji Kanetani; 英治金谷; Kiyoshi Sudo; 清須藤; Tatsuya Yamaguchi; 達也山口; Kenji Hoshi; 健二星; Yukio Goto; 幸雄後藤; Mikio Uehara; 幹生上原; Yoichi Sato; 陽一佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-05-09
Filing date: 1994-05-09
Publication date: 1995-11-14

Abstract

(57)【要約】【目的】情報処理装置の時計機構を制御するクロック回
路に関し、内部時計９に与えるクロックパルスの数を基
準クロックの１周期毎に調整する。【構成】基準クロックＡを生成する基準クロック生成部
１と、周期の短い第１のクロックと周期がその整数分の
１の第２のクロックとを生成する基本クロック生成部２
と、それらを選択して目的クロックＣを生成する目的ク
ロック生成部３と、目的クロックＣをカウントし、基準
クロックＡの１周期の間の目的クロックパルス数でラッ
プアラウンドする計測カウンタ４と、誤差量と誤差方向
とを計算する誤差計算部５と、誤差量を初期値とし補正
操作毎に値をカウントダウンする補正カウンタ６と、基
準クロックＡの変化時点を検出して、進み誤差で目的ク
ロックパルスを抑止し、遅れ誤差で第２のクロックパル
スから余分のクロックパルスを出力するように制御する
補正制御部７とから構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置の時計機構
を制御するクロック回路に関する。近年、情報処理シス
テムの複雑化に伴い、時計機構の高精度化が要求されて
いる。

【０００２】

【従来の技術】情報処理装置の時計機構は、一定の周期
で発生するクロックパルスをカウントするカウンタ回路
として実現される。カウンタの保持する値を時刻情報と
してプロセサ等が読み取って使用する。

【０００３】精度の高い時計機構を構成するには、周期
精度の高いクロックパルスを発生するため精度の高い発
振器が必要である。一方、近年の情報処理システムで使
用する時計機構は分解能が高いことが要求される。従っ
て、高周波数の高精度な発振器が必要であるが、一般的
に使用できる時計機構用の高精度の発振器は周波数が低
く、逆に高周波数の発振器は精度が低い。これを両立さ
せるため、高周波数の発振器による周期の短いクロック
パルスをカウントすることにより分解能の高い時刻情報
を得る時計と、高精度の発振器による、更新周期は長い
が高精度な時計とを用意し、この高精度時計の値（時
刻）により、定期的に分解能の高い時計の値（時刻）を
書き直す方式がある。

【０００４】図１７は前記の方式による時計機構の構成
概念図である。基準時計100 は、基準クロック生成部１
の高精度の発振器によるクロックパルスにより動作する
カウンタである。一方、基本クロック生成部２の高周波
数の発振器によるクロックパルスは、処理装置内の内部
時計９を動作させる。

【０００５】基準時計100 は、秒単位の動作なので、基
準クロック生成部１の発振器として、安価な市販の時計
用高精度の発振器が使用できる。処理装置内の内部時計
９は、プログラムのインターバルタイマ、性能測定用の
カウンタとしても使用するため、分解能が高くなければ
ならず、クロックパルスの周期は情報処理装置の仕様に
従った短い周期（高い周波数）の発振器を使用するた
め、精度はやや低い。

【０００６】基準時計100 、および内部時計９をアクセ
スできる情報処理装置内のプロセサ110 が、マイクロプ
ログラム等の制御により定期的に基準時計100 の値を読
み出し、精度の良い基準時計100 の時刻を内部時計９に
書き込むことにより誤差を補正する。しかし、この方式
による補正は、補正周期を短くするとプロセサ110 の負
荷となるし、補正による時刻の不連続の影響を避けるた
めにも、１日に１度程度の長い間隔でプロセサ110 の負
荷が少なくなる時間に補正を行っていた。

【０００７】

【発明が解決しようとする課題】従って、補正が行われ
るまでに、発振器間の誤差が蓄積され、基準時計100
と、情報処理装置の内部時計９との時刻間に違いがでて
しまうという問題点を生じていた。例えば、内部時計９
に使用する通常の高周波数の水晶発振器の誤差は１００
ｐｐｍ程度であるので、２つのクロック発振器間の誤差
は、２４時間経過すると、約９秒にもなってしまう。

【０００８】本発明は、内部時計９に与えるクロックパ
ルスの数を、基準時計用に使用するような高精度なクロ
ックパルスの１周期毎に調整することにより、高周波数
で精度の高いものとすることを目的とする。

【０００９】

【課題を解決するための手段】図１〜図７は本発明の原
理構成図である。図１は基本となる第１の発明の原理構
成を示す。図２はより具体化した第２の発明の原理構成
ならびに第３の発明の原理構成を示す。図３〜図７は第
１および第２の発明の改良発明の原理構成を示す。

【００１０】第１の発明：基準クロックパルスＡを生
成する基準クロック生成部１と、基準クロックパルス
（Ａ）より周期の短い第１のクロックパルスＢと周期が
第１のクロックパルスＢの整数分の１の第２のクロック
パルスとを生成する基本クロック生成部２と、第１また
は第２のクロックパルスを選択して目的クロックパルス
Ｃを生成する目的クロック生成部３と、目的クロックパ
ルスＣをカウントし、基準クロックパルスＡの１周期の
間の誤差０のときの目的クロックパルスの数すなわち計
算標準数でラップアラウンドする計測カウンタ４と、基
準クロックパルスＡの検出時点に、計測カウンタ４の値
が所定値より小であれば進み誤差、所定値より大であれ
ば遅れ誤差と判定して誤差方向信号として出力し、か
つ、進み誤差の場合は計測カウンタ４の値を誤差量と
し、遅れ誤差の場合は計算標準数と計測カウンタ４の値
との差を誤差量として出力する誤差計算部５と、誤差量
を初期値とし、補正操作に対応してカウントダウンする
補正カウンタ６と、基準クロックパルスＡを検出して、
補正カウンタ６に誤差量設定を指示し、目的クロック生
成部３に進み誤差で目的クロックパルスを抑止し、遅れ
誤差では前記の第２のクロックパルスから余分のクロッ
クパルスを出力するように指示し、補正カウンタ６にカ
ウントダウンを指示する補正操作を、補正カウンタ６の
値が０になるまで行う補正制御部７とから構成されるク
ロック回路。

【００１１】第２の発明：第１の発明において、基本
クロック生成部２は周期が基準クロックパルスの１／２
ｎのクロックパルスを生成し、目的クロック生成部３
は、基本クロック生成部２の出力信号を１／２に分周し
て基本クロックパルスＢとし、基本クロックパルスＢと
分周前の信号とを、補正制御部７の制御のもとに、選択
・抑制して目的クロックパルスＣを生成することを特徴
とする。

【００１２】第３の発明：第１の発明または第２の発
明において、基本クロックをカウントし、所定の周期で
ラップアラウンドする補正周期カウンタ８を設け、補正
制御部７は、補正周期カウンタ８がラップアラウンドす
る毎に目的クロックパルスの補正操作を行うことを特徴
とする。

【００１３】第４の発明：第１の発明または第２の発
明において、計測カウンタ４の下位の値が特定の値にな
ったことを判定する下位判定部80を設け、補正制御部７
は、下位判定部80が判定を示すときに、目的クロックパ
ルスの補正操作を行うことを特徴とする。

【００１４】第５の発明：第１の発明ないし第４の発
明において、誤差量変換部50を設け、誤差計算部５の出
力の誤差量と所定値を比較し、誤差量が所定値を越える
値であった場合、誤差量を所定値に変換して補正カウン
タ６にセットすることを特徴とする。

【００１５】第６の発明：第１の発明ないし第５の発
明において、誤差量変換部50を設け、誤差計算部５の出
力の誤差量と所定値を比較し、誤差量が所定値を越えな
い場合は、誤差量を０に変換して補正カウンタ６にセッ
トすることを特徴とする。

【００１６】第７の発明：第１の発明ないし第６の発
明において、情報処理装置内の特定の信号を検出する開
始制御部45を設け、特定の信号を検出すると一定の時
間、計測カウンタ４のカウント開始を抑止することを特
徴とする。

【００１７】第８の発明：第１の発明ないし第７の発
明において、計測カウンタ４は、計算標準数より大きい
数でラップアラウンドするカウンタであり、計測カウン
タ４の値と計算標準数の１／２とを比較する計算標準数
判定部40を設け、計算標準数判定部40は、一致と判定し
た時に、計測カウンタ４の最大値から計算標準数の１／
２を引いた値を計測カウンタ４にセットし、誤差計算部
５は、計測カウンタ４の最上位ビットの値を進み遅れ信
号とし、進みのとき計測カウンタ４の値を、遅れのとき
計測カウンタ値の補数を誤差量とすることを特徴とす
る。

【００１８】第９の発明：第１の発明ないし第７の発
明において、基本クロック生成部２は、目的クロックパ
ルスの周期より少し周期が短い基本クロックパルスＢを
発生させるものであり、目的クロック生成部３は、基本
クロックパルスＢを補正制御部７の制御のもとに通過／
抑止を行うことにより、目的クロックパルスを生成し、
誤差計算部５は、計測カウンタ４の値を誤差量として出
力し、補正制御部７は、基準クロックパルスＡを検出し
て、補正カウンタに誤差量設定を指示し、目的クロック
生成部３に補正カウンタ６の値が０でない間基本クロッ
クパルスＡを抑止させることを特徴とする。

【００１９】第１０の発明：第１の発明ないし第７の
発明において、基本クロック生成部２は、目的クロック
パルスの周期より少し周期が長い基本クロックパルスＢ
を発生させるものであり、誤差計算部５は、計算標準数
と計測カウンタ４の値との差を誤差量として出力し、補
正制御部７は、基準クロックパルスＡを検出して、補正
カウンタ６に誤差量設定を指示し、目的クロック生成部
３に補正カウンタ６の値が０でない間、第２のクロック
パルスまたは分周前のクロックパルスから余分のクロッ
クパルスを出力するように指示することを特徴とする。

【００２０】

【作用】

第１の発明：図１において、基準クロック生成部１は周
期は長いが高精度の基準クロックパルスＡを生成する。
内部に発振器をもっていてもよいし、外部より時報等の
高精度の信号を取り込んでもよい。基本クロック生成部
２は基準クロックパルスＡの１／ｎの周期の（ｎ倍の周
波数の）目的クロックパルスの基になる第１のクロック
パルスとその整数分の１の周期の第２のクロックパルス
とを生成する。目的クロック生成部ではそれらを選択・
抑制することによりクロックパルス数を調整して目的ク
ロックＣとし、内部時計９に供給する。

【００２１】目的クロック生成部３は、通常状態（補正
操作を行っていない状態）では、基本クロック生成部２
の第１のクロックパルスを選択し目的クロックパルスと
して出力する。

【００２２】計測カウンタ４は、目的クロックパルスの
パルス数のカウントアップを行っており、基準クロック
パルスの１周期の間に発生する誤差がないときの目的ク
ロックパルスの数（以後計算標準数：ｎという）でラッ
プアラウンドする。つまり、計算標準数まで数えた後、
値は０に戻る。なお、言い換えれば、計算標準数は、基
準クロックパルス周期を誤差０のときの目的クロックパ
ルス周期で除算した値として得られるものである。

【００２３】基準クロックパルスＡと目的クロックパル
スＣの周期に誤差がなければ、次の基準クロックパルス
の検出時点（例えば立上りタイミング）では、計測カウ
ンタ４の値は必ず０となる。もし、目的クロックパルス
が進んでしまった（周期が短い：クロックパルス数が多
い）場合は、次の基準クロックパルスの検出時点では、
計測カウンタ４の値は、計算標準数より多いクロック数
の値となる（進みの誤差量）。もし、目的クロックパル
スが遅れてしまった（周期が長い：クロックパルス数が
少ない）場合は、次の基準クロックパルスの検出時点で
は、計測カウンタ４の値は、計算標準数から少ない分の
クロック数を引いた値となる（遅れの誤差量の補数）。

【００２４】目的クロックパルスの進み遅れの判定は、
理論的には計測カウンタ４が計算標準数の１／２未満な
ら進みで、それ以上なら遅れとなる。通常、誤差は大き
くないので、適当な数を境にして計測カウンタ４の値が
少なければ進み、多ければ遅れと判定してもよい。

【００２５】誤差計算部５では、上記のように計測カウ
ンタ４の値を監視し、目的クロックパルスが進んでいる
か、遅れているかを判定し、進みの場合は、計測カウン
タ４の値を誤差量とし、遅れの場合は、計算標準数から
計測カウンタ４の値を減算した結果を誤差量として出力
する。

【００２６】補正カウンタ６は、基準クロックパルスＡ
の検出時点で補正制御部７の指示により、誤差計算部５
の出力である誤差量をセットする。補正制御部７は、補
正カウンタ６の値が０でない時に、進み遅れに対応して
補正指示信号を送出する。補正指示を受けると、目的ク
ロック生成部３は、進み補正指示時には、目的クロック
パルスを１サイクル間停止し、遅れ補正指示時には、目
的クロックパルスとして、第２のクロックパルスをもと
に１サイクル間余分のパルスを出力する。補正指示時
は、同時に補正カウンタ６の値を補正量に対応してカウ
ントダウンする。この補正動作は、補正カウンタ６の値
が０になるまで繰り返して行う。

【００２７】このようにして、基準クロックパルスの検
出毎に、目的クロックパルスの数の誤差量が計算され、
基準クロックパルスの１周期の内に目的クロックパルス
の数を誤差量で決められた数だけ減少／増加させるの
で、結果として、基準クロックと目的クロックとの誤差
が補正される。

【００２８】基準クロックパルスの１周期という短い期
間で補正され、内部時計９の時刻の狂いは累積されな
い。第２の発明：図２において、基本クロック生成部２は、
基準クロックパルスの１／２ｎの周期のクロックパル
ス、すなわち、誤差がない場合の目的クロックパルスの
１／２の周期の（２倍の周波数の）クロックパルスを生
成する。これを目的クロック生成部３によって１／２に
分周して基本クロックパルスＢとし、基本クロックパル
スＢと分周前の信号とを、補正制御部７の制御のもと
に、選択・抑制して目的クロックパルスＣを得る。

【００２９】第３の発明：〔補正の平均化〕図２において、補正周期カウンタ８は、基本クロックＢ
をカウントし、所定値となった時に値０に戻る。つま
り、基本クロック周期×所定値の周期でラップアラウン
ドし、同時に補正制御部７に補正タイミング指示を出力
する。補正制御部７は、補正カウンタ６の値が０でな
く、かつ補正周期カウンタ８から補正タイミング指示が
出された時に、補正指示を出力する。この１回の補正操
作では、目的クロックパルスを１サイクルだけ補正す
る。次の補正は、また補正周期カウンタが所定値となっ
た時である。

【００３０】従って、目的クロックパルスの補正を、一
定の間隔をおいて１サイクルだけ行うので、補正動作時
の目的クロックパルスの周期変化量を平均化することが
できる。これは、処理装置の性能測定など、目的クロッ
クパルスを使う内部時計を短時間で使用する場合に効果
が大きい。

【００３１】第４の発明：〔第３の発明の簡易化〕図３において、計測カウンタ４の下位複数ビットが、下
位判定部80に入力され、値が予め決められた所定値と比
較され、一致した時に、補正タイミング指示を出力す
る。

【００３２】第２の発明とほぼ同様の効果が、カウンタ
をもたずに得られるため、ハードウェア量の削減が可能
である。第５の発明：〔誤差量変換〕補正カウンタ６のが保持可能な最大値（所定値）を越え
る誤差があった場合、誤差計算部５の誤差量出力の上位
桁が無視されるため補正カウンタ６には非常に少ない値
がセットされる。従って補正が充分でなく、後々まで影
響が残る。

【００３３】図４において、本発明では、この場合に誤
差量変換部50で保持可能な最大値を誤差量として、補正
カウンタ６に出力する。従って、第１〜第４の発明にお
いて、何らかの要因で一時的に、補正カウンタ６の保持
可能な最大値を越える誤差が発生してしまっても、以後
の発生誤差が少なければ、速やかに収束させることがで
きる。

【００３４】第６の発明：〔過剰補正の防止〕図４において、誤差量変換部50は、誤差計算部５にて計
算された誤差量が所定値を越える値であった時は、その
まま補正カウンタ６に出力し、誤差量が所定値を越えな
い値であった時は、誤差量を値０に置き換えて補正カウ
ンタに出力する。従って、発生誤差が所定値以下であれ
ば補正動作を行わないので、ほぼ正確な基本クロック、
従ってほぼ正確な目的クロックがでているときに頻繁に
補正動作が行われることがない。結果的に変動幅が小さ
くなる。

【００３５】第７の発明：〔初期の乱れ防止〕図５において、開始制御部45は、情報処理装置の特定状
態（例えばリセット、内部時計の時刻設定）を検出し、
その状態解除後に基準クロックパルスＡをカウントす
る。そして所定回数の基準クロックパルスをカウントし
たら、計測カウンタ４と補正制御部７にスタート指示を
出力する。このスタート指示により、計測カウンタ４は
動作を開始し、誤差の計測、補正を開始する。

【００３６】従って、所定時間経過後に誤差計測、補正
が開始されるので、情報処理装置の特定状態によりクロ
ック回路が一時的に不安定な動作をしても、その期間を
無視することができ、計測カウンタ４に大きな値が入っ
たため補正が長時間にわたるようなことを防止できる。

【００３７】第８の発明：〔誤差計算の方式〕図６において、計測カウンタ４は、値０より目的クロッ
クパルスをカウントアップしていくが、計算標準数判定
部40は、計測カウンタ４の値が、計算標準数の１／２値
となったことを判定すると、セット指示を送出する。計
測カウンタ４は、セット指示がくると、最大値−（計算
標準数の１／２値）の値をセットする。２進カウンタな
らば、計測カウンタ４のビット数をｎとした場合、２ⁿ
−１−（計算標準数の１／２値）の値である。それから
さらに計算標準数の１／２値分目的クロックパルスをカ
ウントアップすると値０に戻る。従って、目的クロック
パルスに誤差がない場合、基準クロックパルスＡの検出
時点では、計測カウンタ４は、必ずオール１からオール
０にラップアラウンドする。従って、誤差計算部５で
は、計測カウンタ４の最上位ビットが‘０’ならば進
み、`1' ならば遅れと判定できる。また、誤差量は、進
みの場合は、計測カウンタ４の値そのもの（第１の発明
と同様）を、遅れの場合は、計測カウンタ４の補数値を
使用すればよい。よって、誤差計算部５の遅れ進み判定
回路と遅れ誤差量計算回路とが簡単になる。

【００３８】なお、誤差計算部５の遅れ誤差計算時、計
測カウンタ４の基数−１の補数（２進カウンタならば、
１の補数）を計算して誤差量とすれば、さらに簡単にな
る。この場合、前述したように、実際の誤差は計測カウ
ンタ４の基数の補数のため、実際の値より１だけ少ない
値になるが、その分は、次の誤差計算タイミングまでに
発生した誤差に加えられ、次のサイクルで処理されるこ
とになるので特に問題とはならない。

【００３９】第９の発明：〔進み補正への限定〕図７において、基本クロック生成部２は内部時計９が必
要とする周期より少し短い周期のクロックパルスを生成
する。従って、第１の発明と同じ回路を使用しても、誤
差は必ず進み誤差である。

【００４０】本発明は、第１の発明等から、遅れ誤差に
対応するための用意を削除したものである。第１の発明
では短い期間の目的クロックの周期の変動が１／２から
２倍に及ぶが、本発明では通常は少し短く時々延びるだ
けであり、変動幅が少ない利点がある。

【００４１】第１０の発明：〔遅れ補正への限定〕基本クロック生成部２は内部時計９が必要とする周期よ
り少し長い周期のクロックパルスを生成する。従って、
第１の発明と同じ回路を使用しても、誤差は必ず進み誤
差である。本発明は、第１の発明等から、進み誤差に対
応するための用意を削除したものである。

【００４２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図９は第２の発明と第３の発明を適用した第１の
実施例のブロック図を示す。図２と同一の機能のもの
は、同一の符号を付して示す。また、図８に目的クロッ
ク生成部３の動作説明図を示す。

【００４３】目的クロック生成部３内の分周器31には、
基本クロックの半分の周期のクロック信号が入力され、
２分周してマルチプレクサ回路32に入る。目的クロック
パルスの補正がない場合、つまり、補正制御部７からの
進み補正指示、遅れ補正指示が出ていない場合は、
この分周器31の出力が、マルチプレクサ回路32で選択さ
れ、ＡＮＤ回路33で元のクロック信号とアンドされて、
目的クロックパルスとして出力される。よって補正を行
わない場合の周期は、入力されたクロックの２倍とな
る。この時の目的クロックパルスは、図８のタイムチャ
ートのａ点のようになる。

【００４４】進み補正時は、進み補正指示がオンとな
り、マルチプレクサ回路32で値‘０’が選択され、ＡＮ
Ｄ回路33でアンドされ、目的クロックパルスは抑止され
る。この時の目的クロックパルスは、タイムチャートの
ｂ点のようになる。

【００４５】遅れ補正時は、遅れ補正指示がオンとな
り、マルチプレクサ回路32で値‘１’が選択され、ＡＮ
Ｄ回路33でアンドされ、目的クロックパルスは入力され
たクロック信号と同じとなる。よって、周期は補正なし
の時の１／２となる。この時の目的クロックパルスは、
タイムチャートのｃ点のようになる。

【００４６】このように、目的クロックパルスが進みの
場合は抑止し、遅れの場合には周期を１／２とする（ク
ロックパルスを１つ増やす）ことで、目的クロックパル
スの数の誤差を１つ補正できたことになる。

【００４７】計測カウンタ４内のカウンタ41は、基準ク
ロックパルスの１周期を目的クロックパルスでカウント
できるだけのビット数を備えたアップカウンタである。
電源投入時、リセット信号がオンとなり、ＯＲ回路43を
通り、カウンタ41にロード指示を与える。カウンタのロ
ード入力には値０を入れているので、カウンタ41にはオ
ール０がセットされる。すなわちリセットされる。

【００４８】リセット解除、即ちリセット信号がオンか
らオフとなると、カウンタ41のスタート入力には値１が
入っているので、クロック入力に接続されている目的ク
ロックパルスのカウントを開始する。

【００４９】カウンタ41の値は、比較器42で計算標準数
（基準クロックパルス周期÷目的クロックパルス周期）
と比較され、一致した時に、ＯＲ回路43を通して、カウ
ンタ41にロード指示を出す。一般にカウンタのロードは
クロック同期のため１クロック遅れるので、その場合に
比較する値は、計算標準数−１とする。

【００５０】このように、カウンタ41は、目的クロック
パルスに誤差がなければ、基準クロックパルスの周期
で、値０よりカウントアップし、計算標準数に達すると
値０に戻る動作を行っている。

【００５１】誤差計算部５内の比較器51は、計測カウン
タ４の出力を計算標準数の１／２値と比較し、その値以
上なら遅れとし、その値未満なら進みとする。なお誤差
量は通常少ないので、それを前提にすれば、比較値は正
確に計算標準数の１／２である必要はなく、適当に大き
な値であればよい。例えば、カウンタ41の最上位ビット
の値が‘０’なら進み、‘１’なら遅れとしてもよい。

【００５２】進み時は、計測カウンタ４の値そのものが
誤差なので、計測カウンタ４の出力がマルチプレクサ回
路53で選択され、誤差量として出力される。遅れ時は、
計算標準数−計測カウンタ４の値が誤差なので、減算器
52で計算され、その出力がマルチプレクサ回路53で選択
され、誤差量として出力される。

【００５３】補正カウンタ６内のカウンタ61は、予想さ
れる誤差量の最大値を保持できるビット数を備えたダウ
ンカウンタである。電源投入時、リセット信号がオンと
なり、ＯＲ回路63を通り、カウンタ61にロード指示が与
えられる。この時のロード値は、マルチプレクサ回路64
で値０が選択されるので、オール０がセットされる。す
なわちリセットされる。

【００５４】基準クロックパルスは、リセット解除時、
オフからオンつまり立ち上がりとなるので、立上り検出
回路74で基準クロックパルス立ち上がりを検出した時点
で本クロック回路全体の動作が開始する。リセット解除
後に、基準クロックパルスが立ち上がると、立上り検出
回路74から誤差保持指示が出力される。この誤差保持指
示は、補正カウンタ６のＯＲ回路63を通り、カウンタ61
のロードを指示する。この時のロード値は、マルチプレ
クサ回路64で誤差計算部５の出力の誤差量が選択され
る。同時に、レジスタ71に遅れ進み情報が保持される。

【００５５】カウンタ61に誤差量がロードされると、非
０判定回路62で出力が０かどうかが判定され、０でなけ
れば誤差残り指示が出力される。補正制御部７は、誤差
残り指示がオンで、補正周期カウンタ８のカウンタ81の
値が０になるごとに、レジスタ71が進み補正を示せば進
み補正指示をオンにし、レジスタ71が遅れ補正を示せ
ば遅れ補正指示をオンにする。

【００５６】補正カウンタ６内のカウンタ61は、進み補
正指示または遅れ補正指示が出されるタイミングで
スタート指示が与えられカウントダウンを行う。この動
作はカウンタ61が０になるまで、つまり残り誤差量が０
になるまで行われる。

【００５７】以上のような動作で、図８に示すように、
基準クロックパルスの立ち上がり毎に、計測カウンタの
値より誤差を計算し、誤差があった場合は、その誤差の
分だけ、目的クロックパルスを追加、削除することによ
って補正を行い、基準クロックと同期がとれるようにし
ている。なお、図８は補正周期カウンタ８のカウント数
が２の場合を示している。従って、目的クロックパルス
の２個（２サイクル）毎に１回補正される。このカウン
タのカウント数を多くすれば補正周期が長くなるので補
正が平均化され、直線性がよくなる。

【００５８】例えば、基準クロックパルスの周期を１
秒、目的クロックパルスの周期を１マイクロ秒とする
と、計算基準数は１０の６乗であり、計測カウンタ４の
カウンタ41のビット数は２０ビットあればよい。２つの
発振器間の誤差を１００ｐｐｍとすると、最大の誤差量
は１００パルスであるので補正カウンタ６のカウンタ６
1は７ビットあればよいが、もっと多くすれば一時的な
大変動にも対応できる。また誤差の最大値は１００マイ
クロ秒となる。１秒間（基準クロック周期）に１００パ
ルス（誤差量）を分散して補正する方がよいので、補正
周期カウンタ８は、１０〜１３ビット程度にするのがよ
い。

【００５９】図１１は第４の発明（第３の発明の簡易
化）に対応する実施例の要部ブロック図を示す。補正周
期は正確である必要はないので、計測カウンタ４の下位
ｎビットを補正周期カウンタ８の代用として使用するこ
とができる。比較器82で計測カウンタ４の下位ｎビット
がオール０となったことを検出して、補正タイミング指
示を出せばよい。この場合の補正タイミング発生周期
は、比較ビット数をｎとした時は、目的クロックパルス
の周期の２ⁿ倍となる。

【００６０】図１２は第５の発明（誤差量変換）に対応
する実施例の要部ブロック図を示す。誤差量変換部50に
より、誤差計算結果の誤差量出力が所定値（補正カウン
タ６のカウンタ61に保持できる誤差最大値）と比較して
誤差が最大値を越える値であれば、誤差最大値を誤差量
として出力するようにすれば、補正カウンタ６のカウン
タ61のビット数が少なくても問題が少ないようにでき
る。

【００６１】図１３は第６の発明（過剰補正の防止）に
対応する実施例の要部ブロック図を示す。誤差量変換部
50により、逆に誤差計算結果の誤差量出力を所定値と比
較し、誤差が所定値以下であれば誤差量として値０を出
力するようにすれば、誤差が進み遅れの両方にまたがっ
て振れているような場合に、余計な補正をしなくて済
む。

【００６２】図１４は第７の発明に対応する実施例の要
部ブロック図を示す。リセット時、リセット信号は計測
カウンタ41に０をセットする。同時に開始制御部45のフ
リップフロップ46、47のクリア端子に入力されるので、
クリアされ、値‘０’がカウンタ41のスタート端子に入
るため、カウンタ41は停止のままとなる。

【００６３】リセット解除、すなわちリセット信号オン
からオフ後、反転回路48を通り、値‘１’がフリップフ
ロップ46に入力される。１つ目の基準クロックパルス変
化時に、フリップフロップ46がセットされ、２つ目の基
準クロックパルス変化時に、フリップフロップ47がセッ
トされる。そして、カウンタ41のスタートがオンとな
り、カウント動作が開始される。つまり、この実施例で
は、リセット後の２つ目の基準クロックパルス変化時よ
り、計測カウンタをスタートさせている。

【００６４】他の動作については、第１の実施例と同様
である。開始制御部45のリセット入力の代わりに、プロ
セサが内部時計９を書き替えることを示す信号を入力す
ると、同様に時刻変更後の２つ目の基準クロックパルス
変化時より、計測カウンタをスタートさせることにな
り、時刻変更による乱れが収まってからクロック補正動
作を行うことができる。

【００６５】図１５に第８の発明に対応する実施例の要
部ブロック図を示す。電源投入時、リセット信号がオン
となり、ＯＲ回路43を通り、計測カウンタ４内のカウン
タ41にロード指示を与える。この時、マルチプレクサ回
路44が値０を選択するので、オール０がセットされる。

【００６６】リセット解除後、目的クロックパルスをカ
ウントし、カウンタ41の値が、比較器42にて値Ｌと比較
される。このＬは、計算標準数÷２−１（クロック同期
ロードカウンタの場合）である。比較器42が一致する
と、ＯＲ回路43を通してカウンタ41にロード指示を与え
る。この時、マルチプレクサ回路44は値Ｍを選択し、ロ
ードを行う。このＭは、カウンタ41のビット数をｎとし
た時、２ⁿ−Ｌ＋１である。

【００６７】よってこのカウンタ41の値は、０、１、
２、・・・、Ｌ−２、Ｌ−１、Ｍ、Ｍ＋１、Ｍ＋２、・
・・、２ⁿ−２、２ⁿ−１、０、１、２、・・・と変
化していく。カウンタの周期は、計算標準数×目的クロ
ックパルス周期である。

【００６８】誤差計算部５内の進み遅れ情報の生成方法
は、カウンタ41の最上位ビットを見ればよく、最上位ビ
ットが０ならば進み、１ならば遅れと判断できる。よっ
て、最上位ビット信号がそのまま進み遅れ情報として使
用できる。誤差量計算は、進み時はカウンタ41の値その
ものであり、遅れ時は、カウンタ41の２の補数である。
よって、カウンタ41の値と、カウンタ41の出力を反転回
路54と＋１回路55を通したものとをマルチプレクサ回路
53で選択すればよい。

【００６９】図１６に第８の発明の実施例の誤差量計算
部の変形例の要部ブロック図を示す。遅れ時の誤差量
は、計測カウンタ値の２の補数であるが、当実施例で
は、反転回路54を通して、１の補数のまま、誤差量とし
て出力する。この場合は、実際の誤差より１少ない量が
出力される。この分は補正されないが、次の誤差計算時
に、発生誤差＋１として処理されるので問題はない。

【００７０】図１０に第２の実施例のブロック図を示
す。本実施例は第９の発明に第３の発明を加味したもの
である。従って、第１の実施例の回路を簡単化したもの
である。

【００７１】目的クロック生成部３は、誤差０と仮定し
たときの目的クロックの周期より最大誤差量に対応する
だけ短い周期の基本クロックを入力とする。従って、発
生する誤差は進み誤差に限られるので、遅れ誤差に対応
する回路は省略してある。

【００７２】計測カウンタ４は、第１の実施例と同じで
ある。誤差計算部５は実質的には存在しない。補正カウ
ンタ６と補正周期カウンタ８も第１の実施例と同じであ
る。補正制御部７は、基準クロックの立ち上がりを立上
り検出回路74で検出するとフリップフロップ71をセット
し、補正カウンタ６のロードを指定する。補正周期カウ
ンタ８から補正タイミングを知らされる毎に進み補正指
示を出力する。目的クロック生成部３は進み補正指示
を受けると目的クロックをＮＯＴ回路35とＡＮＤ回路
33により抑止する。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
情報処理装置の内部時計を動作させる目的クロックパル
スの発生回数を、より精度の高い発振器より発生した基
準クロックパルスの発生時点毎に（１周期毎に）規定数
になるように補正するので、情報処理装置の内部時計の
時刻の連続性・直線性をよくし、精度を高く保つことが
できる。

【図面の簡単な説明】

【図１】第１の発明の原理構成図

【図２】第２、第３の発明の原理構成図

【図３】第４の発明の原理構成図

【図４】第５、第６の発明の原理構成図

【図５】第７の発明の原理構成図

【図６】第８の発明の原理構成図

【図７】第９の発明の原理構成図

【図８】目的クロック生成部の動作説明図

【図９】第１の実施例のブロック図

【図１０】第２の実施例のブロック図

【図１１】第４の発明に対応する実施例の要部ブロッ
ク図

【図１２】第５の発明に対応する実施例の要部ブロッ
ク図

【図１３】第６の発明に対応する実施例の要部ブロッ
ク図

【図１４】第７の発明に対応する実施例の要部ブロッ
ク図

【図１５】第８の発明に対応する実施例の要部ブロッ
ク図

【図１６】第８の発明の実施例の誤差計算部の変形例
の要部ブロック図

【図１７】従来技術の時計機構の構成概念図

【符号の説明】

１基準クロック生成部２基本クロック生成部３目的クロック生成部 31 分周器 32 マルチプレクサ回路 33 ＡＮＤ回路 35 ＮＯＴ回路４計測カウンタ 41 カウンタ 42 比較器 43 ＯＲ回路 40 計算標準数判定部 45 開始制御部 46，47 フリップフロップ 48 反転回路５誤差計算部 51 比較器 52 減算器 53 マルチプレクサ回路 54 比較器 55 マルチプレクサ回路 56 反転回路 57 ＋１回路 50 誤差量変換部６補正カウンタ 61 カウンタ 62 非０判定回路 63 ＯＲ回路 64 マルチプレクサ回路７補正制御部 71 レジスタ（フリップフロップ） 72，73 ＡＮＤ
回路 74 立上り検出回路８補正周期カウンタ 81 カウンタ 82 比較器 83 ＡＮＤ回路 80 下位判定部９内部時計 100 基準時計 110 プロセサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者金谷英治神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者須藤清神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者山口達也神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者星健二神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者後藤幸雄神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者上原幹生神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者佐藤陽一神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】基準クロックパルス（Ａ）を生成する基
準クロック生成部（１）と、基準クロックパルス（Ａ）より周期の短い第１のクロッ
クパルス（Ｂ）と周期が第１のクロックパルス（Ｂ）の
整数分の１の第２のクロックパルスとを生成する基本ク
ロック生成部（２）と、第１または第２のクロックパルスを選択して目的クロッ
クパルス（Ｃ）を生成する目的クロック生成部（３）
と、目的クロックパルス（Ｃ）をカウントし、基準クロック
パルス（Ａ）の１周期の間の誤差０のときの目的クロッ
クパルス数でラップアラウンドする計測カウンタ（４）
と、基準クロックパルス（Ａ）の検出時点に、計測カウンタ
（４）の値が所定値より小であれば進み誤差、所定値よ
り大であれば遅れ誤差と判定して誤差方向信号として出
力し、かつ、進み誤差の場合は計測カウンタ（４）の値
を誤差量とし、遅れ誤差の場合は計算標準数と計測カウ
ンタ（４）の値との差を誤差量として出力する誤差計算
部（５）と、誤差量を初期値とし、補正操作に対応してカウントダウ
ンする補正カウンタ（６）と、基準クロックパルス（Ａ）を検出して、補正カウンタ
（６）に誤差量設定を指示し、目的クロック生成部
（３）に進み誤差で目的クロックパルスを抑止し、遅れ
誤差では前記の第２のクロックパルスから余分のクロッ
クパルスを出力するように指示し、補正カウンタ（６）
にカウントダウンを指示する補正操作を、補正カウンタ
（６）の値が０になるまで行う補正制御部（７）とから
構成されるクロック回路。
【請求項２】基本クロック生成部（２）は、基準クロ
ックパルス（Ａ）より周期の短いクロックパルスを生成
し、目的クロック生成部（３）は、基本クロック生成部
（２）の出力信号を１／２に分周して基本クロックパル
ス（Ｂ）とし、基本クロックパルス（Ｂ）と分周前の信
号とを、補正制御部（７）の制御のもとに、選択・抑制
して目的クロックパルス（Ｃ）を生成することを特徴と
する請求項１に記載のクロック回路。
【請求項３】基本クロックをカウントし、一定周期で
ラップアラウンドする補正周期カウンタ（８）を設け、補正制御部（７）は、補正周期カウンタ（８）がラップ
アラウンドする毎に目的クロックパルスの補正操作を行
うことを特徴とする請求項１または請求項２に記載のク
ロック回路。
【請求項４】計測カウンタ（４）の下位の値が特定の
値になったことを判定する下位判定部（80）を設け、補正制御部（７）は、下位判定部（80）が判定を示すと
きに、目的クロックパルスの補正動作を行うことを特徴
とする請求項１または請求項２に記載のクロック回路。
【請求項５】誤差量変換部（50）を設け、誤差計算部
（５）の出力の誤差量と所定値を比較し、誤差量が所定
値を越える値であった場合、誤差量を所定値に変換して
補正カウンタ（６）にセットすることを特徴とする請求
項１ないし請求項４に記載のクロック回路。
【請求項６】誤差量変換部（50）を設け、誤差計算部
（５）の出力の誤差量と所定値を比較し、誤差量が所定
値を越えない場合は、誤差量を０に変換して補正カウン
タ（６）にセットすることを特徴とする請求項１ないし
請求項５に記載のクロック回路。
【請求項７】情報処理装置内の特定の信号を検出する
開始制御部（45）を設け、特定の信号を検出すると所定
の時間、計測カウンタ（４）のカウント開始を抑止する
ことを特徴とする請求項１ないし請求項６に記載のクロ
ック回路。
【請求項８】計測カウンタ（４）は、計算標準数より
大きい数でラップアラウンドするカウンタであり、計測カウンタ（４）の値と計算標準数の１／２とを比較
する計算標準数判定部（40）を設け、計算標準数判定部（40）は、一致と判定した時に、計測
カウンタ（４）の最大値から計算標準数の１／２を引い
た値を計測カウンタ（４）にセットし、誤差計算部（５）は、計測カウンタ（４）の最上位ビッ
トの値を進み遅れ信号とし、進みのとき計測カウンタ
（４）の値を、遅れのとき計測カウンタ値の補数を誤差
量とすることを特徴とする請求項１ないし請求項７に記
載のクロック回路。
【請求項９】基本クロック生成部（２）は、目的クロ
ックパルスの周期より周期が短い基本クロックパルス
（Ｂ）を発生させるものであり、目的クロック生成部（３）は、基本クロックパルス
（Ｂ）を補正制御部（７）の制御のもとに抑止すること
により、目的クロックパルス（Ｃ）を生成し、誤差計算部（５）は、計測カウンタ（４）の値を誤差量
として出力し、補正制御部（７）は、基準クロックパルス（Ａ）を検出
して、補正カウンタ（６）に誤差量設定を指示し、目的
クロック生成部（３）に補正カウンタ（６）の値が０で
ない間基本クロックパルス（Ａ）を抑止させることを特
徴とする請求項１ないし請求項７に記載のクロック回
路。
【請求項１０】基本クロック生成部（２）は、目的ク
ロックパルスの周期より周期が長い基本クロックパルス
（Ｂ）を発生させるものであり、誤差計算部（５）は、計算標準数と計測カウンタ（４）
の値との差を誤差量として出力し、補正制御部（７）は、基準クロックパルス（Ａ）を検出
して、補正カウンタ（６）に誤差量設定を指示し、目的
クロック生成部（３）に補正カウンタ（６）の値が０で
ない間、第２のクロックパルスまたは分周前のクロック
パルスから余分のクロックパルスを出力するように指示
することを特徴とする請求項１ないし請求項７に記載の
クロック回路。