JP2000315121A - Ｒｔｃ回路 - Google Patents
Ｒｔｃ回路Info
- Publication number
- JP2000315121A JP2000315121A JP11123793A JP12379399A JP2000315121A JP 2000315121 A JP2000315121 A JP 2000315121A JP 11123793 A JP11123793 A JP 11123793A JP 12379399 A JP12379399 A JP 12379399A JP 2000315121 A JP2000315121 A JP 2000315121A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frequency error
- oscillator
- frequency
- rtc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electric Clocks (AREA)
Abstract
(57)【要約】
【課題】 消費電流の増大や機器の大型化を招くことな
く、簡便な構成で高精度に時刻補正を行うことが可能な
ＲＴＣ回路を提供する。 【解決手段】 機器の電源投入時などに、動作制御部６
０が基準発振器３０と周波数誤差検出器４０とを動作制
御して、周波数誤差検出器４０が基準発振器３０にて生
成される精度の高い基準クロックを用いて、時計発振器
１０にて生成される基本クロックの周波数誤差を測定す
る。この周波数誤差は補正機能付き発振器５０に常時入
力される。補正機能付き発振器５０は、分周器２０で分
周された基本クロックで動作するディジタル発振器で、
予め設定される固定値と上記周波数誤差とを、要求され
る精度に応じたビット数のデータで累積加算し、この累
積加算結果のＭＳＢに基づくクロックを生成し、周波数
誤差の累積がＭＳＢまで繰り上がることにより、生成す
るクロックが補正されるようにしたものである。
く、簡便な構成で高精度に時刻補正を行うことが可能な
ＲＴＣ回路を提供する。 【解決手段】 機器の電源投入時などに、動作制御部６
０が基準発振器３０と周波数誤差検出器４０とを動作制
御して、周波数誤差検出器４０が基準発振器３０にて生
成される精度の高い基準クロックを用いて、時計発振器
１０にて生成される基本クロックの周波数誤差を測定す
る。この周波数誤差は補正機能付き発振器５０に常時入
力される。補正機能付き発振器５０は、分周器２０で分
周された基本クロックで動作するディジタル発振器で、
予め設定される固定値と上記周波数誤差とを、要求され
る精度に応じたビット数のデータで累積加算し、この累
積加算結果のＭＳＢに基づくクロックを生成し、周波数
誤差の累積がＭＳＢまで繰り上がることにより、生成す
るクロックが補正されるようにしたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば携帯電話
機のように低消費電流が求められる機器に用いられるＲ
ＴＣ（Real Time Clock）回路に関する。
機のように低消費電流が求められる機器に用いられるＲ
ＴＣ（Real Time Clock）回路に関する。
【０００２】
【従来の技術】周知のように、従来の携帯電話などの携
帯機器に備えられるＲＴＣ回路の時刻補正は、特開平７
−３１１２８９等にあるように、機器のＣＰＵの演算に
よる補正か、あるいは時報や人工衛星等からの基準とな
る時刻情報に基づく補正が主である。
帯機器に備えられるＲＴＣ回路の時刻補正は、特開平７
−３１１２８９等にあるように、機器のＣＰＵの演算に
よる補正か、あるいは時報や人工衛星等からの基準とな
る時刻情報に基づく補正が主である。
【０００３】機器のＣＰＵの演算による補正は、ＲＴＣ
回路の基本クロックの周波数ずれをＴＣＸＯにて測定
し、この測定結果に基づいてＣＰＵが時刻の補正を行
う。このように、ＣＰＵを用いて時刻の補正を行うと、
消費電流が大きいという問題がある。
回路の基本クロックの周波数ずれをＴＣＸＯにて測定
し、この測定結果に基づいてＣＰＵが時刻の補正を行
う。このように、ＣＰＵを用いて時刻の補正を行うと、
消費電流が大きいという問題がある。
【０００４】これに対して、消費電流を低減するため
に、ＣＰＵによる補正の間隔（補正周期）を長くとる
と、まとめて多くの時刻誤差を補正させることになり、
補正に対する応答が悪くなる。この場合、温度ドリフト
等により、補正周期に比べて早い周期で、ＲＴＣ回路の
基本クロックの周波数ずれが生じると、誤った補正を行
うことになり、最悪の場合、時刻が発振してしまう虞が
ある。
に、ＣＰＵによる補正の間隔（補正周期）を長くとる
と、まとめて多くの時刻誤差を補正させることになり、
補正に対する応答が悪くなる。この場合、温度ドリフト
等により、補正周期に比べて早い周期で、ＲＴＣ回路の
基本クロックの周波数ずれが生じると、誤った補正を行
うことになり、最悪の場合、時刻が発振してしまう虞が
ある。
【０００５】一方、時報や人工衛星（ＧＰＳ衛星）等か
らの基準となる時刻情報に基づいて時刻補正を行う場
合、これらの情報を取得する構成を必要とし、機器の大
型化につながり、携帯機器には不向きであるという問題
がある。
らの基準となる時刻情報に基づいて時刻補正を行う場
合、これらの情報を取得する構成を必要とし、機器の大
型化につながり、携帯機器には不向きであるという問題
がある。
【０００６】
【発明が解決しようとする課題】従来のＲＴＣ回路の時
刻補正を行う場合、消費電流の増大や機器の大型化を招
くといった問題があった。この発明は上記の問題を解決
すべくなされたもので、消費電流の増大や機器の大型化
を招くことなく、簡便な構成で高精度に時刻補正を行う
ことが可能なＲＴＣ回路を提供することを目的とする。
刻補正を行う場合、消費電流の増大や機器の大型化を招
くといった問題があった。この発明は上記の問題を解決
すべくなされたもので、消費電流の増大や機器の大型化
を招くことなく、簡便な構成で高精度に時刻補正を行う
ことが可能なＲＴＣ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、パルス生成を行うＲＴＣ（Real Tim
e Clock）回路において、常時動作して、基本クロック
を生成する第１の発振手段と、制御信号を通じた指示に
応じて動作し、第１の発振手段の基本クロックよりも高
速かつ高精度な基準クロックを用いて、所定のゲート時
間分の基本クロックをカウントすることにより周波数誤
差を検出する周波数誤差検出手段と、基本クロックで動
作し、周波数誤差検出手段にて求めた周波数誤差に応じ
たクロックを生成する第２の発振手段とを具備して構成
するようにした。
めに、この発明は、パルス生成を行うＲＴＣ（Real Tim
e Clock）回路において、常時動作して、基本クロック
を生成する第１の発振手段と、制御信号を通じた指示に
応じて動作し、第１の発振手段の基本クロックよりも高
速かつ高精度な基準クロックを用いて、所定のゲート時
間分の基本クロックをカウントすることにより周波数誤
差を検出する周波数誤差検出手段と、基本クロックで動
作し、周波数誤差検出手段にて求めた周波数誤差に応じ
たクロックを生成する第２の発振手段とを具備して構成
するようにした。
【０００８】上記構成のＲＴＣ回路では、基本クロック
よりも高速かつ高精度な基準クロックを用いて基本クロ
ックの周波数誤差を検出し、この周波数誤差に応じたク
ロックを生成するようにしている。
よりも高速かつ高精度な基準クロックを用いて基本クロ
ックの周波数誤差を検出し、この周波数誤差に応じたク
ロックを生成するようにしている。
【０００９】したがって、上記構成のＲＴＣ回路によれ
ば、ＣＰＵによる演算や他の時刻情報を取得して補正を
行なう必要がないため、消費電流の増大や機器の大型化
を招くことなく、簡便な構成で高精度に時刻補正を行う
ことができる。
ば、ＣＰＵによる演算や他の時刻情報を取得して補正を
行なう必要がないため、消費電流の増大や機器の大型化
を招くことなく、簡便な構成で高精度に時刻補正を行う
ことができる。
【００１０】また、この発明では、第２の発振手段が、
所定のビット幅で表現された上記周波数誤差と所定値と
を、基本クロック毎に累積加算し、この加算結果の特定
のビットに応じたクロックを生成することを特徴とす
る。
所定のビット幅で表現された上記周波数誤差と所定値と
を、基本クロック毎に累積加算し、この加算結果の特定
のビットに応じたクロックを生成することを特徴とす
る。
【００１１】したがって、上記構成のＲＴＣ回路によれ
ば、周波数誤差の累積により、その累積が上記特定のビ
ットに繰り上がる際に、補正されたクロックが生成され
ることになる。このため、累積加算器で補正されたクロ
ックを生成できるため、簡便な構成で高精度に時刻補正
を行うことができる。
ば、周波数誤差の累積により、その累積が上記特定のビ
ットに繰り上がる際に、補正されたクロックが生成され
ることになる。このため、累積加算器で補正されたクロ
ックを生成できるため、簡便な構成で高精度に時刻補正
を行うことができる。
【００１２】さらに、この発明では、所定の時間が経過
する毎に、制御信号を通じて、周波数誤差検出手段を動
作させる第１の動作制御手段を備えることを特徴とす
る。したがって、上記構成のＲＴＣ回路によれば、第１
の発振手段の経時変化や、温度変動に起因してクロック
周波数が変動するような、高頻度で周波数誤差を検出す
る必要がない場合に、高速かつ高精度な基準クロックの
生成を休止できるので、消費電流の軽減することができ
る。
する毎に、制御信号を通じて、周波数誤差検出手段を動
作させる第１の動作制御手段を備えることを特徴とす
る。したがって、上記構成のＲＴＣ回路によれば、第１
の発振手段の経時変化や、温度変動に起因してクロック
周波数が変動するような、高頻度で周波数誤差を検出す
る必要がない場合に、高速かつ高精度な基準クロックの
生成を休止できるので、消費電流の軽減することができ
る。
【００１３】さらにまた、この発明では、周波数誤差検
出手段のゲート時間を可変する第２の動作制御手段を備
えることを特徴とする。したがって、上記構成のＲＴＣ
回路によれば、要求に応じて上記ゲート時間を可変する
ことにより、周波数誤差の検出精度を可変できるので、
当該ＲＴＣ回路にて生成するクロックの精度を調整する
ことができる。
出手段のゲート時間を可変する第２の動作制御手段を備
えることを特徴とする。したがって、上記構成のＲＴＣ
回路によれば、要求に応じて上記ゲート時間を可変する
ことにより、周波数誤差の検出精度を可変できるので、
当該ＲＴＣ回路にて生成するクロックの精度を調整する
ことができる。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の一実施形態について説明する。図１は、この発明の一
実施形態に係わるＲＴＣ回路の構成を示すものである。
このＲＴＣ回路は、時計発振器１０と、分周器２０と、
基準発振器３０と、周波数誤差検出器４０と、補正機能
付き発振器５０と、動作制御部６０と、時計カウンタ７
０とを備える。
の一実施形態について説明する。図１は、この発明の一
実施形態に係わるＲＴＣ回路の構成を示すものである。
このＲＴＣ回路は、時計発振器１０と、分周器２０と、
基準発振器３０と、周波数誤差検出器４０と、補正機能
付き発振器５０と、動作制御部６０と、時計カウンタ７
０とを備える。
【００１５】時計発振器１０は、時計用に１００ｐｐｍ
程度と比較的精度の低い基本クロックを生成する発振器
で、ここで生成された基本クロックは、分周器２０と周
波数誤差検出器４０に出力される。なお、ここで、上記
基本クロックの周波数Ｆtは、３２．７６８ｋＨｚとす
る。
程度と比較的精度の低い基本クロックを生成する発振器
で、ここで生成された基本クロックは、分周器２０と周
波数誤差検出器４０に出力される。なお、ここで、上記
基本クロックの周波数Ｆtは、３２．７６８ｋＨｚとす
る。
【００１６】分周器２０は、上記基本クロックを２N分
周するものである。この分周器２０は、例えば図２に示
すように、ｎ（１≦Ｎ≦ｎ）個のフリップフロップ２１
１〜２１ｎを用いた非同期カウンタで構成し、低消費電
流化を図っている。
周するものである。この分周器２０は、例えば図２に示
すように、ｎ（１≦Ｎ≦ｎ）個のフリップフロップ２１
１〜２１ｎを用いた非同期カウンタで構成し、低消費電
流化を図っている。
【００１７】そして、選択回路２２は、各フリップフロ
ップ２１１〜２１ｎにて分周された基本クロックのう
ち、２N分周された基本クロックを選択的に補正機能付
き発振器５０に出力する。なお、上記Ｎは、後述の動作
制御部６０にて指示される値である。
ップ２１１〜２１ｎにて分周された基本クロックのう
ち、２N分周された基本クロックを選択的に補正機能付
き発振器５０に出力する。なお、上記Ｎは、後述の動作
制御部６０にて指示される値である。
【００１８】基準発振器３０は、ＴＣＸＯなどを用いる
ことにより、数ｐｐｍ程度と時計発振器１０より精度の
高い基準クロックを生成する発振器で、動作制御部６０
によって動作制御される。ここで生成された基準クロッ
クは、周波数誤差検出器４０に出力される。なお、ここ
で、上記基準クロックの周波数Ｆrは、１４．４ＭＨｚ
とする。
ことにより、数ｐｐｍ程度と時計発振器１０より精度の
高い基準クロックを生成する発振器で、動作制御部６０
によって動作制御される。ここで生成された基準クロッ
クは、周波数誤差検出器４０に出力される。なお、ここ
で、上記基準クロックの周波数Ｆrは、１４．４ＭＨｚ
とする。
【００１９】周波数誤差検出器４０は、基準クロックに
基づいて、基本クロックに生じる周波数誤差を検出する
ものである。この周波数誤差検出器４０は、例えば図３
に示すように、ゲート生成カウンタ４１と誤差測定用カ
ウンタ４２とから構成され、これらの動作は、動作制御
部６０によって制御される。
基づいて、基本クロックに生じる周波数誤差を検出する
ものである。この周波数誤差検出器４０は、例えば図３
に示すように、ゲート生成カウンタ４１と誤差測定用カ
ウンタ４２とから構成され、これらの動作は、動作制御
部６０によって制御される。
【００２０】ゲート生成カウンタ４１は、時計発振器１
０にて生成された基本クロックをカウントし、動作制御
部６０を通じて予め設定されるゲート幅Ｔのゲート信号
を生成するものである。なお、ここで、ゲート幅Ｔは、
「３２７６８」が設定されており、基本クロックに誤差
がない場合、基本クロックの周波数が３２．７６８ｋＨ
ｚであることより、ゲート生成カウンタ４１は、基本ク
ロックに誤差がない場合、１ｓｅｃのゲート信号を生成
する。
０にて生成された基本クロックをカウントし、動作制御
部６０を通じて予め設定されるゲート幅Ｔのゲート信号
を生成するものである。なお、ここで、ゲート幅Ｔは、
「３２７６８」が設定されており、基本クロックに誤差
がない場合、基本クロックの周波数が３２．７６８ｋＨ
ｚであることより、ゲート生成カウンタ４１は、基本ク
ロックに誤差がない場合、１ｓｅｃのゲート信号を生成
する。
【００２１】誤差測定用カウンタ４２は、基準発振器３
０にて生成された基準クロックをカウントもので、上記
ゲート生成カウンタ４１にて生成されたゲート信号をイ
ネーブルとする。
０にて生成された基準クロックをカウントもので、上記
ゲート生成カウンタ４１にて生成されたゲート信号をイ
ネーブルとする。
【００２２】そして、誤差測定用カウンタ４２は、ゲー
ト信号で設定される時間内にカウントしたカウント値
と、動作制御部６０を通じて予め設定される期待値Ｅと
の差を求め、この差を周波数誤差として補正機能付き発
振器５０に出力する。
ト信号で設定される時間内にカウントしたカウント値
と、動作制御部６０を通じて予め設定される期待値Ｅと
の差を求め、この差を周波数誤差として補正機能付き発
振器５０に出力する。
【００２３】なお、一旦求められた周波数誤差は、誤差
測定用カウンタ４２が動作停止状態にあっても、新たな
周波数誤差が求められるまで、補正機能付き発振器５０
に出力され続ける。
測定用カウンタ４２が動作停止状態にあっても、新たな
周波数誤差が求められるまで、補正機能付き発振器５０
に出力され続ける。
【００２４】また、ここで、基準クロックが１４．４Ｍ
Ｈｚで、基本クロックに誤差がない場合、ゲート信号が
１ｓｅｃであることより、上記期待値Ｅは「１４４００
０００」が設定される。すなわち、ゲート幅Ｔは、下式
にしたがって、基本クロックの周波数Ｆｔと、基準クロ
ックの周波数Ｆｒとの比より、求められる値に設定され
る。なお、Ｂは、後述のビット幅である。
Ｈｚで、基本クロックに誤差がない場合、ゲート信号が
１ｓｅｃであることより、上記期待値Ｅは「１４４００
０００」が設定される。すなわち、ゲート幅Ｔは、下式
にしたがって、基本クロックの周波数Ｆｔと、基準クロ
ックの周波数Ｆｒとの比より、求められる値に設定され
る。なお、Ｂは、後述のビット幅である。
【００２５】
【数１】
【００２６】補正機能付き発振器５０は、分周器２０に
て分周された基本クロックの周波数誤差を、周波数誤差
検出器４０にて求めた誤差にしたがって補正し、補正さ
れた基本クロックを生成するディジタル発振器で、例え
ば図４に示すような累積加算器で構成される。
て分周された基本クロックの周波数誤差を、周波数誤差
検出器４０にて求めた誤差にしたがって補正し、補正さ
れた基本クロックを生成するディジタル発振器で、例え
ば図４に示すような累積加算器で構成される。
【００２７】加算器５１では、周波数誤差検出器４０に
て求めた周波数誤差と、後述のフリップフロップ５２の
出力と、動作制御部６０を通じて予め設定される加算値
Ａとを加算して、この加算結果をフリップフロップ５２
に入力する。
て求めた周波数誤差と、後述のフリップフロップ５２の
出力と、動作制御部６０を通じて予め設定される加算値
Ａとを加算して、この加算結果をフリップフロップ５２
に入力する。
【００２８】フリップフロップ５２は、分周器２０にて
分周された基本クロックで動作し、その出力を上記加算
器５１に入力する。そしてまた、フリップフロップ５２
は、その出力のＭＳＢ（Most Significant Bit）に基づ
くクロックを時計用クロックとして時計カウンタ７０に
入力する。
分周された基本クロックで動作し、その出力を上記加算
器５１に入力する。そしてまた、フリップフロップ５２
は、その出力のＭＳＢ（Most Significant Bit）に基づ
くクロックを時計用クロックとして時計カウンタ７０に
入力する。
【００２９】動作制御部６０は、当該ＲＴＣ回路の各部
を統括して制御するもので、基準発振器３０や周波数誤
差検出器４０の動作制御、およびユーザの指示に応じ
て、分周器２０の分周数を決める値Ｎや、周波数誤差検
出器４０のゲート幅Ｔの値、期待値Ｅ、加算器５１の加
算値Ａの値を設定する。
を統括して制御するもので、基準発振器３０や周波数誤
差検出器４０の動作制御、およびユーザの指示に応じ
て、分周器２０の分周数を決める値Ｎや、周波数誤差検
出器４０のゲート幅Ｔの値、期待値Ｅ、加算器５１の加
算値Ａの値を設定する。
【００３０】時計カウンタ７０は、６０秒カウンタ７１
と、６０分カウンタ７２と、２４時カウンタ７３とから
なり、補正機能付き発振器５０にて補正された基本クロ
ックに基づいて、秒、分、時をそれぞれ計時するもので
ある。
と、６０分カウンタ７２と、２４時カウンタ７３とから
なり、補正機能付き発振器５０にて補正された基本クロ
ックに基づいて、秒、分、時をそれぞれ計時するもので
ある。
【００３１】次に、上記構成のＲＴＣ回路の動作を以下
に説明する。なお、以下の説明では、Ｎが「１」の場
合、すなわち分周器２０にて２分周する場合について説
明する。補正機能付き発振器５０は、常に電流を消費す
るため、これを下げるためには、選択回路２２で選択さ
れるクロックの周波数は低速の方が好ましい。
に説明する。なお、以下の説明では、Ｎが「１」の場
合、すなわち分周器２０にて２分周する場合について説
明する。補正機能付き発振器５０は、常に電流を消費す
るため、これを下げるためには、選択回路２２で選択さ
れるクロックの周波数は低速の方が好ましい。
【００３２】基準発振器３０および周波数誤差検出器４
０は、動作制御部６０の制御により、当該ＲＴＣ回路が
搭載される携帯電話機などの機器が電源ＯＮされた時な
どに動作制御され、周波数誤差を検出し、その動作が停
止制御される。
０は、動作制御部６０の制御により、当該ＲＴＣ回路が
搭載される携帯電話機などの機器が電源ＯＮされた時な
どに動作制御され、周波数誤差を検出し、その動作が停
止制御される。
【００３３】また、その後、所定の時間が経過すると、
基準発振器３０および周波数誤差検出器４０は、動作制
御部６０により動作制御され、新たに周波数誤差を求め
直し、その動作が停止制御される。
基準発振器３０および周波数誤差検出器４０は、動作制
御部６０により動作制御され、新たに周波数誤差を求め
直し、その動作が停止制御される。
【００３４】以上のような動作制御部６０の動作制御に
より、周波数誤差検出器４０は、ゲート生成カウンタ４
１により、図５に示すようにゲート幅Ｔだけ基本クロッ
クがカウントされ、ゲート信号が生成される。そして、
誤差測定用カウンタ４２にて上記ゲート信号をイネーブ
ルとして基準クロックをカウントし、期待値Ｅとの差、
すなわち周波数誤差を求める。この周波数誤差は、補正
機能付き発振器５０に入力される。
より、周波数誤差検出器４０は、ゲート生成カウンタ４
１により、図５に示すようにゲート幅Ｔだけ基本クロッ
クがカウントされ、ゲート信号が生成される。そして、
誤差測定用カウンタ４２にて上記ゲート信号をイネーブ
ルとして基準クロックをカウントし、期待値Ｅとの差、
すなわち周波数誤差を求める。この周波数誤差は、補正
機能付き発振器５０に入力される。
【００３５】補正機能付き発振器５０の周波数誤差の補
正精度を上げるためには、累積加算で扱うデータのビッ
ト数を増やせばよいが、ここで要求されるビット数は補
正する周波数の分解能をバイナリになおした値（整数部
１桁を含む）である。
正精度を上げるためには、累積加算で扱うデータのビッ
ト数を増やせばよいが、ここで要求されるビット数は補
正する周波数の分解能をバイナリになおした値（整数部
１桁を含む）である。
【００３６】ここで、例えば、１ｐｐｍ以下の精度を求
めるのであれば、ビット幅Ｂを１８ビット、すなわち２
-17（＜１ｐｐｍ）であればよい。仮に１８ビットであ
っても、動作周波数が十分低いので消費電流の増加は無
視できるレベルである。
めるのであれば、ビット幅Ｂを１８ビット、すなわち２
-17（＜１ｐｐｍ）であればよい。仮に１８ビットであ
っても、動作周波数が十分低いので消費電流の増加は無
視できるレベルである。
【００３７】なぜなら、時計発振器１０の基本クロック
の周波数が３２．７６８ｋＨｚであるため、補正機能付
き発振器５０の累積加算動作の速度は１／１６３８４ｓ
ｅｃであり、３２．７６８ｋＨｚで動作する、前段の分
周器２０のフリップフロップの消費電流の方が遙かに大
きいからである。
の周波数が３２．７６８ｋＨｚであるため、補正機能付
き発振器５０の累積加算動作の速度は１／１６３８４ｓ
ｅｃであり、３２．７６８ｋＨｚで動作する、前段の分
周器２０のフリップフロップの消費電流の方が遙かに大
きいからである。
【００３８】ここで、動作説明を簡明にするために、周
波数誤差検出器４０にて求めた周波数誤差は「１」であ
ったものとし、加算値Ａを「１」としていたものとす
る。また、補正精度を１ｐｐｍ以下とするために、補正
機能付き発振器５０で扱うデータのビット幅Ｂを１８ビ
ットとする。
波数誤差検出器４０にて求めた周波数誤差は「１」であ
ったものとし、加算値Ａを「１」としていたものとす
る。また、補正精度を１ｐｐｍ以下とするために、補正
機能付き発振器５０で扱うデータのビット幅Ｂを１８ビ
ットとする。
【００３９】するとこの場合、図６に示すように、分周
器２０の出力（ａ）に対して、フリップフロップ５２の
出力は、加算器５１での累積加算により、（ｂ）に示す
ような値で変化する。
器２０の出力（ａ）に対して、フリップフロップ５２の
出力は、加算器５１での累積加算により、（ｂ）に示す
ような値で変化する。
【００４０】このため、フリップフロップ５２出力のＭ
ＳＢに基づくクロックは、図６（ｃ）に示すように変化
する。すなわち、時刻Ｔｉまでに累積加算された周波数
誤差が、ここでＭＳＢまで繰り上がるため、上記クロッ
クは約０．５周期分だけ補正されることになる。
ＳＢに基づくクロックは、図６（ｃ）に示すように変化
する。すなわち、時刻Ｔｉまでに累積加算された周波数
誤差が、ここでＭＳＢまで繰り上がるため、上記クロッ
クは約０．５周期分だけ補正されることになる。
【００４１】以上のように、上記構成のＲＴＣ回路で
は、機器の電源投入時や、所定の時間が経過する毎に、
動作制御部６０が基準発振器３０と周波数誤差検出器４
０とを動作制御して、基準発振器３０にて生成される精
度の高い基準クロックを用いて、周波数誤差検出器４０
が時計発振器１０にて生成される基本クロックの周波数
誤差を測定し、補正機能付き発振器５０に常時入力す
る。
は、機器の電源投入時や、所定の時間が経過する毎に、
動作制御部６０が基準発振器３０と周波数誤差検出器４
０とを動作制御して、基準発振器３０にて生成される精
度の高い基準クロックを用いて、周波数誤差検出器４０
が時計発振器１０にて生成される基本クロックの周波数
誤差を測定し、補正機能付き発振器５０に常時入力す
る。
【００４２】そして、補正機能付き発振器５０は、分周
器２０で分周された基本クロックで動作するディジタル
発振器で、固定値Ａと上記周波数誤差とを、要求される
精度に応じたビット数で表現して累積加算を行い、この
累積加算結果のＭＳＢを用いてクロックを生成する。こ
のため、補正機能付き発振器５０は、周波数誤差の累積
がＭＳＢまで繰り上がると、生成されるクロックが補正
されることになる。
器２０で分周された基本クロックで動作するディジタル
発振器で、固定値Ａと上記周波数誤差とを、要求される
精度に応じたビット数で表現して累積加算を行い、この
累積加算結果のＭＳＢを用いてクロックを生成する。こ
のため、補正機能付き発振器５０は、周波数誤差の累積
がＭＳＢまで繰り上がると、生成されるクロックが補正
されることになる。
【００４３】したがって、上記構成のＲＴＣ回路によれ
ば、周波数誤差を求める場合にだけ基準発振器３０と周
波数誤差検出器４０を動作させ、そしてＣＰＵの演算に
頼ることなく、基本クロックで動作するディジタル発振
器にて基本クロックの補正を行うため、消費電流の増大
や機器の大型化を招くことなく、簡便な構成で高精度に
時刻補正を行うことができる。
ば、周波数誤差を求める場合にだけ基準発振器３０と周
波数誤差検出器４０を動作させ、そしてＣＰＵの演算に
頼ることなく、基本クロックで動作するディジタル発振
器にて基本クロックの補正を行うため、消費電流の増大
や機器の大型化を招くことなく、簡便な構成で高精度に
時刻補正を行うことができる。
【００４４】尚、この発明は上記実施の形態に限定され
るものではない。その他、この発明の要旨を逸脱しない
範囲で種々の変形を施しても同様に実施可能であること
はいうまでもない。
るものではない。その他、この発明の要旨を逸脱しない
範囲で種々の変形を施しても同様に実施可能であること
はいうまでもない。
【００４５】
【発明の効果】以上述べたように、この発明では、基本
クロックよりも高速かつ高精度な基準クロックを用いて
基本クロックの周波数誤差を検出し、この周波数誤差に
応じたクロックを生成するようにしている。
クロックよりも高速かつ高精度な基準クロックを用いて
基本クロックの周波数誤差を検出し、この周波数誤差に
応じたクロックを生成するようにしている。
【００４６】したがって、この発明によれば、ＣＰＵに
よる演算や他の時刻情報を取得して補正を行なう必要が
ないため、消費電流の増大や機器の大型化を招くことな
く、簡便な構成で高精度に時刻補正を行うことが可能な
ＲＴＣ回路を提供できる。
よる演算や他の時刻情報を取得して補正を行なう必要が
ないため、消費電流の増大や機器の大型化を招くことな
く、簡便な構成で高精度に時刻補正を行うことが可能な
ＲＴＣ回路を提供できる。
【００４７】また、この発明では、第２の発振手段が、
所定のビット幅で表現された上記周波数誤差と所定値と
を、基本クロック毎に累積加算し、この加算結果の特定
のビットに応じたクロックを生成する。このため、周波
数誤差の累積により、その累積が上記特定のビットに繰
り上がる際に、補正されたクロックが生成されることに
なり、累積加算器で補正されたクロックを生成できるた
め、簡便な構成で高精度に時刻補正を行うことが可能な
ＲＴＣ回路を提供できる。
所定のビット幅で表現された上記周波数誤差と所定値と
を、基本クロック毎に累積加算し、この加算結果の特定
のビットに応じたクロックを生成する。このため、周波
数誤差の累積により、その累積が上記特定のビットに繰
り上がる際に、補正されたクロックが生成されることに
なり、累積加算器で補正されたクロックを生成できるた
め、簡便な構成で高精度に時刻補正を行うことが可能な
ＲＴＣ回路を提供できる。
【図１】この発明に係わるＲＴＣ回路の一実施の形態の
構成を示す回路ブロック図。
構成を示す回路ブロック図。
【図２】図１に示したＲＴＣ回路の分周器の構成を示す
回路ブロック図。
回路ブロック図。
【図３】図１に示したＲＴＣ回路の周波数誤差検出器の
構成を示す回路ブロック図。
構成を示す回路ブロック図。
【図４】図１に示したＲＴＣ回路の補正機能付き発振器
の構成を示す回路ブロック図。
の構成を示す回路ブロック図。
【図５】図３に示した周波数誤差検出器における、ゲー
ト信号の生成動作を説明するための図。
ト信号の生成動作を説明するための図。
【図６】図４に示した補正機能付き発振器における、基
本クロックの周波数補正動作を説明するための図。
本クロックの周波数補正動作を説明するための図。
１０…時計発振器 ２０…分周器 ２１１〜２１ｎ…フリップフロップ ２２…選択回路 ３０…基準発振器 ４０…周波数誤差検出器 ４１…ゲート生成カウンタ ４２…誤差測定用カウンタ ５０…補正機能付き発振器 ５１…加算器 ５２…フリップフロップ ６０…動作制御部 ７０…時計カウンタ ７１…６０秒カウンタ ７２…６０分カウンタ ７３…２４時カウンタ
Claims (4)
- 【請求項１】 クロック生成を行うＲＴＣ（Real Time
Clock）回路において、 常時動作して、基本クロックを生成する第１の発振手段
と、 制御信号を通じた指示に応じて動作し、前記第１の発振
手段の基本クロックよりも高速かつ高精度な基準クロッ
クを用いて、所定のゲート時間分の前記基本クロックを
カウントすることにより周波数誤差を検出する周波数誤
差検出手段と、 前記基本クロックで動作し、前記周波数誤差検出手段に
て求めた周波数誤差に応じたクロックを生成する第２の
発振手段とを具備することを特徴とするＲＴＣ回路。 - 【請求項２】 前記第２の発振手段は、所定のビット幅
で表現された前記周波数誤差と所定値とを、前記基本ク
ロック毎に累積加算し、この加算結果の特定のビットに
応じたクロックを生成することを特徴とする請求項１に
記載のＲＴＣ回路。 - 【請求項３】 所定の時間が経過する毎に、前記制御信
号を通じて、周波数誤差検出手段を動作させる第１の動
作制御手段を備えることを特徴とする請求項１または請
求項２に記載のＲＴＣ回路。 - 【請求項４】 前記周波数誤差検出手段のゲート時間を
可変する第２の動作制御手段を備えることを特徴とする
請求項１乃至請求項３のいずれかに記載のＲＴＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11123793A JP2000315121A (ja) | 1999-04-30 | 1999-04-30 | Ｒｔｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11123793A JP2000315121A (ja) | 1999-04-30 | 1999-04-30 | Ｒｔｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315121A true JP2000315121A (ja) | 2000-11-14 |
Family
ID=14869455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11123793A Pending JP2000315121A (ja) | 1999-04-30 | 1999-04-30 | Ｒｔｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000315121A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006090831A1 (ja) * | 2005-02-24 | 2006-08-31 | Seiko Epson Corporation | クロック信号出力装置及びその制御方法、電子機器及びその制御方法 |
| WO2007011024A1 (ja) * | 2005-07-21 | 2007-01-25 | Seiko Epson Corporation | 携帯時計および電子機器 |
| KR100819735B1 (ko) * | 2001-06-21 | 2008-04-07 | 삼성전자주식회사 | 컴퓨터시스템 및 그 제어방법 |
| JP2011191127A (ja) * | 2010-03-12 | 2011-09-29 | Denso Wave Inc | 時間計測装置およびセンサ装置 |
| JP2014092841A (ja) * | 2012-11-01 | 2014-05-19 | Renesas Electronics Corp | 半導体装置、クロック補正方法 |
| US8823434B2 (en) | 2012-06-29 | 2014-09-02 | Renesas Electronics Corporation | Clock correction circuit and clock correction method |
| JP2015089005A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
| JP2015088025A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
| JP2015171151A (ja) * | 2014-03-06 | 2015-09-28 | イーエム・ミクロエレクトロニク−マリン・エス アー | 発振器を有する時間ベース、周波数分割回路及びクロックパルス抑制回路 |
| US9548724B2 (en) | 2013-03-26 | 2017-01-17 | Seiko Epson Corporation | Clock generation device, electronic apparatus, moving object, and clock generation method |
-
1999
- 1999-04-30 JP JP11123793A patent/JP2000315121A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100819735B1 (ko) * | 2001-06-21 | 2008-04-07 | 삼성전자주식회사 | 컴퓨터시스템 및 그 제어방법 |
| JPWO2006090831A1 (ja) * | 2005-02-24 | 2008-08-07 | セイコーエプソン株式会社 | クロック信号出力装置及びその制御方法、電子機器及びその制御方法 |
| JP4561829B2 (ja) * | 2005-02-24 | 2010-10-13 | セイコーエプソン株式会社 | クロック信号出力装置及びその制御方法、電子機器及びその制御方法 |
| WO2006090831A1 (ja) * | 2005-02-24 | 2006-08-31 | Seiko Epson Corporation | クロック信号出力装置及びその制御方法、電子機器及びその制御方法 |
| WO2007011024A1 (ja) * | 2005-07-21 | 2007-01-25 | Seiko Epson Corporation | 携帯時計および電子機器 |
| US7697377B2 (en) | 2005-07-21 | 2010-04-13 | Seiko Epson Corporation | Portable timepiece and electronic apparatus |
| JP2011191127A (ja) * | 2010-03-12 | 2011-09-29 | Denso Wave Inc | 時間計測装置およびセンサ装置 |
| US8823434B2 (en) | 2012-06-29 | 2014-09-02 | Renesas Electronics Corporation | Clock correction circuit and clock correction method |
| US9257966B2 (en) | 2012-06-29 | 2016-02-09 | Renesas Electronics Corporation | Clock correction circuit and clock correction method |
| CN103809658A (zh) * | 2012-11-01 | 2014-05-21 | 瑞萨电子株式会社 | 半导体装置和时钟校正方法 |
| JP2014092841A (ja) * | 2012-11-01 | 2014-05-19 | Renesas Electronics Corp | 半導体装置、クロック補正方法 |
| US9276586B2 (en) | 2012-11-01 | 2016-03-01 | Renesas Electronics Corporation | Semiconductor device and clock correction method |
| US9548724B2 (en) | 2013-03-26 | 2017-01-17 | Seiko Epson Corporation | Clock generation device, electronic apparatus, moving object, and clock generation method |
| JP2015089005A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
| JP2015088025A (ja) * | 2013-10-31 | 2015-05-07 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
| JP2015171151A (ja) * | 2014-03-06 | 2015-09-28 | イーエム・ミクロエレクトロニク−マリン・エス アー | 発振器を有する時間ベース、周波数分割回路及びクロックパルス抑制回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7084810B2 (en) | Portable terminal and GPS time keeping method | |
| KR100687230B1 (ko) | 알티씨 장치 및 알티씨 장치의 현재시각 보정 방법 | |
| US7500125B2 (en) | Positioning signal receiving apparatus | |
| CN101128780B (zh) | 时钟信号输出装置及其控制方法、电子设备及其控制方法 | |
| US7728684B2 (en) | Crystal reference clock and radio localization receiver | |
| US7545228B1 (en) | Dynamic temperature compensation for a digitally controlled oscillator using dual MEMS resonators | |
| EP1585223B1 (en) | Method and circuit for determining a slow clock calibration factor | |
| AU687177B2 (en) | Time correction of an electronic clock | |
| JP2001159690A (ja) | 携帯装置及び実時間情報生成方法 | |
| US20120306580A1 (en) | Correction of Low Accuracy Clock | |
| JP2000315121A (ja) | Ｒｔｃ回路 | |
| US20060047459A1 (en) | Edge-aligned ratio counter | |
| JPH07154243A (ja) | 電子式時計装置ならびに補正値決定装置および方法 | |
| US8917147B2 (en) | Method and system to improve power utilization using a calibrated crystal warm-up detection | |
| JP2003078427A (ja) | 携帯電話端末及びそれに用いる間欠受信制御方法並びにそのプログラム | |
| JP2000278752A (ja) | 移動無線端末装置 | |
| JP3730914B2 (ja) | 携帯通信端末装置 | |
| JP2002228778A (ja) | リアルタイムクロック及び計時回路 | |
| CN201060266Y (zh) | 加速gps信号捕获的实时时钟电路 | |
| EP1898527A1 (en) | Crystal reference clock and radio localization receiver | |
| US6972608B2 (en) | Clock generating circuit with a frequency multiplying circuit | |
| CN109976138A (zh) | 电子设备及电子设备的控制方法 | |
| JP2003106906A (ja) | 温度測定方法 | |
| JP2002217713A (ja) | 基準周波数発生装置 | |
| JP3990331B2 (ja) | 時刻補正制御回路と時刻補正制御方法および時刻補正制御用プログラム |