JP5907102B2 - 半導体装置 - Google Patents
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Description
[第1の実施形態]
図1は、第1の実施形態における回路図の一例である。
Vg_hi=Vtrig+Vz1・・・(イ)
Vg_low=Vhold+Vz1+R2・Ihold・・・(ロ)
第1の実施形態では、上記式(イ)及び(ロ)によって、Vtrig、Vhold及びIholdの特性を有するT1、降伏電圧がVzのZ1、及びゲート閾値がR2・IholdのM1を選択することにより、所望するVg_hi及びVg_lowの特性を有する半導体装置を提供することができる。
[第2の実施形態]
次に、図3を用いて第2の実施形態を説明する。図3は、第2の実施形態における回路図の一例である。
さらに、コンデンサC2及びコンデンサC3(以下、「C2」及び「C3」と略す。)を備えている。Q1のゲートには、順方向のD2、逆方向のZ2及びZ3が直列に接続されて、Z3のアノードにはZ4のカソード、Q3のコレクタ及びR4一端が並列に接続される。Q3のエミッタとZ4のアノードは、R5の一端に接続される。また、Q4のベースは、Z4のアノードとR5の間に接続される。Q4のコレクタは、R4の他端とQ3のベースに接続される。Q4のエミッタは、R5の他端とともにR2の一端に接続されて、さらにR2の他端はGNDに接続される。
Vg_hi=Vtrig+Vd2+Vz2+Vz3+Vz4・・・(ハ)
(ただし、Vtrig=(R5+R2)・Itrig)
Vg_low=Vhold+Vd2+Vz2+Vz3+R2・Ihold・・・(ニ)
ここで、Q3オン時のコレクタ−エミッタ間の順方向電圧降下をVceQ3on、トランジスタQ4のベース−エミッタ間の電圧降下をVbeQ4とすると、
Vhold=VceQ3on+VbeQ4・・・(ホ)
である(ただし、R4、R5による分流は無視する。)。
[第3の実施形態]
次に、図5を用いて、第3の実施形態を説明する。図5は、第3の実施形態における回路図の一例である。
VQ1g=(R5+R2)・I+Vd2+Vz2−VM2on+Vz3+Vz4・・・(ヘ)
となる。ここでVQ1gが電圧検出閾値VQ1g_hiに達すると、サイリスタ動作部Cが動作し、M1のゲート電圧VgM1は、
VQ1g_hi=VgM1+Vd2+Vz2−VM2on+Vz3+VceQ3on+VbeQ4・・・(ト)
の関係となる。
Claims (6)
- 第1の駆動電極を有し、前記第1の駆動電極にて動作される第1のスイッチング部と、
前記第1の駆動電極側に接続されて、前記第1のスイッチング部のGND側電極を基準とする前記第1の駆動電極の電圧が第1の電圧以上で導通して前記第1の電圧より低い第2の電圧で前記導通を保持するスナップバック特性を有する第2のスイッチング部と、
前記第2のスイッチング部が導通することにより導通して、前記第1の駆動電極の電荷を吸引する第3のスイッチング部と、を備えた半導体装置。 - 前記第2のスイッチング部と前記第3のスイッチング部は、前記第1のスイッチング部のGND側電極を基準とする前記第1の駆動電極の電圧を、前記第1のスイッチング部が動作する第3の電圧にクランプする、ダイナミッククランプ回路を形成する請求項1に記載の半導体装置。
- 前記第1の駆動電極側には、前記第1の駆動電極から前記第2のスイッチング部の方向に対して逆方向になるように接続されたツェナーダイオードをさらに備え、
前記第2のスイッチング部は、前記ツェナーダイオードと直列接続される請求項1又は2に記載の半導体装置。 - 前記第1の駆動電極側には、前記第1の駆動電極から前記第2のスイッチング部の方向に対して順方向バイアスになるように接続された、前記第3のスイッチング部と同等の第4のスイッチング部をさらに備え、
前記第2のスイッチング部は、前記第4のスイッチング部と直列接続される請求項1乃至3のいずれか一項に記載の半導体装置。 - 前記第2のスイッチング部は、サイリスタ動作回路である請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記第3のスイッチング部は、前記第2のスイッチング部が第2の電圧で前記導通を保持しているときに前記第2のスイッチング部に流れる保持電流により導通する請求項1乃至5のいずれか一項に記載の半導体装置。
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