JP2015080335A - ゲート駆動回路 - Google Patents

Abstract

【課題】インバータの誤動作及び過電流による素子破壊を防止することが可能なゲート駆動回路を提供することにある。
【解決手段】実施形態によれば、シリコンカーバイドを用いたＭＯＳ型電界効果トランジスタと接続されるゲート駆動回路が提供される。ドライバは、ＭＯＳ型電界効果トランジスタのゲート端子に、第１のゲート抵抗より抵抗値が低い第２のゲート抵抗とゲート端子にアノードを接続し、前記第２のゲート抵抗にカソードを接続したゲートオフ用のダイオードとの直列接続に第１のゲート抵抗が並列に接続されている経路を介して接続され、ＭＯＳ型電界効果トランジスタをオン状態またはオフ状態にする信号を出力する。過電流検出回路は、ＭＯＳ型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流を検出する。
【選択図】図１

Description

本発明の実施形態は、ゲート駆動回路に関する。

従来、ハイブリッド電気自動車のモータ可変速ドライブ用インバータまたは太陽光発電用電力系統接続インバータ等では、スイッチングデバイスとしてＳｉ（シリコン）を材料としたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）またはＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）が用いられている。

一方、近年では、材料特性として同一の厚さでも高電圧を印加できるため、同一の電圧用スイッチングデバイスとして用いた際にＳｉよりも薄型化することが可能であり、結果として導通損失が小さいＳｉＣ（シリコンカーバイド）を用いたノーマリオフ型のトランジスタが実用化されつつある。

このようなトランジスタによれば、低導通損失と、高速低損失スイッチング特性との両面から、インバータの発熱損失を飛躍的に低減することが可能である。このため、高パワー密度化が要求されるハイブリッド電気自動車、電気自動車及び太陽光発電用インバータ等の省エネ・環境調和型インバータへの適用が期待されている。

なお、一般的なゲート駆動回路としては、半導体スイッチのゲートにそれぞれ正負バイアス電圧を加えてゲートオン・オフを行うことが知られている。

特開平１０−３０４６５０号公報

しかしながら、上記したようにＳｉＣを用いたノーマリオフ型のトランジスタを実際にインバータで動作させる場合において、ゲートオン時の正バイアスと同レベルの負バイアスをゲートオフ時に加えると、オンとオフとの閾値がシフトしてしまい、スイッチとしての性能が低下する。

また、ＳｉＣを用いたトランジスタのオンとオフの閾値電圧は正であるが０に近く、例えば上下アームの使用の際には、下段素子のオフ状態において上段素子がオンするタイミングで下段スイッチのドレイン・ソース電圧が０Ｖから急激に上昇し、ゲート・ドレイン間の浮遊キャパシタを介してゲート・ソース間の電圧を上昇させる。このため、オフとオンの閾値を超過して、下段素子が誤ってオン状態となる場合がある。

更に、インバータの上段及び下段素子において短絡等が発生した場合、過電流によりトランジスタが素子破壊を起こしてしまう場合がある。

そこで、本発明が解決しようとする課題は、インバータの誤動作及び過電流による素子破壊を防止することが可能なゲート駆動回路を提供することにある。

実施形態によれば、シリコンカーバイドを用いたＭＯＳ型電界効果トランジスタと接続されるゲート駆動回路が提供される。

実施形態に係るゲート駆動回路は、ドライバと、過電流検出回路とを具備する。

前記ドライバは、前記ＭＯＳ型電界効果トランジスタのゲート端子に、第１のゲート抵抗より抵抗値が低い第２のゲート抵抗と前記ゲート端子にアノードを接続し、前記第２のゲート抵抗にカソードを接続したゲートオフ用のダイオードとの直列接続に前記第１のゲート抵抗が並列に接続されている経路を介して接続され、前記ＭＯＳ型電界効果トランジスタをオン状態またはオフ状態にする信号を出力する。

前記過電流検出回路は、前記ＭＯＳ型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流を検出する。

第１の実施形態に係るゲート駆動回路について説明するための図。 第２の実施形態に係るゲート駆動回路について説明するための図。 第３の実施形態に係るゲート駆動回路について説明するための図。 第４の実施形態に係るゲート駆動回路について説明するための図。 第５の実施形態に係るゲート駆動回路について説明するための図。

以下、図面を参照して、各実施形態について説明する。

（第１の実施形態）
まず、図１を参照して、第１の実施形態に係るゲート駆動回路について説明する。図１に示すように、本実施形態に係るゲート駆動回路１０は、シリコンカーバイド（ＳｉＣ）を用いたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）２０ａと接続される。

ゲート駆動回路１０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。図１においては省略されているが、例えば３相インバータの場合、当該インバータのＵＶＷ各相は、図１に示すＭＯＳＦＥＴ２０ａ及び２０ｂのように、２つの直列接続されたスイッチング素子で構成される。なお、図１に示すＭＯＳＦＥＴ２０ａ及び２０ｂは、インバータにおける主回路を構成する。この直列接続されたＭＯＳＦＥＴ２０ａ及び２０ｂは、インバータにおいて交互にオン・オフされる。

また、図１においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様にゲート駆動回路１０と同様のゲート駆動回路が接続される。

図１に示すゲート駆動回路１０は、ドライバ（フォトカプラ）１１、ＭＯＳＦＥＴ２０ａ用のゲート抵抗（第１のゲート抵抗）１２、ゲートオフ用のゲート抵抗（第２のゲート抵抗）１３、ダイオード１４、正バイアス電圧源１５、コンデンサ（キャパシタ）１６及び過電流検出回路１７を備える。

ドライバ１１は、ゲート駆動回路１０と接続されているインバータの制御回路（図示せず）からのゲート制御信号を受けて、ゲートオン・オフ信号（ＭＯＳＦＥＴ２０ａをオン状態またはオフ状態にする信号）を出力する。ドライバ１１は、ＭＯＳＦＥＴ２０ａのゲート端子に、ゲート抵抗１２がゲート抵抗１３とダイオード１４との直列接続に並列に接続されている経路（つまり、ゲート抵抗１２とゲート抵抗１３及びダイオード１４の直列接続との並列回路を含む経路）を介して接続される。

ゲートオフ用のゲート抵抗１３は、並列に接続されているＭＯＳＦＥＴ２０ａ用のゲート抵抗１２と比較して抵抗値が低い。また、ダイオード１４は、ＭＯＳＦＥＴ２０ａのゲート端子にアノードを接続し、ゲート抵抗１３にカソードを接続する。

なお、ゲートオン時にはゲート抵抗１２側の経路が用いられ、ゲートオフ時にはゲート抵抗１３とダイオード１４とが直列接続されている側の経路が用いられる。

正バイアス電圧源１５は、ＭＯＳＦＥＴ２０ａをオン状態とする際に正バイアス電圧を供給する。なお、ＭＯＳＦＥＴ２０ａをオフ状態とする際には、正バイアス電圧は供給されない（つまり、０Ｖとする）。

キャパシタ１６は、ＭＯＳＦＥＴ２０ａのゲート端子及びソース端子間（つまり、ゲート・ソース間）に接続される。

過電流検出回路１７は、ＭＯＳＦＥＴ２０ａのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流を検出するための回路である。過電流検出回路１７は、図１に示すように、バイポーラトランジスタ１７ａ〜１７ｃ、ダイオード１７ｄ〜１７ｆ、抵抗１７ｇ〜１７ｋ、コンデンサ１７ｌ、１７ｍ及びフォトカプラ１７ｎを備える。

なお、抵抗１７ｇ及び１７ｈは、後述する過電流を検出するための閾値となる電圧値（以下、過電流検出用閾値と表記）を決定（調整）するために用いられる抵抗である。抵抗１７ｉは、バイポーラトランジスタ１７ｂ用のベース抵抗である。抵抗１７ｊは、バイポーラトランジスタ１７ｃ用のベース抵抗である。抵抗１７ｋは、フォトカプラ１７ｎ用の電流制限抵抗である。また、コンデンサ１７ｌ及び１７ｍは、例えばノイズ等を除去するためのフィルタコンデンサである。

過電流検出回路１７は、このような回路に流れる電流に基づいてＭＯＳＦＥＴ２０ａのドレイン・ソース間の電圧（ドレイン・ソース電圧）の上昇を検出することによって、ドレイン・ソース間の過電流を検出することができる。

本実施形態に係るゲート駆動回路１０においては、例えば図１において直列上段に接続されたＭＯＳＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたＭＯＳＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、ゲート抵抗１２よりも抵抗値が低いゲート抵抗１３と上記したようなダイオード１４との直列接続がゲート抵抗１２に対して並列に接続されていることにより、ＭＯＳＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。

更に、本実施形態に係るゲート駆動回路１０においては、上記したように直列上段に接続されたＭＯＳＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたＭＯＳＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、ＭＯＳＦＥＴ２０ａのゲート・ソース間に接続されたキャパシタ１７により、ＭＯＳＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。

つまり、このようなゲート駆動回路１０によれば、ＭＯＳＦＥＴ２０ａのゲート・ドレイン間の浮遊キャパシタ及びゲート・ソース間の浮遊キャパシタの両キャパシタの大きさが異なることによって電流が流れて電圧が上昇することを、キャパシタ１７によるゲート・ソース間のキャパシタンスの増加により抑制する。

また、本実施形態に係るゲート駆動回路１０において、上記した過電流検出用閾値（電圧値）は、直列に接続されたＭＯＳＦＥＴ２０ａ及び２０ｂに短絡が発生していない場合にはダイオード１４が接続されている経路に電流が流れ、当該短絡が発生した場合にはダイオード１４が接続されている経路に電流が流れないように、抵抗１７ｇ及び１７ｈによって設定されている。

即ち、直列に接続されたＭＯＳＦＥＴ２０ａ及び２０ｂに短絡が発生していない場合、ダイオード１４が接続されている経路に電流が流れ、この際、トランジスタ１７ａ及び１７ｃはオン状態になり、トランジスタ１７ｂはオフ状態となる。この状態では、フォトカプラ１７ｎには電流が流れないため、当該フォトカプラ１７ｎではＭＯＳＦＥＴ２０ａのドレイン・ソース間の電圧（Ｖｄｓ）の上昇は検出されない。

一方、直列に接続されたＭＯＳＦＥＴ２０ａ及び２０ｂに短絡が発生した場合、ダイオード１４が接続されている経路に電流が流れず、この際、トランジスタ１７ａ及び１７ｃはオフ状態となり、トランジスタ１７ｂはオン状態となる。この状態では、フォトカプラ１７ｎには電流が流れるため、当該フォトカプラ１７ｎではＭＯＳＦＥＴ２０ａのドレイン・ソース間の電圧（Ｖｄｓ）の上昇が検出される。

なお、このように過電流検出回路１７においてＭＯＳＦＥＴ２０ａのドレイン・ソース間の電圧（Ｖｄｓ）の上昇（過電流によるドレイン・ソース電圧の上昇）が検出された場合、当該過電流検出回路１７に備えられるフォトカプラ１７ｎは過電流による電圧の上昇が検出された旨の信号（以下、過電流信号と表記）を例えば外部のコンピュータ等に出力する。この場合、外部のコンピュータでは、例えばＭＯＳＦＥＴ２０ａに対してゲートオフ信号（ＭＯＳＦＥＴ２０ａをオフ状態にする信号）等を出力するような対応が行われる。

上記したように本実施形態においては、シリコンカーバイド（ＳｉＣ）を用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）２０ａのゲート端子及びドライバ１１を、ゲート抵抗１２より抵抗値が低いゲートオフ用のゲート抵抗１３と当該ゲート端子にアノードを接続し、当該ゲート抵抗１３にカソードを接続したダイオード１４との直列接続に当該ゲート抵抗１２が並列に接続されている経路を介して接続する構成により、例えばノイズ・外乱等の影響によってゲート抵抗１２に電流が流れることによるゲート・ソース間の電圧の上昇を抑制できるため、当該ゲート・ソース間の電圧の上昇によってオフ状態のＭＯＳＦＥＴ２０ａが誤ってオン状態となることを回避することができる。したがって、本実施形態によれば、ＭＯＳＦＥＴ２０ａからなるインバータの誤動作を防止することが可能となる。

また、本実施形態においては、ＭＯＳＦＥＴ２０ａのドレイン端子及びソース端子間に過電流検出回路を接続する構成により、当該ＭＯＳＦＥＴ２０ａのドレイン・ソース間の電圧の上昇（つまり、過電流）を検出することが可能となり、当該過電流が検出された場合にはＭＯＳＦＥＴ２０ａに対してゲートオフ信号等を出力するような対応をとることによって過電流による素子破壊の防止（つまり、保護）を実現することができる。

更に、本実施形態においては、ＭＯＳＦＥＴ２０ａのゲート端子及びソース端子間にキャパシタ１６を接続する構成により、ゲート・ソース間のキャパシタンスの増加によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のＭＯＳＦＥＴ２０ａが誤ってオン状態となることを回避することができるため、当該ＭＯＳＦＥＴ２０ａからなるインバータの誤動作を防止することが可能となる。

（第２の実施形態）
次に、図２を参照して、第２の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。

図２に示すように、本実施形態に係るゲート駆動回路３０は、ＳｉＣを用いたＭＯＳＦＥＴ２０ａと接続される。ゲート駆動回路３０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。

また、図２においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路３０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路３０は、図２に示すように、負バイアス電圧源３１を備える。この負バイアス電圧源３１は、ＭＯＳＦＥＴ２０ａのソース端子とドライバ１１との間に接続される。負バイアス電圧源３１は、前述した第１の実施形態において説明した正バイアス電圧源１５によって供給される正バイアス電圧（値）に対して絶対値が小さく、かつ、０より大きい負バイアス電圧（値）を供給する。

本実施形態に係るゲート駆動回路３０においては、ＭＯＳＦＥＴ２０ａをオン状態とする際には正バイアス電圧源１５によって正バイアス電圧が供給される。一方、ＭＯＳＦＥＴ２０ａをオフ状態とする際には負バイアス電圧源３１によって負バイアス電圧が供給される。

上記したように本実施形態においては、シリコンカーバイド（ＳｉＣ）を用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）２０ａのソース端子とドライバ１１との間に、正バイアス電圧に対して絶対値が小さく、かつ、０より大きい負バイアス電圧を接続する構成により、例えばノイズ・外乱等の影響によってゲート・ソース間の電圧が上昇したとしても、負バイアス電圧によりオフとオンとの閾値を超えることを防止することができる。

なお、ＳｉＣは、負バイアス電圧を正バイアス電圧と同レベルで与えると酸化膜が劣化し、スイッチの性能低下を引き起こしてしまう。このため、ＳｉＣの特性を維持するためには、負バイアス電圧源３１によって供給される負バイアス電圧（値）は、正バイアス電圧に対して絶対値が１／５以下であることが好ましい。これによれば、負バイアス電圧を正バイアス電圧と同レベルで供給する場合と比較して、酸化膜の劣化によるＳｉＣの特性の低下を防止することが可能となる。

（第３の実施形態）
次に、図３を参照して、第３の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。

図３に示すように、本実施形態に係るゲート駆動回路４０は、ＳｉＣを用いたＭＯＳＦＥＴ２０ａと接続される。ゲート駆動回路４０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。

また、図３においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路４０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路４０は、図３に示すように、昇高圧チョッパ回路４１を備える。

昇高圧チョッパ回路４１は、正バイアス電圧源１５によって供給される正バイアス電圧から負バイアス電圧を生成する（発生させる）。昇高圧チョッパ回路４１によって生成された負バイアス電圧は、ＭＯＳＦＥＴ２０ａをオフ状態とする際に供給される。

また、昇高圧チョッパ回路４１によって生成された負バイアス電圧の電圧値は、前述した第１の実施形態において説明したように、正バイアス電圧に対して絶対値が小さく、かつ、０より大きい。好ましくは、正バイアス電圧に対して絶対値が１／５以下である。

上記したように本実施形態においては、正バイアス電圧源１５によって供給される正バイアス電圧から負バイアス電圧を生成する昇高圧チョッパ回路３１を備える構成により、前述した第２の実施形態において説明した負バイアス電圧源３１を用いることなく、例えばノイズ・外乱等の影響によってゲート・ソース間の電圧が上昇したとしても負バイアス電圧によりオフとオンとの閾値を超えることを防止することができ、更には、酸化膜の劣化によるＳｉＣの特性の低下を防止することができる。

（第４の実施形態）
次に、図４を参照して、第４の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。

図４に示すように、本実施形態に係るゲート駆動回路５０は、ＳｉＣを用いたＭＯＳＦＥＴ２０ａと接続される。ゲート駆動回路５０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。

また、図４においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路５０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路５０は、図４に示すように、過電流検出回路５１を備える。この過電流検出回路５１は、前述した第１〜第３の実施形態における過電流検出回路１７と同様にＭＯＳＦＥＴ２０ａのドレイン・ソース間の過電流を検出する。また、本実施形態において、過電流検出回路５１は、ツェナーダイオード５１ａ及びコンデンサ５１ｂを備える。

ツェナーダイオード５１ａは、一定の電圧を得るために用いられる素子であり、ゲート電圧（ＭＯＳＦＥＴ２０ａのゲート・ソース間にかかる電圧）を低下させる。このツェナーダイオード５１ａは、図４に示すように、ゲート抵抗（第２のゲート抵抗）１３とダイオード１４との直列接続にゲート抵抗１２（第１のゲート抵抗）が並列に接続されている経路とドライバ１１との間の経路に接続される。

なお、コンデンサ５１は、前述したコンデンサ１７ｌ及び１７ｍと同様のフィルタコンデンサである。

本実施形態に係るゲート駆動回路５０においては、上記したツェナーダイオード５１ａにより過電流検出直後（つまり、過電流検出回路５１によって過電流が検出された直後）にゲート電圧を適切に低下させることができる。

上記したように本実施形態においては、ゲート抵抗１３とダイオード１４との直列接続にゲート抵抗１２が並列に接続されている経路とドライバ１１との間の経路に接続されるツェナーダイオード５１ａを過電流検出回路５１内に備える構成により、過電流検出直後にゲート電圧を低下させることで、ＭＯＳＦＥＴ２０ａのドレイン・ソース間に流れる過電流を絞った状態での保護（つまり、素子破壊の防止）が可能となる。

（第５の実施形態）
次に、図５を参照して、第５の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。

図５に示すように、本実施形態に係るゲート駆動回路６０は、ＳｉＣを用いたＭＯＳＦＥＴ２０ａと接続される。ゲート駆動回路６０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。

また、図５においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路６０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路６０は、ブースター回路を備える。ブースター回路は、ゲート駆動回路６０（ドライバ１１）の電流容量を増加させるために用いられる回路であり、図４に示すバイポーラトランジスタ５１、５２（第１及び第２のバイポーラトランジスタ）及び抵抗１８等を有する。

本実施形態において、ブースター回路が有するバイポーラトランジスタ５１及び５２の各々のエミッタ端子は、ＭＯＳＦＥＴ２０ａのゲート端子に、ゲート抵抗１３とダイオード１４との直列接続にゲート抵抗１２が並列に接続されている経路を介して接続される。また、ブースター回路が有するトランジスタ５１及び５２の各々のベース端子は、ドライバ１１に接続される。なお、抵抗１８は、バイポーラトランジスタ５１及び５２用のベース抵抗である。

上記したように本実施形態においては、ブースター回路を備える構成により、前述した第１の実施形態において説明したようにインバータの誤動作及び過電流による素子破壊の防止を実現するとともに、ゲート駆動回路６０（ドライバ１１）の電流容量を増加させることが可能となる。

以上説明した各実施形態によれば、インバータの誤動作及び過電流による素子破壊を防止することが可能なゲート駆動回路を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０，３０，４０，５０，６０…ゲート駆動回路、１１…ドライバ、１２…ゲート抵抗（第１のゲート抵抗）、１３…ゲート抵抗（第２のゲート抵抗）、１４…ダイオード、１５…正バイアス電圧源、１６…コンデンサ、１７，５１…過電流検出回路、１７ａ，１７ｂ，１７ｃ…バイポーラトランジスタ、１７ｄ，１７ｅ，１７ｆ…ダイオード、１７ｇ，１７ｈ，１７ｉ，１７ｊ，１７ｋ…抵抗、１７ｌ，１７ｍ…コンデンサ、１７ｎ…フォトカプラ、２０ａ，２０ｂ…ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、３１…負バイアス電圧源、４１…昇高圧チョッパ回路、５１ａ…ツェナーダイオード、５２ｂ…コンデンサ、６１，６２…バイポーラトランジスタ、６３…抵抗。

Claims (7)

1. シリコンカーバイドを用いたＭＯＳ型電界効果トランジスタと接続されるゲート駆動回路において、
   前記ＭＯＳ型電界効果トランジスタのゲート端子に、第１のゲート抵抗より抵抗値が低い第２のゲート抵抗と前記ゲート端子にアノードを接続し、前記第２のゲート抵抗にカソードを接続したゲートオフ用のダイオードとの直列接続に前記第１のゲート抵抗が並列に接続されている経路を介して接続され、前記ＭＯＳ型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
   前記ＭＯＳ型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流を検出する過電流検出回路と
   を具備することを特徴とするゲート駆動回路。
2. 前記ＭＯＳ型電界効果トランジスタのゲート端子及びソース端子間に接続されたコンデンサを更に具備することを特徴とする請求項１記載のゲート駆動回路。
3. 前記ＭＯＳ型電界効果トランジスタのソース端子と前記ドライバとの間に接続され、前記ＭＯＳ型電界効果トランジスタをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、０より大きい負バイアス電圧を、前記ＭＯＳ型電界効果トランジスタをオフ状態とする際に供給する負バイアス電圧源を更に具備することを特徴とする請求項２記載のゲート駆動回路。
4. 前記負バイアス電圧源によって供給される負バイアス電圧値は、前記正バイアス電圧値に対して絶対値が１／５以下であることを特徴とする請求項３記載のゲート駆動回路。
5. 前記負バイアス電圧源は、前記正バイアス電圧から前記負バイアス電圧を生成する昇高圧チョッパ回路を含むことを特徴とする請求項３記載のゲート駆動回路。
6. 前記過電流検出回路は、前記第２のゲート抵抗と前記ダイオードとの直列接続に前記第１のゲート抵抗が並列に接続されている経路及び前記ドライバの間の経路に接続され、前記ＭＯＳ型電界効果トランジスタのゲート・ソース間の電圧を低下させるツェナーダイオードを備えることを特徴とする請求項１記載のゲート駆動回路。
7. 前記ドライバの電流容量を増加させるための第１及び第２のバイポーラトランジスタを有するブースター回路を更に具備し、
   前記ブースター回路が有する第１及び第２のバイポーラトランジスタの各々のエミッタ端子は、前記ＭＯＳ型電界効果トランジスタのゲート端子に、前記第２のゲート抵抗と前記ダイオードとの直列接続に前記第１のゲート抵抗が並列に接続されている経路を介して接続され、
   前記ブースター回路が有する第１及び第２のバイポーラトランジスタの各々のベース端子は、前記ドライバに接続される
   ことを特徴とする請求項１記載のゲート駆動回路。