JP5931398B2 - 電源回路 - Google Patents
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Description
図1は、電源回路の第1実施形態を示す回路図である。第1実施形態の電源回路1は、入力電圧VIN(例えば12V)を降圧して出力電圧VREG(例えば5V)を生成するシリーズレギュレータであり、Pチャネル型MOS電界効果トランジスタP1〜P4と、Nチャネル型MOS電界効果トランジスタN1〜N4と、抵抗R1及びR2と、キャパシタC1及びC2と、ツェナダイオードD1と、電流源CS1と、を有する。なお、電源回路1の用途としては、例えば半導体装置の内部電源回路を挙げることができる。
先に説明した第1実施形態の電源回路1では、従来のシリーズレギュレータと同様、入力電圧VINが定常値(例えば12V)よりも低い状態(電源回路1の起動時や低電圧動作時)において、トランジスタP1のゲート・ソース間電圧を十分に高めることができなくなるおそれがある。
先述の第1実施形態や第2実施形態では、電源回路1がレディ状態(入力電圧VINの供給を受けて出力電圧VREGを出力する状態)であることを前提として、電源回路1の起動時や低電圧動作時における出力挙動の改善策を説明したが、第3実施形態では、電源回路1がスタンバイ状態(入力電圧VINの供給を受けている状態でありながら出力電圧VREGを出力させない状態)であるときに生じ得る問題点とその解決策について、詳細な説明を行う。
なお、上記の実施形態では、半導体装置の内部電源回路に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるシリーズレギュレータ型の電源回路全般に広く適用することが可能である。
P1〜P7 Pチャネル型MOS電界効果トランジスタ
N1〜N5 Nチャネル型MOS電界効果トランジスタ
R1〜R5 抵抗
C1〜C3 キャパシタ
D1、D2 ツェナダイオード
CS1 電流源
X1 誤差増幅部
X2 抵抗部
X3 電流制御部
X4 抵抗制御部
X5 プルアップ部
Claims (6)
- 入力電圧の印加端と出力電圧の印加端との間に接続された出力トランジスタと、
前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差電圧を生成する誤差増幅部と、
前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された抵抗部と、
前記誤差電圧に応じて前記抵抗部に流れる電流の電流値を制御する電流制御部と、
前記誤差電圧に応じて前記抵抗部の抵抗値を制御する抵抗制御部と、
を有し、
前記出力トランジスタは、PMOSFETであり、
前記誤差増幅部は、前記帰還電圧と前記基準電圧との差分が大きいほど前記誤差電圧の電圧値を高くし、
前記電流制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部に流れる電流の電流値を大きくし、
前記抵抗制御部は、前記誤差電圧の電圧値が高いほど前記抵抗部の抵抗値を高くし、
前記抵抗部は、
ゲートとドレインがいずれも前記出力トランジスタのゲートに接続された第1PMOSFETと;
ソースが前記入力電圧の印加端に接続されて、ドレインが前記第1PMOSFETのソースに接続された第2PMOSFETと;
を含み、
前記抵抗制御部は、前記第2PMOSFETのゲート電圧を制御することを特徴とする電源回路。 - 前記誤差増幅部は、前記入力電圧よりも低い電源電圧の供給を受けて動作することを特徴とする請求項1に記載の電源回路。
- 前記電流制御部は、
ゲートが前記誤差電圧の印加端に接続されて、ソースが接地端に接続された第1NMOSFETと;
ゲートが前記電源電圧の印加端に接続されて、ソースが前記第1NMOSFETのドレインに接続されて、ドレインが前記出力トランジスタのゲートに接続された第2NMOSFETと;
を含むことを特徴とする請求項2に記載の電源回路。 - 前記抵抗制御部は、
ゲートが前記誤差電圧の印加端に接続されて、ドレインが接地端に接続された第3PMOSFETと;
第1端が前記第3PMOSFETのソースに接続された第1抵抗と;
ゲートが前記電源電圧の印加端に接続されて、ソースが前記第1抵抗の第2端に接続されて、ドレインが前記第2PMOSFETのゲートに接続された第3NMOSFETと;
前記入力電圧の印加端と前記第2PMOSFETのゲートとの間に接続された第2抵抗と;
を含むことを特徴とする請求項3に記載の電源回路。 - 前記入力電圧が立ち上がるときに前記入力電圧の印加端と前記出力トランジスタのゲートとの間を導通するプルアップ部を有することを特徴とする請求項4に記載の電源回路。
- 前記プルアップ部は、
前記入力電圧の印加端と前記出力トランジスタのゲートとの間に接続された第4PMOSFETと;
前記入力電圧の印加端と前記第4PMOSFETのゲートとの間に接続された第3抵抗と;
前記第4PMOSFETのゲートと接地端との間に接続されたキャパシタと;
アノードが前記第4PMOSFETのゲートに接続されて、カソードが前記入力電圧の印加端に接続されたツェナダイオードと;
を含むことを特徴とする請求項5に記載の電源回路。
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