JP5167665B2 - 降圧dc−dcコンバータの制御回路、降圧dc−dcコンバータおよびその制御方法 - Google Patents
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Description
降圧DC−DCコンバータ1の起動時において、制御入力信号PWMがハイレベルからローレベルに遷移し、ドライバDRV1の電源側電圧すなわちバッテリ電圧PVDDが十分昇圧されていない場合、ドライバDRV1内の最終段のインバータ内のNMOSトランジスタのVgs間に十分な電圧が印加されないため、その出力はただちに接続点LXのレベルにならない。
しかしながら、MOSトランジスタM2のゲートにハイレベルが印加されるため、MOSトランジスタM2が導通し、メインスイッチングトランジスタM0のゲート電位をローレベルにする。
これにより、本発明では、簡易な回路構成で、降圧DC−DCコンバータの起動時における、出力電圧のオーバーシュート、出力電圧のバッテリ電圧への張り付きやメインスイッチングトランジスタおよび同期整流トランジスタの貫通電流を防止することができる。
図2は、第1実施形態にかかる降圧DC−DCコンバータ1Aの構成を示す回路図である。降圧DC−DCコンバータ1Aは、メインスイッチングトランジスタM0の非導通時間および同期整流トランジスタM1の非導通時間が固定である、いわゆるOFF/OFF時間固定型のドライブ回路を備えている。
図4は、第2実施形態にかかる降圧DC−DCコンバータ1Bの構成を示す回路図である。降圧DC−DCコンバータ1Bは、メインスイッチングトランジスタM0は、同期整流トランジスタM1が非導通のときに導通され、同期整流トランジスタM1は、メインスイッチングトランジスタM0が非導通のときに導通される貫通電流防止型(AST:Anti Shoot Through)のドライブ回路を備えている。降圧DC−DCコンバータ1Bでは、第1実施形態の降圧DC−DCコンバータ1Aに比して、アンドゲートAND1、遅延素子DL1、インバータINV1、ナンドゲートNAND1、遅延素子DL2およびドライバDRV1が削除され、ナンドゲートNAND2、ナンドゲートNAND3、インバータINV2〜4およびドライバDRV4が追加されている部分が異なる部分である。そこで、以下の説明では異なる部分を中心に説明し、同一の部分についてはその説明を簡略化または省略する。
例えば、第2実施形態においては、インバータINV3およびインバータINV4で構成されるAST型の降圧DC−DCコンバータ1Bについて説明したが、本発明はこれに限定されるものではなく、インバータINV3およびインバータINV4に遅延素子を接続した構成にも同様に適用することができることは言うまでもない。
(付記1) メインスイッチングトランジスタがNMOSトランジスタで構成されている降圧DC−DCコンバータの制御回路であって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するMOSトランジスタ
を備えることを特徴とする降圧DC−DCコンバータの制御回路。
(付記2) 付記1に記載の降圧DC−DCコンバータの制御回路であって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するドライバ
を備えることを特徴とする降圧DC−DCコンバータの制御回路。
(付記3) 付記2に記載の降圧DC−DCコンバータの制御回路であって、
前記ドライバの接地側端子は、前記メインスイッチングトランジスタのソースに接続される
ことを特徴とする降圧DC−DCコンバータの制御回路。
(付記4) 付記1に記載の降圧DC−DCコンバータの制御回路であって、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の検出結果に応じて、前記メインスイッチングトランジスタの前記オフ指令で前記MOSトランジスタを導通する制御部と、
を備えることを特徴とする降圧DC−DCコンバータの制御回路。
(付記5) 付記1に記載の降圧DC−DCコンバータの制御回路であって、
同期整流トランジスタを備えることを特徴とする降圧DC−DCコンバータの制御回路。
(付記6) 付記5に記載の降圧DC−DCコンバータの制御回路であって、
前記同期整流トランジスタのオフ指令に応じて、前記メインスイッチングトランジスタの導通制御を遅延させる第1遅延部と、
前記メインスイッチングトランジスタの前記オフ指令に応じて、前記同期整流トランジスタの導通制御を遅延させる第2遅延部と、
を備えることを特徴とする降圧DC−DCコンバータの制御回路。
(付記7) メインスイッチングトランジスタがNMOSトランジスタで構成されている降圧DC−DCコンバータであって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するMOSトランジスタ
を備えることを特徴とする降圧DC−DCコンバータ。
(付記8) 付記7に記載の降圧DC−DCコンバータであって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するドライバ
を備えることを特徴とする降圧DC−DCコンバータ。
(付記9) 付記8に記載の降圧DC−DCコンバータであって、
前記駆動電圧を生成する駆動電圧生成部
を備えることを特徴とする降圧DC−DCコンバータ。
(付記10) 付記8に記載の降圧DC−DCコンバータであって、
前記ドライバの接地側端子は、前記メインスイッチングトランジスタのソースに接続される
ことを特徴とする降圧DC−DCコンバータ。
(付記11) 付記7に記載の降圧DC−DCコンバータであって、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の結果に応じて、前記メインスイッチングトランジスタの前記オフ指令で前記MOSトランジスタを導通する制御部と、
を備えることを特徴とする降圧DC−DCコンバータ。
(付記12) 付記7に記載の降圧DC−DCコンバータであって、
同期整流トランジスタを備えることを特徴とする降圧DC−DCコンバータ。
(付記13) 付記12に記載の降圧DC−DCコンバータであって、
前記同期整流トランジスタのオフ指令に応じて、前記メインスイッチングトランジスタの導通制御を遅延させる第1遅延部と、
前記メインスイッチング素子の前記オフ指令に応じて、前記同期整流トランジスタの導通制御を遅延させる第2遅延部と、
を備えることを特徴とする降圧DC−DCコンバータ。
(付記14) メインスイッチングトランジスタがNMOSトランジスタで構成されている降圧DC−DCコンバータの制御方法であって、
前記メインスイッチングトランジスタのオフ指令を発令するステップと、
前記メインスイッチングトランジスタの前記オフ指令に応じて、前記メインスイッチングトランジスタのゲートと接地電位との間を導通するステップと、
を備えることを特徴とする降圧DC−DCコンバータの制御方法。
(付記15) 付記14に記載の降圧DC−DCコンバータの制御方法であって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が、前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧にされる前記メインスイッチングトランジスタのゲートを駆動するステップ
を備えることを特徴とする降圧DC−DCコンバータの制御方法。
(付記16) 付記14に記載の降圧DC−DCコンバータの制御方法であって、
前記駆動電圧が所定レベル以下であることを検出するステップと、
前記検出するステップの結果に応じて、前記オフ指令で前記MOSトランジスタを導通するステップと、
を備えることを特徴とする降圧DC−DCコンバータの制御方法。
2 強制ドライブ回路
3 チャージポンプ回路
4 第1遅延部
5 第2遅延部
6 検出部
NOR1 ノアゲート
Claims (6)
- メインスイッチングトランジスタがNMOSトランジスタで構成されている降圧DC−DCコンバータの制御回路であって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されるMOSトランジスタと、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するドライバと、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の検出結果に応じて、前記メインスイッチングトランジスタのオフ指令で前記MOSトランジスタを導通する制御部と、
を備え、
前記ドライバの接地側端子は、前記メインスイッチングトランジスタのソースに接続される
ことを特徴とする降圧DC−DCコンバータの制御回路。 - 請求項1に記載の降圧DC−DCコンバータの制御回路であって、
同期整流トランジスタを備えることを特徴とする降圧DC−DCコンバータの制御回路。 - 請求項2に記載の降圧DC−DCコンバータの制御回路であって、
前記同期整流トランジスタのオフ指令に応じて、前記メインスイッチングトランジスタの導通制御を遅延させる第1遅延部と、
前記メインスイッチングトランジスタの前記オフ指令に応じて、前記同期整流トランジスタの導通制御を遅延させる第2遅延部と、
を備えることを特徴とする降圧DC−DCコンバータの制御回路。 - メインスイッチングトランジスタがNMOSトランジスタで構成されている降圧DC−DCコンバータであって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されるMOSトランジスタと、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するドライバと、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の検出結果に応じて、前記メインスイッチングトランジスタのオフ指令で前記MOSトランジスタを導通する制御部と、
を備え、
前記ドライバの接地側端子は、前記メインスイッチングトランジスタのソースに接続される
ことを特徴とする降圧DC−DCコンバータ。 - 請求項4に記載の降圧DC−DCコンバータであって、
同期整流トランジスタを備えることを特徴とする降圧DC−DCコンバータ。 - メインスイッチングトランジスタがNMOSトランジスタで構成されている降圧DC−DCコンバータの制御方法であって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するステップと、
前記メインスイッチングトランジスタのオフ指令を発令するステップと、
前記オフ指令で前記メインスイッチングトランジスタのゲートを前記メインスイッチングトランジスタのソースに接続するステップと、
前記駆動電圧が所定レベル以下であることを検出するステップと、
前記検出のステップによる検出結果に応じて、前記メインスイッチングトランジスタの前記オフ指令で前記メインスイッチングトランジスタのゲートと接地電位との間を導通するステップと、
を備えることを特徴とする降圧DC−DCコンバータの制御方法。
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