JP5820402B2 - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 - Google Patents
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Description
以下、本発明に係る薄膜トランジスタ装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
まず、本発明の実施の形態に係る薄膜トランジスタ装置10の構成について、図1を用いて説明する。図1は、本発明の実施の形態に係る薄膜トランジスタ装置の構成を模式的に示した断面図である。
2、31G、32G ゲート電極
3 ゲート絶縁膜
4、4M 結晶シリコン薄膜
5、5M 第1の半導体膜
6、6M、6M1 第2の半導体膜
6A 半導体膜
7 コンタクト層
7M、7M1 コンタクト層用膜
8S、31S、32S ソース電極
8D、31D、32D ドレイン電極
8M ソースドレイン金属膜
10、10A、11 薄膜トランジスタ装置
20 有機EL表示装置
21 アクティブマトリクス基板
22 画素
23 有機EL素子
24 陽極
25 有機EL層
26 陰極
27 ゲート線
28 ソース線
29 電源線
31 駆動トランジスタ
32 スイッチングトランジスタ
33 コンデンサ
Claims (23)
- 基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された結晶シリコン薄膜と、
前記結晶シリコン薄膜上に形成された第1の半導体膜と、
前記第1の半導体膜上に形成された一対の第2の半導体膜と、
前記一対の第2の半導体膜の一方の上方に形成されたソース電極と、
前記一対の第2の半導体膜の他方の上方に形成されたドレイン電極と、を具備し、
前記第1の半導体膜は、前記結晶シリコン薄膜と接しており、
前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、
ECP<EC1であり、かつ、
前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ECPと前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位EC1とは、前記結晶シリコン薄膜と前記第1の半導体膜との接合部分でスパイクが発生しないように、コンダクションバンドの下端のエネルギー準位が調整されている、
薄膜トランジスタ装置。 - 前記第1の半導体膜と前記第2の半導体膜とは、電子親和力が異なる、
請求項1に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜の電子親和力は、前記第2の半導体膜の電子親和力よりも大きい、
請求項2に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、バンドギャップが異なる、
請求項1〜3のいずれか1項に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜のバンドギャップは、前記第2の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近い、
請求項4に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜及び前記第2の半導体膜は、アモルファスシリコン膜である、
請求項1〜5のいずれか1項に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、それぞれの半導体膜の結晶化率が異なる、
請求項1に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜の結晶化率は、前記第2の半導体膜の結晶化率よりも大きい、
請求項7に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜から前記結晶シリコン薄膜にわたって、前記第1の半導体膜及び前記結晶シリコン薄膜のコンダクションバンドに障壁がない、
請求項1に記載の薄膜トランジスタ装置。 - 前記第1の半導体膜は、カーボン及びゲルマニウムのいずれかを含む、
請求項1に記載の薄膜トランジスタ装置。 - 前記ソース電極と前記ドレイン電極との間に対応する前記第1の半導体膜の領域は、凹形状である、
請求項1〜10のいずれか1項に記載の薄膜トランジスタ装置。 - 基板を準備する第1工程と、
前記基板上にゲート電極を形成する第2工程と、
前記ゲート電極上にゲート絶縁膜を形成する第3工程と、
前記ゲート絶縁膜上に結晶シリコン薄膜を形成する第4工程と、
前記結晶シリコン薄膜上に、第1の半導体膜と第2の半導体膜とコンタクト層を含む積層膜を形成する第5工程と、
前記結晶シリコン薄膜、前記第1の半導体膜、前記第2の半導体膜及び前記コンタクト層を所定形状にパターニングする第6工程と、
前記第2の半導体膜の上にソース電極及びドレイン電極を形成する第7工程と、を含み、
前記第5工程において、
前記第1の半導体膜は前記結晶シリコン薄膜と接して形成され、
前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、
ECP<EC1であり、かつ、
前記結晶シリコン薄膜のコンダクションバンドの下端のエネルギー準位ECPと前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位EC1とは、前記結晶シリコン薄膜と前記第1の半導体膜との接合部分でスパイクが発生しないように前記第1の半導体膜と前記第2の半導体膜とを形成する、
薄膜トランジスタ装置の製造方法。 - 前記第5工程において、前記第1の半導体膜と前記第2の半導体膜との電子親和力が異なるように、前記第1の半導体膜と前記第2の半導体膜とを形成する、
請求項12に記載の薄膜トランジスタ装置の製造方法。 - 前記第5工程において、前記第1の半導体膜の電子親和力が前記第2の半導体膜の電子親和力よりも大きくなるように、前記第1の半導体膜と前記第2の半導体膜とを形成する、
請求項13に記載の薄膜トランジスタ装置の製造方法。 - 前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、
前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とはバンドギャップが異なるように形成される、
請求項12〜14のいずれか1項に記載の薄膜トランジスタ装置の製造方法。 - 前記第5工程において、前記第1の半導体膜のバンドギャップが、前記第2の半導体膜のバンドギャップよりも、前記結晶シリコン薄膜のバンドギャップに近くなるように、前記第1の半導体膜と前記第2の半導体膜とを形成する、
請求項15に記載の薄膜トランジスタ装置の製造方法。 - 前記第5工程において、前記第1の半導体膜及び前記第2の半導体膜は、アモルファスシリコン膜によって形成される、
請求項12〜16のいずれか1項に記載の薄膜トランジスタ装置の製造方法。 - 前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、
前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とは結晶化率が異なるように形成される、
請求項12に記載の薄膜トランジスタ装置の製造方法。 - 前記第5工程において、前記第1の半導体膜の結晶化率が前記第2の半導体膜の結晶化率よりも大きくなるように、前記第1の半導体膜と前記第2の半導体膜とを形成する、
請求項18に記載の薄膜トランジスタ装置の製造方法。 - 前記第5工程において、前記第1の半導体膜に、カーボン及びゲルマニウムのいずれかを含有させる、
請求項12に記載の薄膜トランジスタ装置の製造方法。 - 前記第5工程において、前記第1の半導体膜と前記第2の半導体膜とを同一の真空装置内で連続して成膜する、
請求項12〜20のいずれか1項に記載の薄膜トランジスタ装置の製造方法。 - 前記第7工程の後に、前記ソース電極と前記ドレイン電極との間に対応する前記コンタクト層及び前記第2の半導体膜の上層の一部を除去する工程を含む、
請求項14〜21のいずれか1項に記載の薄膜トランジスタ装置の製造方法。 - 基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された結晶シリコン薄膜と、
前記結晶シリコン薄膜上に形成された第1の半導体膜と、
前記第1の半導体膜上に形成された一対の第2の半導体膜と、
前記一対の第2の半導体膜の一方の上方に形成されたソース電極と、
前記一対の第2の半導体膜の他方の上方に形成されたドレイン電極と、を具備し、
前記結晶シリコン薄膜及び前記第1の半導体膜のコンダクションバンドの下端のエネルギー準位をそれぞれ、ECP、EC1とすると、
ECP<EC1であり、
前記第1の半導体膜と前記第2の半導体膜とは、シリコンを主成分とする半導体膜であり、
前記第1の半導体膜の結晶化率は、前記第2の半導体膜の結晶化率よりも大きい、
薄膜トランジスタ装置。
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