KR101452204B1 - 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치 - Google Patents

박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치 Download PDF

Info

Publication number
KR101452204B1
KR101452204B1 KR1020107012324A KR20107012324A KR101452204B1 KR 101452204 B1 KR101452204 B1 KR 101452204B1 KR 1020107012324 A KR1020107012324 A KR 1020107012324A KR 20107012324 A KR20107012324 A KR 20107012324A KR 101452204 B1 KR101452204 B1 KR 101452204B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
thin film
amorphous semiconductor
film transistor
Prior art date
Application number
KR1020107012324A
Other languages
English (en)
Other versions
KR20100094503A (ko
Inventor
？페이 야마자키
사토시 고바야시
요시유키 구로카와
히로미치 고도
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20100094503A publication Critical patent/KR20100094503A/ko
Application granted granted Critical
Publication of KR101452204B1 publication Critical patent/KR101452204B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

박막 트랜지스터는 게이트 전극, 상기 게이트 전극을 덮는 게이트 절연층, 상기 게이트 절연층 위의 미결정 반도체층, 상기 미결정 반도체층 위의 비정질 반도체층, 상기 비정질 반도체층 위의 소스 및 드레인 영역, 상기 소스 및 드레인 영역과 접촉하고 위에 형성된 소스 및 드레인 전극을 포함하며, 상기 소스 및 드레인 영역과 중첩하는 상기 비정질 반도체층 부분은 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분보다 두껍다. 상기 소스 및 드레인 영역의 측면과 상기 비정질 반도체층의 측면은 상기 비정질 반도체층의 최측면과 테이퍼 형상을 형성한다. 상기 테이퍼 형상의 테이퍼 각은 상기 비정질 반도체층과 상기 소스 및 드레인 영역 간의 접합부 주변에 전계의 집중을 완화할 수 있는 정도의 각이다.

Description

박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치{Thin film transistor and display device having the thin film transistor}
본 발명은 박막 트랜지스터를 제작하는 방법에 관한 것이다. 나아가, 본 발명은 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
최근 들어, 절연면을 갖는 기판(예를 들어 유리 기판) 위에 형성된 반도체 박막(수 나노미터 내지 수 백 나노미터의 두께를 갖는)를 이용하여 형성된 박막 트랜지스터가 주목을 끌고 있다. 박막 트랜지스터는 IC(집적 회로)와 전자광학 기기와 같은 전자 기기에 널리 사용되고 있다. 특히, 박막 트랜지스터는 액정 표시 장치, EL 표시 장치 등에 의해 대표되는 영상 표시 장치의 스위칭 소자로 급속히 발전되어왔다. 스위칭 소자를 사용한 매트릭스에 배열된 화소 전극을 구동하여 표시 패턴을 화면에 나타내는 방법을 채택하는 액정 표시 장치(액티브 매트릭스 액정 표시 장치)에서는, 구체적으로 선택된 화소 전극과 상기 화소 전극과 반대편에 배열된 대향 전극 사이에 전압이 인가되고, 상기 화소 전극과 상기 대향 전극 사이에 설치된 액정층에서 광학 모듈레이션이 발생함으로써, 표시 패턴은 상기 광학 모듈레이션에 의해 형성되고 사용자에 의해 인식된다.
이러한 액티브 매트릭스 액정 표시 장치는 더욱 폭넓게 사용되어 왔고 대면적 스크린, 고화질 그리고 고개구율에 대한 요구가 더욱 커지고 있다. 나아가 높은 신뢰도가 요구되고 있다.
이러한 액티브 매트릭스 표시 장치에 있어서 박막 트랜지스터 특성 중 하나인 오프 전류를 억제하는 것은 매우 중요하다. 예를 들어, 화소부에 형성된 박막 트랜지스터의 오프 전류(전원 오프시에 소스 전극과 드레인 전극 간에 흐르는 누설 전류)가 크면, 안정되고 우수한 표시가 어렵다. 액티브 매트릭스 표시 장치로 널리 사용되는 역스태거 박막 트랜지스터(특히, 채널 에칭된 박막 트랜지스터)에서의 오프 전류의 요인으로 백채널(back channel)에서 전류가 흐르는 것으로 생각되고 있다. 다양한 장치가 백채널에서 전류가 흐르는 것을 방지하도록 고안되었다(예를 들어, 참고문헌 1: 일본공개특허출원 평8-8440호).
또한, 영상 표시 장치의 스위칭 소자로서 미결정 반도체를 이용하는 박막 트랜지스터 뿐 아니라 비정질 반도체를 이용하는 박막 트랜지스터, 다결정 반도체막을 이용하는 박막 트랜지스터 등이 공지되었다(예를 들어, 참고문헌 2: 일본공개특허출원 평4-242724호, 참고문헌 3: 일본공개특허출원 제2005-49832호, 참고문헌 4: 미국특허 제4409134호 및 참고문헌 5: 미국특허 제5591987호).
미결정 반도체를 이용하는 박막 트랜지스터를 제작하는 방법으로서, 비정질 실리콘막이 게이트 절연막 위에 형성되고, 금속막이 상기 비정질 실리콘막 위에 형성되고, 상기 금속막은 다이오드 레이저로 조사되어 상기 비정질 실리콘막을 미결정 실리콘막으로 변형시키는 기술이 공지되어 있다. 이러한 제작 방법으로는 상기 비정질 실리콘막 위에 형성된 상기 금속막만이 다이오드 레이저의 광 에너지를 열 에너지로 변환하고 후속 단계에서 제거된다. 즉, 상기 비정질 실리콘막은 오직 상기 금속막으로부터 전도된 열에 의해 가열되고 상기 미결정 실리콘막이 이러한 열에 의하여 형성된다(예를 들어, 참고문헌 6: 토시아키 아라이 등, SID '07 DIGEST, 2007, 1370 내지 1373쪽 참조).
본 발명은 소량의 오프 전류를 갖는 박막 트랜지스터를 제공한다.
또한, 본 발명은 소량의 오프 전류를 갖는 박막 트랜지스터를 제작하는 방법을 제공한다.
본 발명에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극을 덮는 게이트 절연층, 상기 게이트 절연층 위에 형성된 미결정 반도체층, 상기 미결정 반도체층 위에 형성된 비정질 반도체층, 상기 비정질 반도체층 위에 형성된 소스 영역 및 드레인 영역, 상기 소스 영역 및 상기 드레인 영역과 접촉하고 그 위에 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 소스 영역 및 상기 드레인 영역과 중첩하는 상기 비정질 반도체층 부분의 두께는 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분의 두께보다 두껍다. 즉, 상기 비정질 반도체층은 소위 채널 에칭된 박막 트랜지스터의 구조과 동일한 구조를 가지며, 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분이 에칭된 부분(백 채널부)을 갖는다. 나아가, 에칭된 부분은 테이퍼 형상을 갖는다. 이러한 경우, 테이퍼 형상의 테이퍼 각은 상기 비정질 반도체층과 상기 소스 영역 및 상기 드레인 영역 간의 계면 주변 또는 계면에서의 전계의 집중을 완화할 수 있는 정도의 각이다.
상기 박막 트랜지스터의 제작에는 다계조 마스크(하프톤 마스크 또는 그레이톤 마스크)가 사용되는 것이 바람직하다. 상기 박막 트랜지스터를 제작하는 데 이러한 다계조 마스크의 사용함으로써 적은 수의 단계로 소량의 누설 전류를 갖는 박막 트랜지스터를 제작할 수 있다. 또한, 다계조 마스크는 애싱(ashing) 공정 등에 의해 후퇴된다. 상기 애싱 공정은 일반적으로 산소 플라즈마를 사용하여 실행된다. 상기 박막 트랜지스터의 제작에는 산소 가스를 에칭 가스에 혼합하는 방법이 백 채널부가 테이퍼 각을 갖도록 하는 방법 중 하나로 제공된다. 다계조 마스크를 후퇴시키는 데 사용되는 산소 플라즈마와 동일 경로를 통하여 상기 에칭 가스로 혼입된 산소 가스를 제공함으로써, 장치 구성은 복잡하지 않으므로, 우수한 전기 특성을 갖는 박막 트랜지스터가 복잡한 제작 공정 없이 제작될 수 있다.
상기 박막 트랜지스터의 상기 미결정 반도체층은 일 전도형을 부여하는 불순물 원소를 포함할 수 있다. 일 도전형을 부여하는 불순물 원소가 상기 박막 트랜지스터의 상기 미결정 반도체층에 포함된 경우에는 상기 박막 트랜지스터의 온 전류가 증가될 수 있다.
상기 박막 트랜지스터의 상기 미결정 반도체층의 형성에 있어서, 상기 미결정 반도체층에 포함된 비정질 반도체 부분을 에칭하는 동안 상기 미결정 반도체층이 형성될 수 있다. 상기 비정질 반도체층 부분을 에칭하는 동안 상기 미결정 반도체층을 형성함으로써 보다 적은 비정질 반도체를 포함하는 고결정형 미결정 반도체층을 형성하는 것이 가능하다.
상기 박막 트랜지스터의 상기 미결정 반도체층의 형성에 있어서, 상기 미결정 반도체층의 형성 후에 레이저광으로 직접 또는 간접적으로 상기 미결정 반도체층을 조사할 수 있다. 상기 미결정 반도체층의 형성 후에 레이저광으로 직접 또는 간접적으로 상기 미결정 반도체층을 조사함으로써, 개선된 결정성을 갖는 미결정 반도체층 및 대량의 온 전류를 갖는 박막 트랜지스터를 형성할 수 있다.
본 발명에 따른 박막 트랜지스터는 화소부 및 구동 회로부 중 하나 또는 모두에 사용될 수 있다. 본 발명에 따른 박막 트랜지스터에 미결정 반도체층을 사용함으로써 구동 회로의 일부 또는 전체가 화소부와 동일한 기판 위에 형성될 수 있고 이로 인하여 시스템-온-패널을 얻을 수 있다. 채널 형성 영역으로 미결정 반도체층을 사용하는 상기 박막 트랜지스터의 이동성은 높고, 채널 형성 영역으로 비정질 반도체층을 사용하여 형성된 박막 트랜지스터보다 5 내지 20 배의 이동성을 갖는다.
용어 "표시 장치"는 발광 장치 및 액정 표시 장치를 포함한다. 발광 소자는 발광 장치에 구비되는 반면 액정 소자는 액정 표시 장치에 구비된다. 발광 소자는 그 범주 내에서 발광이 전류 또는 전압, 구체적으로는 유기 전계발광(EL) 소자 및 무기 EL 소자로 제어된다.
본 명세서에서 표시 장치는 영상 표시 장치, 발광 장치 또는 광원(조명 장치를 포함)를 의미한다. 나아가, 표시 장치는 그 범주 내에서 다음의 모듈 중 하나를 포함한다: FPC(flexible printed circuit), TAB(tape automated bonding) 테잎 또는 TCP(tape carrier package)막과 같은 커넥터를 포함하는 모듈; 종단에 프린트 배선판이 설치된 TAB 테잎 또는 TCP막을 갖는 모듈; 및 COG(chip on glass) 방식으로 표시 소자에 직접 탑재된 집적 회로(IC)를 갖는 모듈.
"막"은 대상물 위에 전면적으로 형성되고 패터닝되지 않은 막을 의미한다. 적층막의 각 층에는 종종 "막"과 "층"을 구별하지 않고 사용한다.
드레인 전압(Vd)은 소스 전위를 기준 전위로 하는 드레인 전위(소스와 드레인 간의 전위차)를 의미하는 반면, 게이트 전압(Vg)은 소스 전위를 기준 전위로 하는 게이트 전위(소스와 게이트 간의 전위차)를 의미한다. 나아가, 드레인 전류(Id)는 소스와 드레인 간에 흐르는 전류를 의미한다.
본 발명에 따르면, 높은 내압, 소량의 오프 전류 및 우수한 전기적 특성을 갖는 박막 트랜지스터를 제공할 수 있다.
본 발명을 대량의 온 전류를 갖는 박막 트랜지스터에 적용함으로써 대량의 온 전류와 소량의 오프 전류 및 우수한 스위칭 특성을 갖는 박막 트랜지스터를 제공할 수 있다. 이러한 박막 트랜지스터를 액티브 매트릭스 표시 장치에 적용함으로써 콘트라스트비가 높은 표시 장치를 제공할 수 있다.
도 1은 본 발명에 따른 박막 트랜지스터의 구조를 설명하는 도면.
도 2는 도 1에 도시된 박막 트랜지스터의 DC 특성을 도시하는 도면.
도 3은 도 1에 도시된 박막 트랜지스터에서 테이퍼 각에 대한 오프 전류의 의존도를 도시하는 도면.
도 4는 도 1에 도시된 박막 트랜지스터의 전계 강도 분포를 도시하는 도면.
도 5는 도 1에 도시된 박막 트랜지스터의 전계 강도 분포를 도시하는 도면.
도 6은 도 1에 도시된 박막 트랜지스터의 전계 강도 분포를 도시하는 도면.
도 7은 본 발명에 따른 박막 트랜지스터의 구조의 일예를 도시하는 도면.
도 8a 내지 도 8c는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 설명하는 도면.
도 9a 내지 도 9c는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 11은 본 발명에 적용가능한 플라즈마 CVD 장치의 구성을 도시하는 도면.
도 12는 본 발명에 적용가능한 플라즈마 CVD 장치의 구성을 도시하는 도면.
도 13a 내지 도 13c는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 14a 내지 도 14c는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 15a 내지 도 15c는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 16a 및 도 16b는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 설명하는 도면.
도 17은 본 발명에 따른 박막 트랜지스터의 구조의 일예를 도시하는 도면.
도 18a 내지 도 18c는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 19a 내지 도 19c는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 20은 본 발명에 따른 막-형성 공정의 일예를 도시하는 도면.
도 21은 본 발명에 따른 막-형성 공정의 일예를 도시하는 도면.
도 22a 및 도 22b는 본 발명에 따른 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 23은 종래 박막 트랜지스터를 제작하는 방법의 일예를 도시하는 도면.
도 24는 본 발명에 따른 막-형성 공정의 일예를 도시하는 도면.
도 25는 본 발명을 적용할 수 있는 액정 표시 장치를 설명하는 도면.
도 26은 본 발명을 적용할 수 있는 액정 표시 장치를 설명하는 도면.
도 27은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 28은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 29는 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 30은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 31은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 32는 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 33은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 34는 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 35는 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 36은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 37은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 38은 본 발명을 적용할 수 있는 액정 표시 장치를 도시하는 도면.
도 39a 및 도 39b는 본 발명을 적용할 수 있는 발광 장치를 도시하는 도면.
도 40a 내지 도 40c는 본 발명을 적용할 수 있는 발광 장치를 도시하는 도면.
도 41은 본 발명을 적용할 수 있는 표시 장치의 구성을 도시하는 블록도.
도 42a 및 도 42b는 각각 본 발명에 따른 액정 표시 패널을 도시하는 상면도 및 횡단면도.
도 43a 및 도 43b는 각각 본 발명에 따른 액정 표시 패널을 도시하는 상면도 및 횡단면도.
도 44a 내지 도 44c는 본 발명에 따른 표시 장치를 갖는 전자 기기를 도시하는 사시도.
도 45는 본 발명에 따른 표시 장치를 갖는 전자 기기를 도시하는 도면.
도 46a 내지 도 46c는 본 발명에 따른 표시 장치를 갖는 전자 기기를 도시하는 도면.
도 47은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 48은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 49는 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 50은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 51은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 52는 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 53은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 54는 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 55는 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 56은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 57은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
도 58은 본 발명에 따른 박막 트랜지스터의 계산 결과를 나타내는 도면.
실시형태
본 발명의 실시형태에 대하여 수반하는 도면을 참고하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 도면을 참고하여 기술된 설명에서는, 유사한 부분을 나타내는 동일한 도면 부호는 다른 도면에서도 공통적으로 사용된다. 동일한 해칭 패턴은 유사한 부분에 적용되고 이러한 부분은 종종 도면 부호에 의해 특별히 나타내지 않는다. 또한, 몇몇 평면도에서는 절연층 등이 도시되지 않는 경우가 있다.
(실시형태 1)
실시형태 1에서는 본 발명에 따른 박막 트랜지스터의 구조를 적합한 계산(기기 시뮬레이션) 결과를 참조하여 설명할 것이다.
도 1은 본 발명에 따른 박막 트랜지스터의 구조를 도시하는 도면이고 박막 트랜지스터는 계산에 사용된다. 예를 들어 주로 산화 실리콘을 포함하는 유리 기판을 절연 기판(100)으로 사용할 수 있다. 이러한 경우, 절연 기판(100)의 유전 상수는 4.1이고 유리 기판의 두께는 0.5㎛이다. 박막 트랜지스터의 많은 실제 제작 공정에서는 약 0.5mm 내지 0.7mm의 두께를 갖는 유리 기판이 사용된다. 그러나 기기 시뮬레이션에서, 두께는 상기 절연 기판(100) 하부의 전계가 박막 트랜지스터의 전기 특성에 역효과를 미치지 않는 정도로 충분히 두꺼울 수 있고 계산 효율을 고려하여 결정될 수 있다.
게이트 전극으로 기능하는 제 1 도전층(101)은 절연 기판(100) 위에 형성된다. 상기 제 1 도전층(101)은 특별한 재료로 형성되는 것에 한정되지 않으며 전형적으로 금속 재료로 형성된 도전층이 사용될 수 있다. 예를 들어, 알루미늄 및 몰리브덴의 적층이 상기 제 1 도전층(101)으로 사용될 수 있다.
도 1에 도시된 상기 박막 트랜지스터의 장치 구조에서 상기 제 1 도전층(101)이 적층된 복수층으로 형성되는 경우에는 상기 박막 트랜지스터의 전기 특성이 상기 제 1 도전층의 하층의 재료(도전층으로 알루미늄층 위에 몰리브덴층을 적층한 경우의 알루미늄)에 의해 영향을 받지 않는다. 그러므로 단순한 계산을 위하여 계산은 몰리브덴에만 실행된다. 상기 기기 시뮬레이션에서 상기 제 1 도전층(101)의 두께는 150nm이고, 몰리브덴의 일함수는 4.6eV이다.
게이트 절연층 역할을 하는 절연층은 상기 제 1 도전층(101) 위에 형성된다. 상기 절연층은 특별한 재료에 한정되지는 않으나, 예를 들어, 질화실리콘 등이 사용될 수 있다. 이러한 경우에 상기 게이트 절연층으로서 적층을 사용하고, 제 2 절연층(103)은 상기 제 1 절연층(102) 위에 형성된다. 두께가 110nm이고 유전 상수가 7.0인 질화실리콘이 상기 제 1 절연층(102)으로 사용되는 반면, 두께가 110nm이고 유전 상수가 4.1인 산화질화 실리콘이 상기 제 2 절연층(103)으로 사용된다.
상기 제 2 절연층(103) 위에 미결정 반도체층(104)과 비정질 반도체층(105)을 적층한다. 상기 비정질 반도체층이 버퍼층 기능을 하기 때문에 상기 비정질 반도체층은 어떠한 경우에 버퍼로 언급될 수도 있다. 기기 시뮬레이션에서, 두께가 20nm인 상기 미결정 반도체층(104)과 두께가 60nm인 상기 비정질 반도체층(105)을 상기 제 2 절연층(103) 위에 적층한 적층이 사용된다.
깊이가 30nm인 오목부는 상기 비정질 반도체층(105)의 중앙부(백 채널부)에 형성된다. 상기 오목부의 측면은 테이퍼된다. 계산은 상기 테이퍼 각(θ)이 10°내지 90°인 경우에 실행된다. 도 1에 도시된 바와 같이 테이퍼 각(θ)은 오목부의 바닥(상기 절연 기판(100)에 평행인)과 상기 오목부의 측면에 의해 형성되고, 테이퍼 각(θ)은 0°내지 90°다. 역 테이퍼 형상은 이 경우에 포함되지 않는다.
소스 영역(106A) 및 드레인 영역(106B) 기능을 하는 불순물 반도체층(106)은 상기 비정질 반도체층(105) 위에 상기 오목부와 중첩되지 않는 영역에 있다. 기기 시뮬레이션에서 상기 불순물 반도체층(106)의 두께는 50nm이다. 이 경우에 상기 소스 영역(106A)과 상기 드레인 영역(106B) 사이의 거리는 박막 트랜지스터의 채널 길이이고 6㎛이다. 또한, 상기 불순물 반도체층(106)의 불순물 농도(도너 농도)를 높은 도전성을 나타낼 수 있는 1×1019cm-3으로 설정한다.
소스 전극(107A) 및 드레인 전극(107B) 기능을 하는 제 2 도전층(107)은 상기 불순문 반도체층(106) 위에 놓여있다. 소스 전극(107A) 및 드레인 전극(107B) 기능을 하는 상기 제 2 도전층(107)은 특정 재료로 형성된 것으로 한정되지 않으나 금속 재료로 형성된 것을 사용할 수 있다. 예를 들어, 몰리브덴 위에 알루미늄이 형성된 적층이 상기 제 2 도전층(107)으로 사용될 수 있다. 기기 시뮬레이션에서, 상기 제 2 도전층(107)의 두께는 300nm이고 상기 제 2 도전층(107)과 상기 불순물 반도체층(106)이 서로 옴 접촉(ohmic contact)하고 있는 것으로 가정한다. 상기 비정질 반도체층(105)과 상기 불순물 반도체층(106)의 측면이 실질적으로 동일한 평면에 존재한다.
도 1에 도시된 기기 구조에서, 상기 박막 트랜지스터의 전기적 특성은 상기 소스 전극(107A) 및 상기 드레인 전극(107B)의 상층의 재료(상기 제 2 도전층(107)으로 알루미늄이 몰리브덴 위에 적층된 경우의 알루미늄)에 의해 영향을 받지 않는다. 이러한 이유로 계산은 단순한 계산을 위하여 몰리브덴의 단층에 실행한다. 이러한 기기 시뮬레이션에서, 상기 제 2 도전층(107)의 두께는 300nm이다.
기기 시뮬레이션의 결과는 이하 설명된다. 이 경우에 Silvaco에 의해 제작된 시뮬레이션 소프트웨어 "ATLAS"가 계산을 위하여 사용된다. 캐리어(전자) 생성 속도 GBBT는 식 GBBT = (BB.A)*E(BB.GAMMA)exp{-(BB.B)/E}(여기서, E는 전계 강도를 나타내고, BB.A, BB.GAMMA 및 BB.B는 파라미터이다)에 의해 계산된 값이다. 결정성 반도체층의 경우에는 BB.A = 5.0×1015, BB.GAMMA = 2.0, BB.B = 3.0×107이 사용된다. 버퍼를 형성하기 위하여 사용되는 비정질 반도체의 경우에는 BB.A = 9.7×1012, BB.GAMMA = 1.6, BB.B = 3.0×107이 사용된다.
도 2는 테이퍼 각(θ)이 변할 때 기기 시뮬레이션의 DC 특성 결과를 나타낸다(Vg-Id 특성, Vd = 14V). 도 3은 오프 전류(Vg = -20V, Vd = 14V에서 드레인 전류)의 상기 테이퍼 각(θ)에 대한 의존도를 나타낸다. 또한, 도 4, 도 5 및 도 6은 각각 90°, 40°및 10°의 상기 테이퍼 각(θ)에서의 백 채널부의 측면(오목부의 측면) 근처에서의 전계 강도의 분포를 나타낸 것이다.
도 2에 의하면, 온 영역(Vg > 0V)에서 드레인 전류 Id가 상기 테이퍼 각(θ)과 거의 독립적인 것을 알 수 있다. 즉, 임계 전압, 이동도 및 S 값(서브문턱 스윙) 등이 상기 테이퍼 각(θ)과 거의 독립적이다. 그러므로 오프 영역(Vg < 0V)만이 고려된다.
여기서, 용어 "S 값 또는 서브문턱 스윙"은 상기 소스 전극(107A)과 상기 드레인 전극(107B) 사이의 전류(서브문턱 전류)를 한 자리수 증가시키는 데 필요한 게이트 전압이고, 서브문턱 스윙이 작을 수록 게이트 전압에 대한 서브문턱 전류의 경사가 가파르고 스위칭 특성이 보다 우수하게 된다. 상기 "게이트 전압"은 기준으로 기능하는 소스 전위에 대한 게이트 전위를 의미한다.
도 2에 의하면, 테이퍼 각(θ)이 오프 영역(Vg < 0V)에서 작을수록, 특히 Vg < -10V일 때, 드레인 전류가 작아진다. 이는 도 3에서 증명된다. 도 3에서, 상기 테이퍼 각(θ)이 10°내지 20°의 범위에서 상기 테이퍼 각(θ)이 작아질수록 오프 전류가 더 증가한다. 이는 드레인 전류가 너무 작고 상기 테이퍼 각(θ)의 감소에 수반하여 드레인 전류의 감소의 효과를 손상시키지 않기 때문에 기기 시뮬레이션에서 계산의 정확도의 불충분에 의한 것이다.
다음으로, 상기 테이퍼 각(θ)의 감소에 수반하는 드레인 전류의 감소의 원리가 도 4, 도 5 및 도 6을 참고하여 설명된다. 본 발명의 미결정 반도체층을 구비한 상기 박막 트랜지스터에서 오프 전류 생성의 원인은 주로 상기 미결정 반도체층의 드레인 측에서 밴드들 간의 터널 전류이다. 상기 밴드 간의 터널 전류는 에너지 밴드의 곡선의 크기, 즉, 전계의 강도에 따라 증가 또는 감소한다. 즉, 상기 미결정 반도체층의 상기 드레인측 상의 전계의 감소는 오프 전류를 감소시킬 수 있다.
도 4에 도시된 바와 같이, 90°의 상기 테이퍼 각(θ)에서 상기 전계 강도는 상기 비정질 반도체층(105)의 오목부의 코너부에서 높으며, 전계는 이 부분에 집중되어있다. 상기 미결정 반도체층(104)의 상기 드레인측 상의 상기 전계 강도는 최대 1MVㆍcm-1에 이른다.
도 5에 도시된 바와 같이, 40°의 상기 테이퍼 각(θ)에서 상기 전계 강도가 오목부의 측면의 근처에서 높으나 코너부에 집중되지는 않는다. 상기 미결정 반도체층(104)의 상기 드레인 측 상의 전계 강도는 최대 약 800kVㆍcm-1(0.8MVㆍcm-1)이고 도 4에 도시된 상기 테이퍼 각(θ)이 90°인 경우의 약 80%이다. 따라서, 밴드 간의 터널 전류가 감소된다는 것을 알 수 있다.
도 6에 도시된 바와 같이, 10°의 상기 테이퍼 각(θ)에서, 상기 전계가 도 5에 도시된 40°의 상기 테이퍼 각(θ)에서의 오목부의 측면 근처에서의 값보다 낮다. 상기 미결정 반도체층(104)의 상기 드레인측 상의 상기 전계 강도는 800kVㆍcm-1(0.8MVㆍcm-1)보다 낮고 도 4에 도시된 상기 테이퍼 각(θ)이 90°인 경우의 80%보다 낮다. 그러므로 상기 전계 강도는 도 5에 도시된 40°의 상기 테이퍼 각(θ)의 값보다 더 감소된다.
이상으로부터 도 1에 도시된 구조를 갖는 상기 박막 트랜지스터의 상기 비정질 반도체층(105)에 설치된 상기 오목부는 테이퍼 형상을 갖도록 형성되고 이로 인하여 상기 전계 강도가 감소된다. 이는 상기 비정질 반도체층(105)에 설치된 상기 오목부가 테이퍼 형상을 갖고 이로 인하여 상기 미결정 반도체층(104)의 상기 드레인측 상의 전계 강도가 감소하고 밴드 간의 터널 전류가 감소한다. 이러한 방법으로 오프 전류가 감소될 수 있다. 특히, 도 3으로부터 분명히 볼 수 있듯이 테이퍼 각(θ)이 90°인 경우와 비교할 때 오프 전류가 테이퍼 각(θ)이 40°이하에서 1 디지트(한 자리수) 감소하고, 이는 매우 바람직하다.
다음으로, 더욱 상세한 계산이 실행되고, 이로 인하여 바람직한 두께와 바람직한 테이퍼 각을 얻을 수 있다. 그 결과는 다음에 기술된다.
우수한 표시 품질을 갖는 표시 장치의 화소로 사용되는 박막 트랜지스터에서, 1.0×10-11(A) 이하의 오프 전류가 요구되고 1.0×10-12(A) 이하의 오프 전류가 바람직하다. 상기 백 채널의 두께와 버퍼의 두께는 다양하며, 상기 오프 전류를 얻는 데 충분한 테이퍼 각이 얼마나 큰지 계산된다. 계산 결과는 도 47 내지 도 58에 도시되어 있다. 도 47 내지 도 58에서의 모든 계산에서 드레인 전압 Vd(기준 전위로 기능하는 소스 전위와 드레인 전위 간의 전위차)은 14V이다. 이 경우에 상기 백 채널의 두께는 도 1에서 d2로 표시된 부분의 두께이다.
도 47은 상기 버퍼의 두께 d1이 40nm, 60nm, 80nm, 120nm 및 160nm이고, 상기 백 채널의 두께 d2가 10nm이고 테이퍼 각(θ)이 10°인 조건 하에서 게이트 전압 Vg(기준 전위로서의 소스 전위와 드레인 전위 간의 전위차)가 ±20V의 범위 내에서 변화할 때, 드레인 전류 Id(소스 및 드레인 간에 흐르는 전류)의 계산 결과를 나타낸다.
유사하게, 도 48은 상기 테이퍼 각(θ)이 30°인 경우 드레인 전류 Id의 계산 결과를 나타낸다.
유사하게, 도 49는 상기 테이퍼 각(θ)이 50°인 경우 드레인 전류 Id의 계산 결과를 나타낸다.
유사하게, 도 50은 상기 테이퍼 각(θ)이 70°인 경우 드레인 전류 Id의 계산 결과를 나타낸다.
유사하게, 도 51은 상기 테이퍼 각(θ)이 90°인 경우 드레인 전류 Id의 계산 결과를 나타낸다.
도 52는 상기 백 채널의 두께 d2가 10nm, 30nm, 50nm 및 70nm이고 테이퍼 각(θ)이 10°이고 게이트 전압 Vg이 20V인 조건 하에서 상기 버퍼의 두께 d1이 20nm 내지 160nm의 범위 내에서 변할 때, 드레인 전류 Id의 계산 결과를 나타낸다. 또한 도 53은 테이퍼 각(θ)이 10°인 경우와 유사한 방법으로 계산된 결과를 나타낸다. 도 52 및 도 53에서 계산에 의해 얻은 드레인 전류 Id는 박막 트랜지스터를 턴 온한 경우의 전류이고 상기 전류를 도면에서 Ion으로 표시한다. 박막 트랜지스터를 턴 온한 경우의 전류(온 전류)가 상기 백 채널의 두께 d2에 많이 의존하지 않는다는 것을 알 수 있다. 반대로, 박막 트랜지스터가 턴 온 경우의 전류(온 전류)가 상기 버퍼의 두께 d1에 크게 의존하고 온 전류는 상기 두께 d1이 커질수록 작아진다는 것을 알 수 있다.
도 54는 상기 백 채널의 두께 d2가 10nm, 30nm, 50nm 및 70nm이고 테이퍼 각(θ)이 10°이고 게이트 전압 Vg이 -20V인 조건 하에서 상기 버퍼의 두께 d1이 20nm 내지 160nm의 범위 내에서 변할 때, 드레인 전류 Id의 계산 결과를 나타낸다.
유사하게, 도 55는 상기 테이퍼 각(θ)이 30°인 경우 드레인 전류 Id의 계산 결과를 나타낸다.
유사하게, 도 56은 상기 테이퍼 각(θ)이 50°인 경우 드레인 전류 Id의 계산 결과를 나타낸다.
유사하게, 도 57은 상기 테이퍼 각 θ이 70°에서 드레인 전류 Id의 계산 결과를 나타낸다.
유사하게, 도 58은 상기 테이퍼 각(θ)이 90°인 경우 드레인 전류 Id의 계산 결과를 나타낸다.
도 47 내지 도 58에 도시된 계산 결과에서는, 계산에 의해 얻은 상기 드레인 전류 Id는 박막 트랜지스터를 턴 오프한 경우의 전류이고 상기 전류를 도면에서 Ioff로 표시한다. 도 47 내지 도 58에 도시된 상기 계산 결과에 따르면, 다음 조건은 오프 전류가 1.0×10-11(A) 이하가 되기 위하여 충족되어야 한다.
1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 40nm ≤ d1 < 60nm이고, 상기 백 채널의 두께 d2가 10nm인 경우, 테이퍼 각 θ가 10°에서 얻을 수 있다.
1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 60nm ≤ d1 < 80nm이고, 상기 백 채널의 두께 d2가 50nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 90°의 전체 범위 내에서 얻을 수 있다. 1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 60nm ≤ d1 < 80nm이고, 상기 백 채널의 두께 d2가 30nm ≤ d2 < 50nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 70°의 전체 범위 내에서 얻을 수 있다. 1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 60nm ≤ d1 < 80nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 < 30nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 50°의 전체 범위 내에서 얻을 수 있다.
1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 80nm ≤ d1 < 100nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 < 30nm인 경우 테이퍼 각 θ가 10° ≤ θ ≤ 50°의 전체 범위 내에서 얻을 수 있다. 1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 80nm ≤ d1 < 100nm이고, 상기 백 채널의 두께 d2가 30nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 90°의 전체 범위 내에서 얻을 수 있다.
1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 100nm ≤ d1 < 140nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 < 30nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 70°의 전체 범위 내에서 얻을 수 있다. 1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 100nm ≤ d1 < 140nm이고, 상기 백 채널의 두께 d2가 30nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 90°의 전체 범위 내에서 얻을 수 있다.
1.0×10-11(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 140nm ≤ d1 < 160nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 90°의 전체 범위 내에서 얻을 수 있다.
나아가 이하 조건은 오프 전류가 1.0×10-12(A) 이하가 되기 위하여 충족되어야 한다.
1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 60nm ≤ d1 < 80nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 < 50nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 30°의 전체 범위 내에서 얻을 수 있다. 1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 60nm ≤ d1 < 80nm이고, 상기 백 채널의 두께 d2가 50nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 50°의 전체 범위 내에서 얻을 수 있다.
1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 80nm ≤ d1 < 100nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 < 30nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 50°의 전체 범위 내에서 얻을 수 있다. 1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 80nm ≤ d1 < 100nm이고, 상기 백 채널의 두께 d2가 30nm ≤ d2 < 50nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 70°의 전체 범위 내에서 얻을 수 있다. 1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 80nm ≤ d1 < 100nm이고, 상기 백 채널의 두께 d2가 50nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 90°의 전체 범위 내에서 얻을 수 있다.
1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 100nm ≤ d1 < 120nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 < 30nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 50°의 전체 범위 내에서 얻을 수 있다. 1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 100nm ≤ d1 < 120nm이고, 상기 백 채널의 두께 d2가 30nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 90°의 전체 범위 내에서 얻을 수 있다.
1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 120nm ≤ d1 < 160nm이고, 상기 백 채널의 두께 d2가 10nm ≤ d2 < 30nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 70°의 전체 범위 내에서 얻을 수 있다. 1.0×10-12(A) 이하의 상기 오프 전류는 상기 버퍼의 두께 d1이 120nm ≤ d1 < 160nm이고, 상기 백 채널의 두께 d2가 30nm ≤ d2 ≤ 70nm인 경우, 테이퍼 각 θ가 10° ≤ θ ≤ 90°의 전체 범위 내에서 얻을 수 있다.
상기 모든 계산 결과에서, 상기 백 채널의 두께 d2는 70nm 이하이나, 상기 백 채널의 두께 d2가 커질수록, 오프 전류가 작아지고 온 전류는 변하지 않는다. 그러므로 상기 백 채널의 두께 d2가 상기 버퍼의 두께 d1보다 작은 한, 상기 백 채널의 두께 d2는 상기 범위 이상으로 설정될 수 있다.
또한, 위의 계산 결과에서, 상기 버퍼 두께 d1이 커질수록 온 전류가 작아지므로 바람직하게는 상기 버퍼 두께 d1은 작다.
전술한 바와 같이, 높은 내압 특성과 소량의 오프 전류를 갖는 박막 트랜지스터가 본 발명에 따라 제공될 수 있다. 나아가, 도 1에 도시된 바와 같이, 채널 형성 영역이 미결정 반도체층을 사용하여 형성된 경우, 온 전류가 높으므로 우수한 스위칭 특성을 갖는 박막 트랜지스터를 전술한 방법으로 오프 전류를 감소시켜서 얻을 수 있다. 채널 형성 영역이 미결정 반도체층을 사용하여 형성된 경우는 한정된 예가 아니며 우수한 스위칭 특성을 갖는 박막 트랜지스터는 대량의 온 전류를 갖는 박막 트랜지스터에 본 발명을 적용함으로써 얻을 수 있다.
(실시형태 2)
실시형태 2에서는, 실시형태 1에서 설명된 상기 박막 트랜지스터를 제작하는 방법이 도면을 참조하여 설명될 것이다.
도 7은 일예로서 본 발명에 따른 박막 트랜지스터의 상면도 및 횡단면도이다. 도 7에 도시된 상기 박막 트랜지스터는 기판(200) 위의 게이트 전극층(202), 상기 게이트 전극층(202)을 덮는 게이트 절연층(204), 상기 게이트 절연층(204) 위의 미결정 반도체층(206), 상기 미결정 반도체층(206) 위의 비정질 반도체층(208), 상기 비정질 반도체층(208)의 일부 위의 소스 및 드레인 영역(210), 상기 소스 및 드레인 영역(210) 위의 소스 및 드레인 전극층(212) 및 상기 소스 및 드레인 전극층(212) 위의 절연층(214)을 포함한다. 각 층은 소망하는 형태로 패터닝된다. 상기 비정질 반도체층(208)이 버퍼층으로 기능한다. 상기 절연층(214)은 보호층으로 기능한다.
도 7에 도시된 상기 박막 트랜지스터에서, 상기 소스 및 드레인 영역(210)과 중첩하는 상기 비정질 반도체층(208)의 일부는 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층(208)의 일부의 두께보다 두껍게 형성된다.
도 7에 도시된 상기 박막 트랜지스터는 매트릭스에서 액정 표시 장치(액정 표시 패널)용으로 구비되는 화소 트랜지스터이다. 상기 박막 트랜지스터의 상기 소스 및 드레인 전극 중 하나는 소스 배선에 접속하고 나머지는 상기 절연층(214)에 형성된 개구부(216)를 통하여 화소 전극층(218)에 접속한다.
소스 전극 및 드레인 전극 중 하나는 상기 소스 전극 및 상기 드레인 전극 중 적어도 나머지를 둘러싸는 형태를 갖도록 형성된다(U자형, 역 C자형 또는 말발굽형). U자형(역 C자형 또는 말발굽형) 박막 트랜지스터를 형성함으로써, 상기 박막 트랜지스터의 채널 폭은 증가될 수 있고 충분한 온 전류가 흐를 수 있다. 또한, 전기적 특성에서 변화가 감소될 수 있다. 나아가, 상기 박막 트랜지스터의 신뢰도는 증가될 수 있다. 그러나 본 발명은 이 예에 한정되지 않으며, 상기 박막 트랜지스터가 꼭 U자형(역 C자형 또는 말발굽형)일 필요는 없다.
다음으로, 도 7에 도시된 상기 박막 트랜지스터를 제작하는 방법을 도면을 참조하여 설명한다. 미결정 반도체층을 갖는 n-채널형 박막 트랜지스터는 미결정 반도체층을 갖는 p-채널형 박막 트랜지스터보다 캐리어의 높은 이동도를 갖는다. 제작 단계의 수를 감소시킬 수 있기 때문에 동일한 기판 위에 형성된 모든 박막 트랜지스터는 동일한 극성을 갖는 것이 바람직하다. 그러므로 여기서, n-채널형 박막 트랜지스터를 제작하는 방법을 설명한다.
우선, 상기 게이트 전극층(202)을 상기 기판(200) 위에 형성한다. 상기 기판(200)으로서 다음의 기판 중 하나를 사용할 수 있다: 퓨전법 또는 플로우트법에 의해 바륨 보로실리케이트 글래스, 알루미노보로실리케이트 글래스, 알루미노실리케이트 글래스 등으로 형성된 무알칼리 유리 기판; 세라믹 기판; 이 제작 공정의 공정 온도를 견디기에 충분한 내열성을 갖는 플라스틱 기판; 등. 또는 그 표면에 절연층을 형성하는 스테인레스 합금 등의 금속 기판을 사용할 수도 있다. 즉, 절연면을 갖는 기판을 상기 기판(200)으로 사용할 수 있다. 상기 기판(200)이 마더 글래스인 경우, 상기 기판은 제 1 세대(예를 들어 320mm×400mm) 내지 제 10 세대(예를 들어 2950mm×3400mm)의 크기를 가질 수 있다.
상기 게이트 전극층(202)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 또는 이러한 재료 중 하나를 주성분으로 포함하는 합금과 같은 금속 재료를 사용하여 형성한다. 알루미늄을 사용하는 경우에는, 힐록(hillock)을 억제하기 때문에 알루미늄에 탄탈을 첨가하여 합금한 Al-Ta 합금을 사용하는 것이 바람직하다. 또는 낮은 저항성을 갖는 배선을 형성할 수 있고 힐록을 억제하기 때문에, 알루미늄에 네오디뮴을 첨가하여 합금한 Al-Nd 합금을 사용하는 것이 바람직하다. 또는, 인 또는 AgPdCu 합금과 같은 불순물 원소로 도핑된 다결정 실리콘으로 대표되는 반도체층을 사용할 수 있다. 상기 게이트 전극층(202)은 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 몰리브덴층이 알루미늄층 위에 적층된 2층 구조, 몰리브덴층이 구리층 위에 적층된 2층 구조, 또는 질화 티타늄층 또는 질화 탄탈이 구리층 위에 적층된 2층 구조가 바람직하다. 배리어층으로 기능하는 금속층이 낮은 전기적 저항을 갖는 층 위에 적층되는 경우, 전기적 저항이 감소될 수 있고 상기 금속층으로부터의 금속 원소가 상기 반도체층으로 확산되는 것을 방지할 수 있다. 또한, 질화 티타늄층과 몰리브덴층을 포함하는 2층 구조 또는 두께가 50nm인 텅스텐층, 두께가 500nm인 알루미늄 및 실리콘의 합금층 및 두께가 30nm인 질화 티타늄층을 갖는 3층 구조를 사용할 수도 있다. 3층 구조를 사용하는 경우, 질화 텅스텐을 상기 제 1 도전층의 텅스텐 대신 사용할 수 있고, 알루미늄 및 티타늄의 합금층을 상기 제 2 도전층의 알루미늄 및 실리콘의 합금층 대신 사용할 수 있거나 티타늄층을 상기 제 3 도전층의 질화 티타늄층 대신 사용할 수 있다. 예를 들어, 몰리브덴층을 Al-Nd 합금층 위에 적층한 경우, 우수한 내열성 및 낮은 저항을 갖는 도전층을 형성할 수 있다.
도전층을 스퍼터링법 또는 진공증착법으로 상기 기판(200) 위에 형성하고, 마스크를 포토리소그래피법 또는 잉크젯법으로 상기 도전층 위에 형성하고 상기 도전층을 상기 마스크를 이용하여 에칭하는 방식으로 상기 게이트 전극층(202)을 형성할 수 있다. 또는, 상기 게이트 전극층(202)을 잉크젯법으로 상기 기판 위에 은, 금, 구리의 도전성 나노페이스트를 토출하고 상기 도전성 나노페이스트를 베이킹하여 형성할 수 있다. 상기 게이트 전극층(202) 및 상기 기판(200) 사이의 밀착성을 증가시키고 상기 게이트 전극층(202)으로 사용되는 재료의 베이스로의 확산을 방지하기 위한 배리어 금속으로 전술한 금속 재료 중 하나의 질화층을 상기 기판(200)과 상기 게이트 전극층(202) 사이에 형성할 수 있다. 여기서, 상기 게이트 전극층(202)은 상기 기판(200) 위에 도전층을 형성하고 포토마스크를 이용하여 형성된 레지스트 마스크를 사용하여 상기 도전층을 에칭하여 형성한다.
반도체층과 소스 배선(신호선)을 후공정에서 상기 게이트 전극층(202) 위에 형성하기 때문에, 상기 게이트 전극층(202)을 그 측면이 단차에서 절단되는 것을 방지하기 위하여 테이퍼되도록 처리하는 것이 바람직하다. 또한, 이 공정에서 게이트 배선(주사선)을 동시에 형성할 수 있다. 나아가, 화소부에 포함된 용량선을 또한 형성할 수 있다. "주사선"은 화소를 선택하도록 배열된 배선을 의미하는 반면, "용량선"은 화소의 용량의 하나의 전극에 접속하고 일정한 전위를 유지하는 배선을 의미한다.
다음으로, 상기 게이트 절연층(204)을 상기 게이트 전극층(202)을 덮도록 형성하고, 상기 미결정 반도체층(206), 상기 비정질 반도체층(208) 및 소스 및 드레인 영역(210)으로 기능하는 상기 불순물 반도체층을 차례대로 상기 게이트 절연층(204) 위에 적층한다. 적어도 상기 게이트 절연층(204), 상기 미결정 반도체층(206) 및 상기 비정질 반도체층(208)을 연속하여 형성하는 것이 바람직하다. 더욱 바람직하게는 소스 및 드레인 영역(210)으로 기능하는 상기 불순물 반도체층을 상기 층들에 연속적으로 후속하여 형성한다. 적어도 상기 게이트 절연층(204), 상기 미결정 반도체층(206) 및 상기 비정질 반도체층(208)을 공기에 노출되지 않은 채 연속적으로 형성하므로 적층된 층들의 각 계면이 공기에서 부유하는 대기상의 구성물 또는 오염된 불순물 원소에 의해 오염되지 않고 형성할 수 있다. 그러므로, 박막 트랜지스터의 전기적 특성에서의 변수를 감소시킬 수 있고, 높은 신뢰도를 갖는 박막 트랜지스터를 높은 수율로 제작할 수 있다.
상기 게이트 절연층(204)을 산화 실리콘, 질화 실리콘, 산화질화 실리콘 또는 질화산화 실리콘을 사용하여 CVD법, 스퍼터링법 등에 의하여 형성할 수 있다. 상기 게이트 절연층(204)은 전술한 재료의 단층 구조 또는 적층 구조로 이루어질 수 있다. 상기 게이트 절연층(204)으로서, 질화 실리콘층 또는 질화산화 실리콘층, 및 산화 실리콘층 또는 산화질화 실리콘층을 순서대로 상기 기판측으로부터 적층하는 것이 바람직하다. 이는 상기 질화 실리콘층 및 상기 질화산화 실리콘층이 만약 불순물 원소가 상기 기판(200)에 함유된 경우 상기 기판(200)에 함유된 상기 불순물 원소가 상기 미결정 반도체층(206)으로 유입되는 것을 방지하는 데 유용한 효과가 있고, 상기 산화 실리콘층 및 상기 산화질화 실리콘층은 상기 미결정 반도체층과 우수한 계면 특성을 갖기 때문이다. 또한, 상기 게이트 절연층(204)으로, 산화 실리콘층 또는 산화질화 실리콘층, 질화 실리콘층 또는 질화산화 실리콘층, 및 산화 실리콘층 또는 산화질화 실리콘층을 순서대로 상기 기판측으로부터 형성할 수 있다. 또한, 상기 게이트 절연층(204)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 또는 질화산화 실리콘층의 단층으로 형성될 수 있다. 나아가, 상기 게이트 절연층(204)을 약 1GHz의 주파수의 마이크로파 플라즈마 CVD법을 사용하여 형성할 수 있다. 마이크로파 플라즈마 CVD법에 의해 형성된 산화질화 실리콘층 또는 질화산화 실리콘층은 조밀한 막질 때문에 높은 내압을 갖고, 박막 트랜지스터의 신뢰도가 개선될 수 있다.
상기 게이트 절연층(204)은 바람직하게는 산화질화 실리콘층이 질화산화 실리콘층 위에 적층된 2층 구조를 갖는다. 이 게이트 절연층(204)은 50nm 이상, 바람직하게는 50nm 내지 400nm, 더욱 바람직하게는 150nm 내지 300nm의 두께로 형성된다. 질화산화 실리콘층을 사용하여 상기 기판(200)에 함유된 알칼리 금속 등이 상기 미결정 반도체층(206)에 혼입되는 것을 방지할 수 있다. 나아가, 산화질화 실리콘층은 상기 게이트 전극층(202)으로 알루미늄을 사용하는 경우 생성될 수 있는 힐록을 방지할 수 있고 또한 상기 게이트 전극층(202)이 산화되는 것을 방지할 수 있다.
"산화질화 실리콘"은 질소보다 산소를 더 많이 함유하고 산소, 질소, 실리콘 및 수소를 각각 55 내지 65at.%, 1 내지 20at.%, 25 내지 35at.% 및 0.1 내지 10 at.%의 범위의 농도로 함유하는 물질을 말한다. 나아가 질화산화 실리콘은 산소보다 질소를 더 많이 함유하고, 산소, 질소, 실리콘 및 수소를 각각 15 내지 30at.%, 20 내지 35at.%, 25 내지 35at.% 및 15 내지 25 at.%의 범위의 농도로 함유하는 물질을 말한다.
상기 미결정 반도체층(206)은 박막 트랜지스터의 채널 형성 영역으로 기능한다. 상기 미결정 반도체층(206)은 비정질 및 결정 구조(단결정 및 다결정을 포함하는)사이의 중간 구조를 갖는 미결정 반도체를 이용하여 형성된다.
미결정 반도체는 자유 에너지에서 안정한 제 3 상태를 갖는 반도체이고, 단거리 질서와 격자 변형을 갖고, 비정질 반도체층에서 수 nm 내지 20 nm의 직경을 갖는 결정 입자를 갖는 결정성 반도체일 수 있다. 미결정 반도체의 전형적인 예인 미결정 실리콘은 단결정 실리콘을 나타내는 520.6cm-1보다 낮은 파수면으로 시프팅하는 라만 스펙트럼을 갖는다. 즉, 미결정 실리콘의 라만 스펙트럼의 피크는 481cm-1 내지 520.6cm-1의 범위 내에 있다. 또한, 미결정 실리콘은 바람직하게는 댕글링 결합을 종단하기 위하여 수소 또는 할로겐을 적어도 1at.% 이상을 함유한다. 이러한 미결정 반도체는 예를 들어 참조문헌 4에 개시되어 있다.
상기 라만 스펙트럼의 피크의 반폭이 사용되는 경우, 미결정 반도체층에 포함된 결정 입자의 입경이 계산될 수 있다. 그러나 미결정 반도체층에 실제 포함된 결정 입자의 형태가 둥글다고 볼 수는 없다.
또한, 미결정 반도체층의 캐리어 이동도는 약 1cm2/Vㆍsec 내지 20cm2/Vㆍsec이고, 상기 캐리어 이동도는 비정질 반도체층을 이용하여 형성된 박막 트랜지스터의 캐리어 이동도의 약 2 내지 20배이다. 그러므로 미결정 반도체층을 이용하여 형성된 박막 트랜지스터는 수평축이 게이트 전압을 나타내고 수직축이 드레인 전류를 나타내는 전류-전압 곡선에서 비정질 반도체층을 이용하여 형성된 박막 트랜지스터보다 더 가파른 상승을 갖는다. 이 경우에, "게이트 전압"은 소스 전극 및 게이트 전극 간의 전위차를 나타내고, "드레인 전류"는 상기 소스 전극 및 드레인 전극 간에 흐르는 전류를 나타낸다. 그러므로 채널 형성 영역으로 미결정 반도체층을 이용한 박막 트랜지스터는 대량의 온 전류를 갖고 스위칭 소자로 반응하는 데 우수하며, 고속으로 작동할 수 있다. 그러므로 상기 미결정 반도체층으로 채널 형성 영역을 형성한 박막 트랜지스터를 표시 장치의 스위칭 소자로 사용함으로써 상기 채널 형성 영역의 면적, 즉 상기 박막 트랜지스터의 면적이 감소될 수 있다. 나아가 구동 회로 몇몇 또는 모두가 화소부로 동일한 기판 위에 형성되고 그로 인하여 시스템-온-패널을 성취할 수 있다.
주파수가 수십 내지 수백 메가헤르츠인 고주파 플라즈마 CVD법이나 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD법으로 상기 미결정 반도체층(206)을 상기 기판 위에 직접 형성할 수 있다. 대표적으로, 상기 미결정 반도체층을 수소로 희석한 SiH4 또는 Si2H6와 같은 수소화 실리콘을 사용하여 형성할 수 있다. 헬륨, 아르곤, 크립톤 또는 네온으로부터 선택된 한 또는 복수 종류의 희가스 원소로 희석한 수소화 실리콘 및 수소로 상기 미결정 반도체층을 형성할 수 있다. 이러한 경우에는, 수소 대 수소화 실리콘의 유량비는 5:1 내지 200:1, 바람직하게는 50:1 내지 150:1, 더욱 바람직하게는 100:1이다. 수소화 실리콘 대신에 SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또한, 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD법에 의해 형성된 층은 높은 전자 농도를 갖고, 소스 가스로 수소화된 실리콘을 용이하게 분리할 수 있다. 그러므로 주파수가 수십 내지 수백 메가헤르츠인 고주파 플라즈마 CVD법과 비교할 때 마이크로파 플라즈마 CVD법에 의해 미결정 반도체층을 용이하게 형성할 수 있고, 형성 속도를 증가시킬 수 있고, 생산성을 증가시킬 수 있다.
가전자 제어를 위한 불순물 원소를 첨가하지 않는 경우 미결정 반도체층은 약한 n-형 전도성을 보인다. 그러므로 임계 전압 Vth는 p-형 전도성을 부여하는 불순물 원소를 상기 미결정 반도체층의 막 형성과 동시에 또는 후에 박막 트랜지스터의 채널 형성 영역으로 기능하는 미결정 반도체층에 첨가하여 제어될 수 있다. p-형 전도성을 부여하는 불순물 원소의 전형적인 예는 보론이고, B2H6 또는 BF3와 같은 불순물 가스를 1ppm 내지 1000ppm, 바람직하게는 1ppm 내지 100ppm의 비율로 수소화 실리콘에 혼합할 수 있다. 상기 미결정 반도체층 내의 보론의 농도는 예를 들어, 1×1014atomsㆍcm-3 내지 6×1016atomsㆍcm-3일 수 있다.
또한, 상기 미결정 반도체층의 산소 농도는 바람직하게는 1×1019atomsㆍcm-3 이하이고, 더욱 바람직하게는 5×1018atomsㆍcm-3 이하이고, 또 더욱 바람직하게는 1×1016atomsㆍcm-3 이하이고 질소 농도와 탄소 농도는 바람직하게 5×1018atomsㆍcm-3 이하, 더욱 바람직하게는 1×1018atomsㆍcm-3 이하이다. 상기 미결정 반도체층에 혼입시키는 산소, 질소 및 탄소의 농도가 감소되는 경우, 상기 미결정 반도체층의 채널 형성 영역이 n-형 반도체로 변하는 것을 방지할 수 있다. 나아가 이러한 원소들의 농도가 원소 사이에서 변경되는 경우, 상기 임계 전압 Vth에서의 변경이 일어날 수 있다. 그러므로 이러한 농도가 가능한 한 많이 감소되는 경우 상기 기판 위에 형성된 원소들 간의 상기 임계 전압 Vth에서의 변경이 감소될 수 있다.
상기 미결정 반도체층(206)을 두께 2nm 내지 60nm, 바람직하게는 10nm 내지 30nm가 되도록 형성한다. 상기 미결정 반도체층의 두께가 2nm 내지 60nm의 범위 내에 있는 경우 박막 트랜지스터를 상기 박막 트랜지스터의 동작 범위 내에서 완전 공핍된 형태로 만들 수 있다. 또한, 상기 미결정 반도체층의 형성 속도는 비정질 반도체층의 형성 속도의 1/10 내지 1/100 정도로 낮기 때문에, 상기 미결정 반도체층(206)을 바람직하게는 얇게 형성하여 스루풋을 개선시킬 수 있다.
비정질 반도체층, 또는 수소, 질소 또는 할로겐을 함유하는 비정질 반도체층을 상기 미결정 반도체층(206)의 표면 위에 형성하므로 상기 미결정 반도체층(206)에 포함된 결정 입자들의 표면이 자연 산화되는 것을 방지할 수 있다.
그러나, 상기 미결정 반도체층은 높은 오프 전류 뿐 아니라 높은 온 전류를 허용한다. 이러한 이유로, 상기 비정질 반도체층(208)을 상기 미결정 반도체층(206)을 덮도록 형성할 수 있다. 상기 비정질 반도체층(208)을 형성하는 경우, 상기 미결정 반도체층(206)의 표면용 결정 입자의 자연 산화를 방지하기 위하여 층의 제공 없이 결정 입자의 표면의 산화를 방지할 수 있다.
상기 비정질 반도체층(208)은 다음 공정으로 형성할 수 있다: 상기 미결정 반도체층(206)과 실질적으로 동일한 재료를 사용하여 비정질 반도체층을 전체적으로 형성; 및 상기 비정질 반도체층을 패턴을 갖도록 에칭. "실질적으로 동일한 재료"는 동일한 주 구성요소를 갖는 재료를 의미한다. 상기 비정질 반도체층은 SiH4 또는 Si2H6와 같은 수소화 실리콘을 이용하여 플라즈마 CVD법으로 형성할 수 있다. 또는 헬륨, 아르곤, 크립톤, 또는 네온으로부터 선택된 한 종류 또는 복수 종의 희가스 원소로 희석한 전술한 수소화 실리콘으로 상기 비정질 반도체층을 형성할 수 있다. 수소화 실리콘을 사용하는 경우보다 1 내지 20배, 바람직하게는 1 내지 10배, 더욱 바람직하게는 1 내지 5배의 유량의 수소를 사용하면 수소-함유 비정질 반도체층을 형성할 수 있다. 전술한 수소화 실리콘과 질소 또는 암모니아의 혼합 가스를 사용하는 경우에는, 질소-함유 비정질 반도체층을 형성할 수 있다. 전술한 수소화 실리콘과 불소, 염소, 브롬 또는 요오드를 포함하는 가스(F2, Cl2, Br2, I2, HF, HCl, HBr, HI 등)을 사용하는 경우에는 불소, 염소, 브롬 또는 요오드를 함유하는 비정질 반도체층을 형성할 수 있다. 수소화 실리콘 대신에 SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 상기 비정질 반도체층의 두께는 80nm 내지 500nm, 바람직하게는 150nm 내지 400nm, 더욱 바람직하게는 200nm 내지 300nm이다.
또는 상기 비정질 반도체층(208)은 비정질 반도체를 타겟으로 사용하는 수소 또는 희가스로 스퍼터링에 의해 형성된 비정질 반도체층을 사용하여 형성할 수도 있다. 이 경우에 암모니아, 질소 또는 일산화이질소를 대기 중에 함유하는 경우, 질소-함유 비정질 반도체층을 형성할 수 있다. 또한, 불소, 염소, 브롬 또는 요오드를 포함하는 가스(F2, Cl2, Br2, I2, HF, HCl, HBr, HI 등)을 대기 중에 함유하는 경우, 불소, 염소, 브롬 또는 요오드를 함유한 비정질 반도체층을 형성할 수 있다.
또는, 플라즈마 CVD법 또는 스퍼터링법에 의해 상기 미결정 반도체층(206)의 표면 위에 비정질 반도체층을 형성하고나서 수소 플라즈마, 질화 플라즈마 또는 할로겐 플라즈마로 상기 비정질 반도체층의 표면의 처리를 통하여 상기 비정질 반도체층의 표면의 수소화, 질화 또는 할로겐화를 실행하여 상기 비정질 반도체층(208)을 형성할 수 있다. 또는, 상기 비정질 반도체층의 표면을 헬륨 플라즈마, 네온 플라즈마, 아르곤 플라즈마, 크립톤 플라즈마 등으로 처리할 수 있다.
상기 비정질 반도체층(208)을 비정질 반도체를 사용하여 형성함에도 불구하고 바람직하게는 상기 비정질 반도체층은 결정 입자를 함유하지 않는다.
인 또는 보론과 같은 전도성을 부여하는 불순물을 상기 비정질 반도체층(208)에 첨가할 수 없는 방법으로 상기 비정질 반도체층(208)을 형성하여야 한다. 특히, 바람직하게는 임계 전압을 제어하기 위하여 상기 미결정 반도체층(206)에 첨가된 보론 또는 상기 소스 및 드레인 영역(210)에 함유된 인을 상기 비정질 반도체층(208)에 혼합하지 않는다. 또한, 인 또는 보론 등을 상기 비정질 반도체층(208)에 포함하면, 인, 보론 등의 농도를 가능한 한 감소시킬 수 있고, 바람직하게는 농도를 2차 이온 질량 분석기(secondary ion mass spectrometry; SIMS)의 측정 한계 이하로 설정한다. 예를 들어, 상기 미결정 반도체층(206)이 보론을 함유하고 상기 비정질 반도체층(208)이 인을 함유하면, 상기 미결정 반도체층(206)과 상기 비정질 반도체층(208) 사이에 PN 접합이 형성될 수 있다. 또한, 상기 비정질 반도체층(208)이 보론을 함유하고 상기 소스 및 드레인 영역(210)이 인을 함유하면, PN 접합이 상기 비정질 반도체층(208)과 상기 소스 및 드레인 영역(210) 사이에 형성될 수 있다. 또는, 상기 비정질 반도체층(208)이 보론 및 인 모두를 함유하는 경우에는, 재결합 중심이 생성되고 이는 누설 전류의 원인이 된다. 비정질 반도체층(208)이 이러한 불순물을 포함하지 않을 때, 누설 전류는 감소된다. 인 또는 보론과 같은 불순물 원소를 함유하지 않는 상기 비정질 반도체층(208)을 상기 소스 및 드레인 영역(210)과 상기 미결정 반도체층(206) 사이에 형성하는 경우, 채널 형성 영역으로 기능하는 상기 미결정 반도체층(206)과 상기 소스 및 드레인 영역(210)으로 상기 불순물 원소가 혼입되는 것을 방지할 수 있다.
상기 비정질 반도체층(208)을 수소, 질소 또는 할로겐을 함유하는 비정질 반도체를 사용하여 형성할 수 있다. 비정질 반도체는 미결정 반도체보다 더 큰 에너지 갭을 갖고(비정질 반도체의 에너지 갭은 1.6eV 내지 1.8eV이고, 미결정 반도체의 에너지 갭은 1.1eV 내지 1.5eV이다), 높은 전기적 저항을 갖고, 낮은 이동도(미결정 반도체의 1/5 내지 1/10)를 갖는다. 그러므로, 형성된 박막 트랜지스터에서 바람직하게는 상기 소스 및 드레인 영역(210)과 상기 미결정 반도체층(206) 사이에 형성된 상기 비정질 반도체층(208)은 고저항 영역으로 기능하고, 상기 미결정 반도체층(206)은 채널 형성 영역으로 기능한다. 따라서, 상기 박막 트랜지스터의 오프 전류를 감소시킬 수 있다. 이러한 박막 트랜지스터를 액정 표시 장치의 스위칭 소자로 사용하는 경우 상기 액정 표시 장치의 콘트라스트를 개선시킬 수 있다.
상기 미결정 반도체층(206)이 산화되면, 상기 박막 트랜지스터의 이동도가 감소되고 서브문턱 스윙이 증가하므로 상기 박막 트랜지스터의 전기적 특성이 악화된다. 상기 비정질 반도체층(208)을 상기 미결정 반도체층(206)의 표면을 덮도록 형성하므로 상기 미결정 반도체층의(특히, 그 표면의) 결정 입자가 산화되는 것을 방지할 수 있고, 이는 상기 박막 트랜지스터의 전기적 특성의 악화를 억제하도록 유도할 수 있다. 수소 또는 불소 중 하나, 또는 둘 다를 상기 비정질 반도체층(208)의 오목부(상기 미결정 반도체층(206)의 채널 형성 영역과 중첩하는 부분)에 함유하므로, 산소가 상기 비정질 반도체층(208)을 통과하는 것을 효과적으로 방지할 수 있다. 그러므로, 상기 미결정 반도체층(206)의 산화를 더욱 효과적으로 방지할 수 있다.
게다가, 상기 비정질 반도체층(208)을 형성하는 경우 기생 채널의 발생을 방지할 수 있다.
상기 소스 및 드레인 영역(210)을 다음과 같이 형성할 수 있다: 불순물 반도체층을 형성하여 에칭한다. n-채널형 박막 트랜지스터를 형성하는 경우 대표적으로 인을 불순물 원소로 사용할 수 있고, PH3와 같은 n-형 전도성을 부여하는 불순물 원소를 함유하는 가스를 수소화된 실리콘에 첨가하는 경우 n-채널형 박막 트랜지스터를 형성할 수 있다. p-채널형 박막 트랜지스터를 형성하는 경우, 대표적으로 보론을 불순물 원소로 첨가할 수 있고, B2H6와 같은 p-형 전도성을 부여하는 불순물 원소를 함유하는 가스를 수소화된 실리콘에 첨가하는 경우, p-채널형 박막 트랜지스터를 형성할 수 있다. 상기 소스 및 드레인 영역(210)을 미결정 반도체 또는 비정질 반도체를 사용하여 형성할 수 있다. 상기 소스 및 드레인 영역(210)의 두께는 2nm 내지 60nm로 형성할 수 있다. 상기 소스 및 드레인 영역(210)은 얇게 형성하면 스루풋이 증가될 수 있다.
본 발명에서, 전술한 바와 같이, 상기 게이트 절연층으로부터 상기 불순물 반도체층까지의 모든 층을 연속적으로 형성하는 것이 바람직하다. 멀티-챔버 CVD 장치를 상기 게이트 절연층으로부터 상기 불순물 반도체층까지의 모든 층을 연속적으로 형성하는 데 사용할 수 있다. 상기 멀티-챔버 CVD 장치의 사용으로, 반응실을 각각 다른 종류의 증착막들을 위해 할당할 수 있고, 복수의 다른 막들을 공기에 노출시키지 않고 연속적으로 형성할 수 있다. 이후 본 발명에 적용할 수 있는 멀티-챔버 CVD 장치의 구성의 일예를 설명한다.
도 11은 복수의 반응실을 포함하는 멀티-챔버 CVD 장치의 일예를 나타낸다. 이 장치는 공통실(273), 로드/언로드 챔버(272), 제 1 반응실(250a), 제 2 반응실(250b) 및 제 3 반응실(250c)을 포함한다. 상기 로드/언로드 챔버(272) 내의 카셋(274)에 셋팅된 기판을 공통실(273) 내의 운반 장치(276)에 의해 각 반응실로/로부터 운반된다. 상기 공통실(273)과 각 챔버 사이에 게이트 밸브(275)를 구비하여 챔버들에서 실행되는 처리가 서로 방해되지 않도록 한다.
각 반응실은 형성되는 박막의 종류에 따라 다른 목적으로 사용된다. 예를 들어, 게이트 절연층과 같은 절연층은 상기 제 1 반응실(250a)에서 형성되고; 채널을 형성하는 미결정 반도체층과 비정질 반도체층은 상기 제 2 반응실(250b)에서 형성되고; 소스 영역 및 드레인 영역으로 기능하고 불순물 원소가 일 도전형을 부여하는 반도체층은 상기 제 3 반응실(250c)에서 형성된다. 말할 필요도 없이, 상기 반응실들의 수는 상기 예에 한정되지 않고, 필요에 따라 그 수가 증가되거나 감소될 수 있다. 또한, 오직 한 종류의 막만이 하나의 반응실에서 형성될 수 있거나 복수 종의 막들이 하나의 반응실에서 형성될 수 있다.
각 반응실은 배기 수단으로서 터보분자 펌프(269)와 드라이 펌프(270)에 접속되어 있다. 배기 장치는 이러한 진공 펌프의 조합에 한정되지 않고 약 10-1 Pa 내지 10-5Pa의 진공 정도까지 반응실을 배기할 수 있는 한 다른 진공 펌프를 채택할 수 있다. 버터플라이 밸브(267)는 상기 진공 펌프(280)와 각 반응실 사이에 설치되어 진공 배기를 차단할 수 있다. 상기 배기 속도는 컨덕턴스 밸브(268)에 의해 제어되고, 이로 인하여 각 챔버의 압력을 조절할 수 있다.
크라이오펌프(271)는 상기 미결정 반도체층을 형성하기 위하여 제 2 반응실(250b)에 접속될 수 있다. 상기 크라이오펌프(271)의 사용에 의하여, 상기 반응실은 10-5Pa보다 낮은 압력의 극히 높은 진공상태로 배기될 수 있다. 본 실시형태에서, 상기 반응실의 내부는 10-5Pa 이하의 압력으로 설정되고, 이는 상기 미결정 반도체층 내의 산소 농도를 감소시키는 데 효율적이다. 결과적으로, 상기 미결정 반도체층에 함유된 산소의 농도는 약 1×1016cm- 3이하로 감소될 수 있다. 상기 미결정 반도체층 내의 감소된 산소 농도로 상기 미결정 반도체층의 결함이 저감될 수 있고, 이로 인하여 결정성이 개선될 수 있으므로 캐리어 이동도가 향상될 수 있다.
상기 가스 공급 수단(258)은 희가스 또는 실란에 의해 대표되는 반도체 소스 가스와 같은 프로세스에 사용되는 가스로 채워진 실린더(260), 스톱 밸브(262), 매스 플로우 콘트롤러(263) 등을 포함한다. 가스 공급 수단(258g)은 상기 제 1 반응실(250a)에 접속되어 게이트 절연층을 형성하는 가스를 공급한다. 가스 공급 수단(258i)은 제 2 반응실(250b)에 접속되어 미결정 반도체층 및 비정질 반도체층을 형성하는 가스를 공급한다. 가스 공급 수단(258n)은 상기 제 3 반응실(250c)에 접속되어 n-형 불순물 반도체층을 형성하는 가스를 공급한다. 또한, 도너로 기능하는 불순물 원소를 포함하는 가스 중 하나인 포스핀이 상기 제 1 반응실(250a)과 상기 제 2 반응실(250b)에 접속되어 공급된다. 가스 공급 수단(258a)은 아르곤을 공급하고 가스 공급 수단(258f)은 상기 반응실들의 내부를 세척하는 데 사용되는 에칭 가스(여기서, NF3)를 공급한다. 그러므로, 상기 가스 공급 수단(258a, 258f)은 각 반응실에 공통적으로 설치된다.
플라즈마 생성용 고주파 전력 공급 수단(253)은 각 반응실에 접속된다. 고주파 전력 공급 수단(253)은 고주파 전원(254) 및 정합실(256)을 포함한다.
도 12는 도 11의 상기 멀티-챔버 플라즈마 CVD 장치의 구성에 제 4 반응실(250d)이 추가된 구성을 도시한다. 가스 공급 수단(258b)은 상기 제 4 반응실(250d)에 접속된다. 상기 고주파 전력 공급 수단과 배기 수단의 구성은 다른 반응실들의 것과 동일하다. 각 반응실은 형성되는 박막의 종류에 따라 다른 목적으로 사용된다. 예를 들어, 게이트 절연층과 같은 절연층은 상기 제 1 반응실(250a)에서 형성되고; 채널 형성 영역을 형성하는 미결정 반도체층은 상기 제 2 반응실(250b)에서 형성되고; 채널을 형성하는 미결정 반도체층을 보호하는 비정질 반도체층은 상기 제 4 반응실(250d)에서 형성되고; 소스 영역 및 드레인 영역으로 기능하는 불순물 반도체층은 상기 제 3 반응실(250c)에서 형성된다. 각 박막에는 형성하기에 최적의 온도가 있기 때문에, 막 형성 온도를 용이하게 조절하기 위하여 각 박막은 다른 반응실에서 형성된다. 나아가 동일한 종류의 막들을 반복적으로 증착시킬 수 있어서 앞서 형성된 막에 기여하는 잔여 불순물의 영향을 배제할 수 있다.
상기 설명은 한정된 예가 아니며, 일 도전형을 부여하는 불순물 원소를 첨가하는 미결정 반도체층, 비정질 반도체층 및 불순물 반도체층을 연속적으로 형성할 수 있다. 특히, 그 위에 게이트 절연층이 형성되는 기판을 반응실에 도입하고 상기 반응실에서 상기 미결정 반도체층, 상기 비정질 반도체층 및 상기 불순물 반도체층을 연속적으로 형성할 수 있다.
또한, 상기 미결정 반도체층 및 상기 비정질 반도체층을 동일한 처리 용기에서 연속적으로 형성하는 경우, 변형이 작은 계면을 형성할 수 있고 계면에 함유되는 대기 구성 성분이 감소될 수 있고, 이는 바람직하다.
예비실을 장치에 설치할 수 있다. 막 형성전에 상기 예비실에서 상기 기판을 미리 가열함으로써 각 반응실에서 막의 형성 전에 가열 시간을 단축할 수 있어서 스루풋을 개선할 수 있다.
나아가, 전술한 바와 같이 층들을 연속적으로 형성함으로써 대기의 구성 성분 또는 공기에 부유하는 오염된 불순물 원소에 의한 오염 없이 적층된 층들 간의 계면을 형성할 수 있다. 따라서 박막 트랜지스터의 전기적 특성에서의 격차를 감소시킬 수 있다.
또한, 미결정 반도체층의 형성 속도가 낮기 때문에 미결정 반도체층을 복수의 반응실을 이용하여 형성할 수 있다. 예를 들어, 도 12에 도시된 장치를 이용하는 경우, 게이트 절연층을 상기 제 1 반응실(250a)에서 형성하고, 미결정 반도체층을 상기 제 2 반응실(250b) 및 상기 제 3 반응실(250c)에서 형성하고, 상기 비정질 반도체층을 상기 제 4 반응실(250d)에서 형성하고, 불순물 반도체층을 제 5 반응실(미도시)에서 형성할 수 있다. 이 방법에서, 상기 미결정 반도체층들을 복수의 반응실을 이용하여 동시에 형성하는 경우 스루풋을 개선할 수 있다. 이러한 경우, 각 반응실의 내벽은 그 안에서 형성되는 막과 같은 종류의 막으로 코팅하는 것이 바람직하다. 상기 장치에 연결된 가스 파이프는 적합하게 변경될 수 있다.
전술한 구성을 갖는 마이크로파 플라즈마 CVD 장치를 이용하는 경우, 동일한 종류들의 조성들을 갖는 막이나 한 종류의 조성을 갖는 막을 각 반응실에서 형성할 수 있고, 공기에 노출시키지 않고 연속적으로 형성할 수 있다. 그러므로, 형성된 막의 잔재나 공기 중에 부유하는 불순물 원소에 의해 각 계면을 오염시키지 않고 적층된 막들을 형성할 수 있다.
다음으로, 막 형성 공정을 상세히 설명하도록 한다. 상기 막 형성 공정에서, 가스 공급부로부터 공급되는 가스를 목적에 따라 선택할 수 있다. 여기서, 상기 제 1 절연층(204)을 2층 구조로 형성하는 경우를 설명한다. 상기 게이트 절연층(204)으로 산화질화 실리콘층을 형성하고 그 위에 질화산화 실리콘층을 형성하는 방법을 일예로 설명하도록 한다.
우선, 상기 마이크로파 플라즈마 CVD 장치의 반응실내의 처리 용기의 내부를 플루오르화 라디칼로 세척한다. 상기 반응실의 내부는 플루오르화 라디칼을 상기 반응실에 유입시켜서 세척할 수 있는데, 이러한 플루오르화 라디칼은 상기 반응실 외부에 설치된 플라즈마 생성기로 플루오르화탄소, 플루오르화질소, 불소를 유입시키고 가스를 해리시켜서 생성될 수 있다. 상기 반응실을 플로오르화 라디칼의 유입에 의해 세척할 수 있다.
상기 반응실의 내부를 플루오르화 라디칼로 세척한 후 대량의 수소를 상기 반응실로 도입시키는 경우 상기 반응실 내부에 남은 잔류 불소를 수소와 반응시킬 수 있어서, 잔류 불소의 농도를 감소시킬 수 있다. 그러므로, 상기 반응실의 내벽 상에 후에 형성될 보호층으로 혼입되는 불소의 양을 감소시킬 수 있고, 보호막의 두께를 감소시킬 수 있다.
다음으로, 상기 반응실 내의 상기 처리 용기의 내벽의 표면 위에 산화질화 실리콘을 상기 보호층으로서 증착시킨다. 여기서, 상기 처리 용기 내의 압력은 1 내지 200 Pa, 바람직하게는 1 내지 100Pa이고, 플라즈마 착화 가스로서 헬륨, 아르곤, 크세논 및 크립톤과 같은 일종 이상의 희가스를 도입한다. 나아가 수소를 희가스 중 일종의 가스에 추가하여 도입한다. 특히, 헬륨이 플라즈마 착화 가스로서 바람직하고, 더욱 바람직하게는 헬륨 및 수소의 혼합 가스를 플라즈마 착화 가스로 사용한다.
헬륨은 24.5eV의 높은 이온화 에너지를 갖고 있음에도 불구하고, 약 20eV에서 준안정 상태를 갖는다. 그러므로 헬륨은 방전 중에 약 4eV에서 이온화될 수 있다. 그러므로 방전 개시의 임계 전압이 낮고 방전이 용이하게 유지될 수 있다. 따라서, 생성된 플라즈마가 일정하게 유지될 수 있고 전력이 절약될 수 있다.
또는, 상기 플라즈마 착화 가스로 산소 가스를 추가로 도입할 수 있다. 희가스 뿐 아니라 산소 가스를 상기 처리 용기에 도입시키는 경우 플라즈마 착화가 용이할 수 있다.
그리고나서, 마이크로파 발생 장치의 전원을 온하고, 상기 마이크로파 발생 장치의 출력은 500W 내지 6000W, 바람직하게는 4000W 내지 6000W으로 플라즈마를 발생시킬 수 있다.
그리고나서, 소스 가스를 가스 파이프를 통하여 상기 처리 용기로 도입시킨다. 상세하게는, 실란, 일산화이질소 및 암모니아를 소스 가스로 도입하는 경우 상기 처리 용기의 내벽 상, 상기 가스 파이프, 유전체판 및 지지 베이스의 표면 상에 질화산화 실리콘층을 상기 보호층으로 형성한다. 암모니아 대신 질소를 소스 가스로 도입시킬 수도 있다. 상기 보호층의 두께가 500nm 내지 2000nm가 되도록 형성한다.
다음으로, 상기 소스 가스의 공급을 중단하고, 상기 처리 용기의 압력을 감소시키고 상기 마이크로파 발생 장치의 전원을 끈다. 그 후에 기판을 상기 처리 용기 내의 상기 지지 베이스로 도입시킨다.
다음으로, 상기 보호층과 유사한 공정을 통하여 상기 게이트 절연층(204)으로 질화산화 실리콘층을 상기 기판 위에 증착시킨다.
상기 질화산화 실리콘층을 소정의 두께로 증착시킨 후, 상기 소스 가스의 공급을 중단하고, 상기 처리 용기의 압력을 감소시키고, 상기 마이크로파 발생 장치의 전원을 끈다.
다음으로, 상기 처리 용기내의 압력은 1 내지 200Pa, 바람직하게는 1 내지 100Pa이고, 플라즈마 착화 가스인 헬륨, 아르곤, 크세논 및 크립톤과 같은 일종 이상의 희가스, 소스 가스로 일산화이질소, 희가스 및 실란을 도입시킨다.
다음으로, 마이크로파 발생 장치의 전원을 켜는데 플라즈마를 발생시키도록 마이크로파 발생 장치의 출력을 500 내지 6000W, 바람직하게는 4000 내지 6000W로 한다.
다음으로, 소스가스를 가스 파이프를 통하여 상기 처리 용기로 도입시키고 산화질화 실리콘층을 상기 기판 위의 상기 질화산화 실리콘층 위에 형성한다.
그리고나서, 상기 소스 가스의 공급을 중단하고, 상기 처리 용기의 압력을 감소시키고, 상기 마이크로파 발생 장치의 전원을 끄고, 상기 막 형성 공정을 완성한다.
전술한 공정을 통하여, 상기 질화산화 실리콘층을 보호층으로서 상기 반응실의 내벽에 형성하고, 상기 질화산화 실리콘층 및 상기 산화질화 실리콘층을 연속적으로 상기 기판 위에 형성하여, 상기 상층측 상의 상기 산화질화 실리콘층으로 불순물 원소의 혼입을 방지할 수 있다. 앞서 언급한 층들을 마이크로파를 발생시킬 수 있는 전원 장치를 이용하여 마이크로파 플라즈마 CVD법에 의해 형성하는 경우, 플라즈마 밀도를 더 높게 만들 수 있고 조밀한 층들을 형성할 수 있다. 그러므로 높은 내압 특성을 갖는 막을 형성할 수 있다. 상기 막을 박막 트랜지스터의 게이트 절연층으로 사용하는 경우, 박막 트랜지스터의 임계 전압의 격차를 저감할 수 있다. 또한, 바이어스 온도(bias temperature; BT) 시험으로 측정한 불량의 수를 줄일 수 있어서 수율을 향샹시킬 수 있다. 나아가, 정전기에 대한 내성이 증가되고, 높은 전압을 인가할 때조차 쉽게 손상되지 않는 박막 트랜지스터를 제작할 수 있다. 게다가, 시간 경과에도 거의 손상되지 않는 트랜지스터를 제작할 수 있다. 또한, 핫 캐리어에 의해 거의 손상되지 않는 트랜지스터를 제작할 수 있다.
상기 마이크로파 플라즈마 CVD법을 이용함으로써 형성된 상기 산화질화 실리콘층의 단층으로 상기 게이트 절연층을 형성하는 경우에는, 전술한 상기 보호층 형성 방법과 상기 산화질화 실리콘층의 형성 방법을 이용한다. 특히, 일산화이질소 대 실란의 유량비가 100:1 내지 300:1, 바람직하게는 150:1 내지 250:1인 경우에, 높은 내압을 갖는 산화질화 실리콘층을 형성할 수 있다.
다음으로, 마이크로파 플라즈마 CVD법에 의해 형성된 미결정 반도체층과 버퍼층으로 기능하는 비정질 반도체층을 연속적으로 형성하는 막 형성 공정을 설명하도록 한다. 우선, 상기 절연층의 형성과 유사한 방법으로, 상기 반응실의 내부를 세척한다. 다음으로, 실리콘층을 상기 처리 용기 내에서 보호층으로 증착한다. 상기 보호층으로서의 비정질 실리콘층을 두께가 0.2 내지 0.4㎛가 되도록 형성한다. 여기서, 상기 처리 용기의 압력을 1 내지 200Pa, 바람직하게는 1 내지 100Pa로 하고, 헬륨, 아르곤, 크세논 및 크립톤과 같은 일종 이상의 희가스를 플라즈마 이온화 가스로 도입시킨다. 또는, 수소와 상기 희가스를 도입시킬 수도 있다.
그리고나서, 상기 마이크로파 발생 장치의 전원을 켜고, 플라즈마를 발생시키기 위하여 상기 마이크로 발생 장치의 출력을 500W 내지 6000W, 바람직하게는 4000W 내지 6000W으로 한다. 그리고나서, 소스 가스를 가스 파이프를 통하여 상기 처리 용기로 도입시킨다. 상세하게는, 수소화 실리콘 가스와 수소 가스를 소스 가스로 도입시키는 경우, 보호층으로 상기 처리 용기의 내벽 상에 그리고 상기 가스 파이프, 상기 유전체판 및 상기 지지 베이스 상에 미결정 반도체층을 형성한다. 또는, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 일종 이상의 희가스 원소로 희석한 수소화 실리콘 가스 및 수소 가스로부터 미결정 반도체층을 형성할 수 있다. 여기서, 수소 대 수소화 실리콘의 유량비는 5:1 내지 200:1, 바람직하게는 50:1 내지 150:1, 더욱 바람직하게는 100:1이다. 또한, 이 때 상기 보호층의 두께는 500nm 내지 2000nm이다. 상기 마이크로파 발생 장치의 전원을 켜기 전에 수소화 실리콘 가스 및 수소 가스를 앞서 언급한 희가스에 부가하여 상기 처리 용기에 도입시킬 수도 있다.
또는, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 일종 이상의 희가스로 희석한 수소화 실리콘으로 상기 보호층으로서의 비정질 반도체층을 형성할 수 있다.
다음으로, 상기 소스 가스의 공급을 중단하고, 상기 처리 용기의 압력을 줄이고, 상기 마이크로파 발생 장치의 전원을 끈다. 그 후, 기판을 상기 처리 용기 내의 상기 지지 베이스로 도입시킨다.
다음으로, 수소 플라즈마 처리를 전술한 상기 기판 위에 형성된 상기 게이트 절연층(204)의 표면 상에 실행한다. 수소 플라즈마 처리를 상기 미결정 반도체층의 형성 전에 실행하는 경우, 상기 게이트 절연층(204) 및 상기 미결정 반도체층(206) 사이의 계면에서의 격자 변형을 저감시킬 수 있고, 상기 게이트 절연층(204) 및 상기 미결정 반도체층(206) 사이의 계면 특성을 향상시킬 수 있다. 그러므로 형성되는 박막 트랜지스터의 전기적 특성을 개선시킬 수 있다.
상기 수소 플라즈마 처리에서, 수소 플라즈마 처리를 상기 처리 용기 내에서 상기 보호층으로 형성된 상기 비정질 실리콘층 상에도 실행하여, 상기 보호층을 에칭하고 미소량의 실리콘을 상기 게이트 절연층(204)의 표면 상에 증착시킨다. 상기 미소량의 실리콘은 결정 성장핵으로 기능하고, 핵으로서, 상기 미결정 반도체층을 증착시킨다. 결과적으로, 상기 게이트 절연층(204) 및 미결정 반도체층(206) 사이의 계면에서의 격자 변형을 저감시킬 수 있고, 상기 게이트 절연층(204) 및 상기 미결정 반도체층(206)의 계면 특성을 개선시킬 수 있다. 그러므로 형성되는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
다음으로, 상기 보호층과 유사한 방법으로, 미결정 반도체 재료를 상기 기판 위에 증착시킨다. 상기 미결정 반도체층의 두께는 2nm 내지 50nm, 바람직하게는 10nm 내지 30nm이다. 미결정 실리콘을 상기 미결정 반도체로 사용한다.
상기 미결정 반도체층의 결정을 상기 층의 하방으로부터 상방으로 성장시키고 침상 결정을 형성한다. 이는 결정이 성장하여 결정 표면을 증가시키기 때문이다. 그러나, 결정 성장이 이러한 방식으로 일어나는 경우에는, 상기 미결정 실리콘층의 형성 속도가 비정질 실리콘층의 형성 속도의 약 1% 내지 10%가 된다. 그러므로, 상기 미결정 실리콘층이 바람직하게 얇게 형성되어 스루풋을 증가시킨다.
상기 미결정 실리콘층을 소정의 두께로 증착시킨 후, 상기 소스 가스의 공급을 중단하고, 상기 처리 용기의 압력을 줄이고, 상기 마이크로파 발생 장치의 전원을 끄고, 상기 미결정 실리콘층을 위한 막 형성 공정을 끝낸다.
상기 미결정 반도체층을 형성한 후, 비정질 반도체층을 플라즈마 CVD법에 의해 250 내지 400℃의 범위에서 형성한다. 이러한 형성 공정에 의해, 수소를 상기 미결정 반도체층에 공급하므로 상기 미결정 반도체층의 수소화와 유사한 효과를 얻을 수 있다. 즉, 미결정 반도체층 위에 수소를 함유하는 비정질 반도체층의 형성에 의해, 수소를 상기 미결정 반도체층으로 확산시키므로 댕글링 결합을 종단할 수 있다.
다음으로, 상기 처리 용기내의 압력을 줄여서 소스 가스의 유량을 조정한다. 구체적으로는, 수소 가스의 유량을 상기 미결정 반도체층의 막 형성 조건과 비교하면서 감소시킨다. 전형적으로는, 수소화 실리콘 유량의 1 내지 200배, 바람직하게는 1 내지 100배, 더욱 바람직하게는 1 내지 50배가 되는 유량의 수소 가스를 도입시킬 수 있다. 또는, 수소화 실리콘 가스를 상기 처리 용기로의 수소 가스의 도입 없이 상기 처리 용기로 도입시킬 수 있다. 이러한 방식에서 수소화 실리콘 대 수소의 유량비를 감소시키는 경우, 버퍼층으로 형성된 상기 비정질 반도체층의 형성 속도가 증가될 수 있다. 또는 수소화 실리콘 가스를 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 일종 이상의 희가스 원소로 희석시킨다. 그리고나서, 상기 마이크로파 발생 장치의 전원을 켜고, 플라즈마를 발생시키도록 상기 마이크로파 발생 장치의 출력을 500W 내지 6000W, 바람직하게는 4000W 내지 6000W으로 한다. 따라서 비정질 반도체층을 형성할 수 있다. 비정질 반도체층의 형성 속도가 미결정 반도체층의 형성 속도보다 높기 때문에, 상기 처리 용기 내의 압력을 낮게 설정할 수 있다. 이 때 상기 비정질 반도체층의 두께는 100nm 내지 400nm일 수 있다.
비정질 반도체 재료를 소정의 두께로 증착시킨 후, 소스 가스의 공급을 중단하고, 상기 처리 용기 내의 압력을 줄이고, 상기 마이크로파 발생 장치의 전원을 끄고, 상기 비정질 반도체층의 막 형성 공정을 끝낸다.
상기 미결정 반도체층(206)과 상기 비정질 반도체층(208)을 플라즈마가 착화되는 상태에서 형성할 수 있다. 구체적으로, 상기 미결정 반도체층(206) 및 상기 비정질 반도체층(208)을 수소화 실리콘 대 수소의 유량비를 서서히 저감시키면서 적층할 수 있다. 이러한 방법으로, 상기 미결정 반도체층(206)과 상기 비정질 반도체층(208) 사이의 계면에 불순물이 증착될 수 없으므로 변형이 적은 계면을 형성할 수 있다. 따라서, 후에 형성될 박막 트랜지스터의 전기적 특성이 향상될 수 있다.
주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치에 의해 생성된 플라즈마는 높은 전자 밀도를 갖고 많은 라디칼이 소스 가스로부터 생성되어 상기 기판에 공급된다. 따라서, 상기 기판 표면 상의 라디칼 반응이 촉진되고 상기 미결정 반도체층의 형성 속도가 증가될 수 있다. 나아가, 복수의 마이크로파 발생 장치와 복수의 유전체판을 포함하는 마이크로파 플라즈마 CVD 장치는 대면적 플라즈마를 안정적으로 생성할 수 있다. 그러므로, 대면적 기판을 사용하더라도, 일정한 막질을 갖는 층을 상기 대면적 기판 위에 형성할 수 있고 양산성(생산성)을 개선시킬 수 있다.
또한, 상기 미결정 반도체층과 상기 비정질 반도체층을 동일한 처리 용기 내에서 연속적으로 형성하는 경우, 변형이 적은 계면을 형성할 수 있고 계면에 혼입될 수 있는 대기 구성성분을 저감시킬 수 있으며, 이는 바람직하다.
상기 절연층과 반도체층의 제작 공정에서, 두께가 500nm 내지 2000nm인 보호층을 상기 반응실의 내벽 상에 형성하는 경우, 상기 세척 처리 및 보호층의 형성을 생략할 수 있다.
다음으로, 상기 레지스트 마스크(221)를 상기 불순물 반도체층(도 8a 참조) 위에 형성한다. 상기 레지스트 마스크(221)를 포토리소그래피법 또는 잉크젯법으로 형성한다.
다음으로, 상기 미결정 반도체층, 상기 비정질 반도체층 및 불순물 반도체층을 상기 레지스트 마스크(221)를 이용하여 에칭한다. 이러한 처리로, 상기 미결정 반도체층(206), 상기 비정질 반도체층(208) 및 상기 소스 및 드레인 영역(210)을 각 소자용으로 분리한다(도 8b 참조). 그 후, 상기 레지스트 마스크(221)를 제거한다.
상기 미결정 반도체층, 상기 비정질 반도체층 및 상기 불순물 반도체층이 적층된 층의 측면이 테이퍼 형상을 갖도록 상기 에칭을 실행한다. 상기 테이퍼 각은 30 내지 90°, 바람직하게는 40 내지 80°이다.
또한, 상기 측면이 테이퍼 형상을 갖는 경우, 후 공정에서 그 위에 형성될 층(예를 들어, 배선층)의 피복성을 향상시킬 수 있다. 그러므로, 단차에서 절단 등을 방지할 수 있다. 여기에 기재된 상기 테이퍼 각의 정의는 실시형태 1에 대한 설명 부분에 언급되어 있다.
다음으로, 상기 불순물 반도체층과 상기 게이트 절연층(204) 위에 도전층을 형성한다(도 8c 참조).
상기 도전층을 알루미늄, 구리, 티타늄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈, 텅스텐 등의 단층 구조 또는 적층 구조로 형성할 수 있다. 힐록(hillock)을 방지하기 위한 원소를 첨가하는 알루미늄 합금(예를 들어, 상기 게이트 전극층(202)으로 사용될 수 있는 Al-Nd 합금)을 사용할 수 있다. 또는, 일도전형을 부여하는 불순물이 첨가된 결정성 실리콘을 사용하여도 좋다. 상기 도전층은 일도전형을 부여하는 불순물이 첨가된 결정성 실리콘과 접하는 측 상에 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이러한 원소들의 질화물을 사용하여 한 층을 형성하고 그 위에 알루미늄 또는 알루미늄 합금을 형성하는 적층 구조를 가질 수 있다. 또는, 상기 도전층은 알루미늄 또는 알루미늄 합금의 상면 및 하면을 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소들의 질화물에 끼워넣은 적층 구조를 가질 수도 있다. 예를 들어, 상기 도전층은 알루미늄층을 몰리브덴층들에 끼워넣은 3층 구조를 갖는 것이 바람직하다.
상기 도전층을 스퍼터링법이나 진공 증착법으로 형성한다. 또는, 상기 도전층을 스크린 프린팅법, 잉크젯법 등을 이용하여 은, 금, 구리 등의 도전성 나노페이스트를 토출시키고 상기 도전성 나노페이스트를 소성하여 형성할 수도 있다.
그리고나서, 레지스트 마스크(222)을 상기 도전층 위에 형성한다(도 9a 참조). 상기 레지스트 마스크(222)를 상기 레지스트 마스크(221)와 동일하게 포토리소그래피법 또는 잉크젯법으로 형성한다. 여기서, O2 플라즈마 애싱을 상기 레지스트 마스크의 크기를 조절하기 위해 실행할 수도 있다.
상기 도전층을 상기 레지스트 마스크(222)를 이용하여 에칭하여 패터닝한다(도 9b 참조). 상기 패터닝된 도전층은 소스 및 드레인 전극으로 기능한다. 상기 에칭은 바람직하게는 습식 에칭이다. 습식 에칭에 의해, 상기 도전층의 측면을 선택적으로 에칭한다. 결과적으로, 상기 도전층의 측면은 안쪽으로 후퇴되어서 소스 및 전극층(212)을 형성한다. 상기 소스 및 드레인 전극층(212)은 또한 배선으로도 기능한다.
다음으로, 상기 불순물 반도체층과 상기 비정질 반도체층을 그 위에 형성된 상기 레지스트 마스크(222)로 에칭하여 백 채널부를 형성한다(도 9c 참조). 상기 비정질 반도체층은 그 일부를 남겨두고 에칭되고 상기 미결정 반도체층(206)의 표면이 상기 비정질 반도체층으로 덮혀있다. 상기 비정질 반도체층을 에칭하여 상기 비정질 반도체층(208)을 형성한다.
이 때, 산소를 함유하는 가스를 이용하는 건식 에칭을 에칭 공정에 실행한다. 상기 산소를 함유한 가스에 의하여 상기 레지스트가 후퇴되는 동안, 상기 불순물 반도체층과 상기 비정질 반도체층을 에칭하여, 상기 불순물 반도체층의 측면과 상기 비정질 반도체층의 측면은 테이퍼 형상을 가질 수 있다. 상기 에칭 가스로는 예를 들어 산소가 CF4에 함유된 에칭 가스 또는 산소가 염소에 함유된 에칭 가스를 사용할 수 있다. 상기 불순물 반도체층과 상기 비정질 반도체층의 측면은 테이퍼 형상을 갖고 그로 인하여 전계 집중을 방지할 수 있고 누설 전류를 저감시킬 수 있다. 여기서, 가스 유량비가 CF4:O2 = 45:55(sccm), 챔버 내의 압력이 2.5Pa, 챔버 내의 측벽의 온도가 약 70℃인 조건에서 에칭을 실행하고, 플라즈마를 생성하기 위하여 500W의 RF(13.56MHz) 전력을 코일 전극에 인가하고 200W의 RF(13.56MHz) 전력을 상기 기판측에 인가하여서, 부(negative) 바이어스 전력을 실질적으로 인가하고 자기 바이어스 전압을 생성한다. 상기 산소를 함유하는 가스를 이용한 건식 에칭에 의해 상기 백 채널부의 측면이 테이퍼 형상으로 가공될 수 있다. 상기 측면은 전술한 바와 같이 테이퍼 형상을 갖고, 상기 테이퍼 각은 바람직하게 40°내지 80°이어서 박막 트랜지스터 내의 전계 집중을 줄일 수 있고 누설 전류를 저감시킬 수 있다.
상기 비정질 반도체층(208)은 상기 소스 영역 및 상기 드레인 영역을 형성할 때 부분적으로 에칭함으로써 생긴 오목부를 갖는다. 상기 비정질 반도체층의 두께는 상기 오목부와 중첩하는 상기 비정질 반도체층(208)의 일부가 잔존하는 두께이어도 좋다. 상기 소스 및 드레인 영역(210)과 중첩하는 상기 비정질 반도체층(208)의 일부는 상기 소스 및 드레인 영역(210)의 형성 과정에서 에칭되지 않는다. 이러한 방식에서, 상기 비정질 반도체층(208)은 상기 미결정 반도체층(206)을 위한 보호층으로도 기능한다.
그 후에 상기 레지스트 마스크(222)를 제거한다(도 10a 참조).
전술한 바와 같이, 상기 미결정 반도체층을 사용하여 형성된 상기 박막 트랜지스터에서, 상기 미결정 반도체를 설치해서 에칭 잔사가 상기 미결정 반도체층(206)에 유입되는 것을 방지할 수 있다. 그러나, 상기 소스 영역 및 상기 드레인 영역 사이의 상기 비정질 반도체층(208) 위에 상기 에칭 공정에 의해 발생한 부산물, 상기 레지스크 마스크의 잔사 및 상기 레지스트 마스크(222)의 제거용으로 사용되었던 장치 내의 오염원일 수 있는 물질이 부착되거나 증착된다. 따라서, 상기 부산물, 잔사 및 물질들을 통한 전기적 전도가 많은 원소들에서 증가하고, 이는 많은 경우에 동일한 기판 위에 상기 원소들 간의 전기적 특성의 격차를 일으킨다. 이러한 경향은 특히 상기 레지스트 마스크를 제거하는 데 황을 포함하는 제거제를 사용하는 경우에 뚜렷하다.
그러므로, 상기 문제를 해결하기 위하여, 건식 에칭을 실행한다. 건식 에칭에 의하면 상기 소스 영역 및 드레인 영역 간의 절연을 확보할 수 있다. 에칭 조건을 상기 노출된 비정질 반도체층이 손상되지 않고 상기 비정질 반도체층의 에칭 레이트가 낮도록 설정한다. 즉, 상기 노출된 비정질 반도체층의 표면을 거의 손상시키지 않고, 상기 비정질 반도체층의 두께를 감소시키지 않는 조건을 적용할 수 있다. 이 때, 상기 백 채널을 형성하는 데 사용하는 가스(예를 들어, 염소 가스)를 에칭 가스로 사용하여도 좋다. ICP(inductively-coupled plasma etching method)을 에칭에 사용하여도 좋다. 상기 에칭 조건의 일예로서, 가스 유량비가 30sccm이고, 챔버의 압력이 0.67Pa이고, 하부 전극의 온도가 -10℃이고, 상기 챔버의 측벽의 온도가 80℃이고, 2000W의 RF 전력(13.56MHz)을 코일 전극에 인가하여 플라즈마를 생성하고 반면 기판측에는 전력을 인가하지 않는다(예를 들어, 0W, 비-바이어스). 이 조건에서 에칭을 30초 동안 실행하여도 좋다. 이러한 에칭에 의하여, 예를 들어, 상기 제거제에 포함된 황 등을 제거할 수 있다.
에칭법에 특별한 제한은 없으며 ICP뿐 아니라 용량 결합 플라즈마(capacitively coupled plasma; CCP)법, 전자 사이클로트론 공명(electron cyclotron resonance; ECR)법, 또는 반응 이온 에칭(reactive ion etching; RIE)법 등을 사용할 수 있다.
상기 건식 에칭은 바람직하게는 연속식 방전이 아닌 비연속식 방전(펄스 방전)에 의해 실행된다. 더욱 바람직하게는 반복 펄스 방전으로 실행된다. 건식 에칭을 펄스 방전을 이용하여 실행하기 때문에, 에칭된 백 채널부에 생성된 차지-업(charge-up) 손상을 저감시킬 수 있다. 상기 백 채널부에서의 상기 차지-업 손상의 저감에 의해 누설 전류가 상기 소스 전극 및 상기 드레인 전극 사이에서 저감될 수 있다. 따라서, 펄스 방전에 의해 오프 전류를 더욱 감소시킬 수 있으므로 스위칭 특성을 향상시킬 수 있다. 그러므로, 본 발명의 효과를 더 유리하게 할 수 있다.
전술한 에칭이 상기 소스 영역 및 상기 드레인 영역 사이의 비정질 반도체층(208) 위에 존재하는 잔사 등을 제거할 수 있다. 또한, 이러한 에칭 공정에 의해 상기 소스 및 드레인 전극층(212)과 중첩하지 않는 상기 불순물 반도체층을 얇게 에칭한다. 상기 에칭 조건에서 상기 불순물 반도체층을 예를 들어 0 nm 내지 5nm의 깊이로 에칭한다. 이러한 에칭 공정은 필요에 따라 실행할 수 있다. 본 발명에 따른 상기 박막 트랜지스터에서, 상기 소스 및 드레인 영역의 상부(제 1 부분)의 측면은 상기 소스 및 드레인 전극층의 측면과 동일면이나 실질적 동일면 상에 놓이고 상기 소스 및 드레인 영역의 하부(제 2 부분)의 측면은 상기 비정질 반도체층의 측면과 동일면이나 실질적 동일면 상에 존재한다.
게다가, 전술한 바와 같이, 상기 소스 및 드레인 전극층(212)의 상기 측면이 상기 소스 및 드레인 영역(210)의 상기 측면과 일치하지 않기 때문에, 상기 소스 및 드레인 전극층(212) 간의 거리가 충분히 길다. 그러므로 상기 소스 전극 및 상기 드레인 전극 중 하나와 상기 소스 전극 및 상기 드레인 전극 중 나머지 사이의 거리가 충분히 크다. 따라서, 누설 전류를 저감시킬 수 있고 단락(short circuit)을 방지할 수 있다. 나아가, 상기 소스 및 드레인 전극층(212)의 측면이 상기 소스 및 드레인 영역(210)의 측면과 일치하지 않기 때문에, 전계 집중이 상기 소스 및 드레인 전극층(212)의 측면과 상기 소스 및 드레인 영역(210)의 측면에 거의 발생하지 않는다. 나아가, 고저항 영역인 상기 비정질 반도체층(208)에 의해 상기 게이트 전극층(202)과 상기 소스 및 드레인 전극층(212) 사이의 거리가 충분히 크다. 따라서, 기생 용량의 발생을 억제할 수 있고, 누설 전류의 양을 저감시킬 수 있다. 따라서, 높은 신뢰도, 소량의 오프 전류 및 높은 내압을 갖는 박막 트랜지스터를 형성할 수 있다.
전술한 공정을 통하여, 본 발명의 채널-에칭 박막 트랜지스터를 형성할 수 있다.
다음으로, 상기 절연층(214)을 상기 소스 및 드레인 전극층(212), 상기 소스 및 드레인 영역(210), 상기 미결정 반도체층(206) 및 상기 게이트 절연층(204) 위에 형성한다(도 10b 참조). 상기 절연층(214)을 상기 게이트 절연층(204)과 동일한 방식으로 형성할 수 있다. 상기 절연층(214)은 바람직하게는 대기 중에 부유하는 유기물, 금속물 또는 수증기의 유입을 방지할 수 있는 조밀한 질화 실리콘층이다. 또한, 상기 비정질 반도체층(208) 내의 탄소, 질소 및 산소 농도는 바람직하게는 1×1019atomsㆍcm-3 이하, 더욱 바람직하게는 5×1018atomsㆍcm-3이하이다.
도 7에 도시된 상기 박막 트랜지스터는 화소 트랜지스터로 기능하므로 상기 소스 전극 및 상기 드레인 전극 중 하나가 상기 화소 전극에 접속되어 있다. 도 7에 도시된 상기 박막 트랜지스터에서, 상기 소스 전극 및 상기 드레인 전극 중 하나가 상기 절연층(214)에 설치된 상기 개구부(216)를 통하여 상기 화소 전극층(218)에 접속되어 있다.
상기 화소 전극층(218)으로 광투과성을 갖는 도전성 고분자(또는 도전성 폴리머라 말함)를 포함하는 도전성 조성물을 사용할 수 있다. 이러한 도전성 조성물을 사용하여 형성된 상기 화소 전극층(218)은 바람직하게는 10000Ω/square 이하의 시트 저항을 갖고, 550nm 파장에서 70% 이상의 광투과성을 갖는다. 또한, 상기 도전성 조성물에 함유된 도전성 고분자의 저항은 0.1Ω/square 이하가 좋다.
이러한 도전성 고분자로는 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예로는, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체와 2종 이상의 상기 재료들의 코폴리머들이 있을 수 있다.
상기 화소 전극층(218)을, 예를 들어, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 아연인듐 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라 함), 아연인듐 산화물 또는 산화 실리콘을 추가하는 인듐주석 산화물을 사용하여 형성할 수 있다.
상기 소스 및 드레인 전극층(212) 등과 동일한 방식으로 상기 화소 전극층(218)을 형성할 수도 있는데, 즉, 도전층을 전체적으로 형성하고 레지스트 마스트 등을 사용하여 에칭하여 패터닝한다.
비록 도시되진 않았으나, 상기 절연층(214)과 상기 화소 전극층(218) 사이에 스핀 코팅법 등으로 유기 수지 재료를 사용하여 형성된 절연층이 존재할 수 있다. 스핀 코팅법 등으로 유기 수지 재료를 사용하여 상기 절연층(214) 및 상기 화소 전극층(218) 사이에 상기 절연층을 형성함으로써, 상기 화소 전극층(218)의 피형성면을 평탄화할 수 있고 상기 화소 전극층(218)의 형성 불량을 방지할 수 있다.
위의 설명에서, 상기 게이트 전극과 상기 주사선은 동일한 공정으로 형성하고 상기 소스 드레인 전극과 상기 신호선을 동일한 공정으로 형성한다. 그러나, 본 발명은 이에 한정되지 않는다. 전극과 상기 전극에 접속된 배선을 다른 공정으로 형성하여도 좋다.
본 실시형태에서 전술한 바와 같이, 누설 전류가 작고 내압이 높은 박막 트랜지스터를 본 발명에 따라 제작할 수 있다. 전술한 바와 같인 제작된 상기 박막 트랜지스터는 우수한 전기적 특성을 가질 수 있다. 이러한 박막 트랜지스터를 대면적 기판 위에 형성하는 경우에도 상기 동일한 기판 위에 형성된 원소들 간의 전기적 특성의 격차를 저감시킬 수 있다.
또한, 전술한 바와 같이, 본 실시형태에서 상기 막 트랜지스터는 누설 전류가 거의 없기 때문에 소량의 오프 전류를 갖는다. 나아가, 미결정 반도체를 상기 채널 형성 영역으로 사용하기 때문에, 대량의 온 전류가 흐를 수 있다. 따라서, 본 실시형태에서의 상기 박막 트랜지스터는 우수한 스위칭 특성을 갖는다. 그러므로, 상기 박막 트랜지스터를 화소 트랜지스터로 사용함으로써 높은 콘트라스트비를 갖는 표시 장치를 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2와 다른 박막 트랜지스터를 제작하는 방법의 일예를 설명할 것이다.
본 실시형태에서의 박막 트랜지스터에서는 소스 영역 및 드레인 영역으로 기능하는 불순물 반도체층만이 테이퍼 형상을 갖는다.
또한, 상기 소스 전극과 상기 드레인 전극의 형성까지 그리고 이를 포함하는 공정들을 실시형태 1에서와 동일한 방식으로 실행한다. 즉, 소스 전극과 드레인 전극으로 기능하는 도전층은 습식 에칭에 의한다(도 13a 참조).
다음으로, 레지스트 마스크가 후퇴되고 있는 동안 불순물 반도체층과 비정질 반도체층을 에칭한다. 구체적으로는, 상기 소스 및 드레인 전극의 단부가 상기 레지스트 마스크의 단부 외부에 위치한다. 이러한 에칭 공정에서, 산소를 함유하는 가스를 사용한 건식 에칭을 실행한다. 예를 들어, CF4, Cl2, SF6, C4F8, HBr, CHF3 및 NF3으로부터 선택된 하나의 가스 또는 복수의 가스를 에칭 가스로 사용한다. 상기 레지스트 마스크는 에칭 가스로 산소를 함유하는 가스를 이용함으로써 점진적으로 후퇴될 수 있다. 또한, 산소의 유량비를 제어함으로써, 상기 테이퍼 각을 제어할 수 있고, 상기 불순물 반도체층과 상기 비정질 반도체층의 측면이 소정의 테이퍼 각을 갖도록 가공할 수 있다(도 13b 참조). 예로서, 상기 에칭을 가스 유량비가 CF4:O2 = 45:55(sccm)이고, 챔버 내의 압력이 2.5Pa이고, 상기 챔버 내의 측벽의 온도가 약 70℃이고, 500W의 RF(13.56MHz) 전력을 코일된 전극에 인가하여 플라즈마를 생성하고, 200W의 RF(13.56MHz) 전력을 상기 기판측에 인가하는 조건에서 실행하여, 부(negative) 바이어스 전력을 실질적으로 인가하고 자기 바이어스 전압을 생성한다. 상기 레지스트 마스크의 후퇴된 측면은 상기 소스 및 드레인 전극의 측면과 실질적으로 동일한 평면이나 도 13b에 도시된 바와 같이 다른 평면에 위치할 수도 있다. 상기 에칭을 실시형태 2보다 충분히 길게 실행하여도 좋다.
이러한 방식으로 상기 에칭을 실행함으로써, 상기 소스 및 드레인 영역으로 기능하는 상기 불순물 반도체층은 테이퍼 형상을 가질 수 있다. 산소를 함유하는 가스를 사용하는 건식 에칭에 의해, 상기 백 채널부의 측면을 테이퍼 형상으로 가공할 수 있다. 상기 측면은 전술한 바와 같이 테이퍼 형상을 갖고, 테이퍼 각은 바람직하게는 40°내지 80°이므로 박막 트랜지스터 내의 전계 집중을 감소시킬 수 있고 누설 전류를 저감시킬 수 있다.
그 후, 상기 레지스크 마스크를 제거한다(도 13c 참조). 상기 레지스트 마스크를 제거한 후, 실시형태 2와 동일한 공정을 실행할 수 있고, 이로 인하여 박막 트랜지스터를 제작할 수 있다.
본 실시형태에서 상기 박막 트랜지스터는 도 13a 내지 도 13c에 도시된 형태에 한정되지 않는다. 예를 들면, 상기 박막 트랜지스터는 도 14a 내지 도 14c에 도시된 형태를 가질 수도 있다.
도 13a에서와 같이, 건식 에칭을 적용하여 소스 및 드레인 전극으로 기능하는 도전층을 준비한다(도 14a 참조). 그 후 상기 레지스트 마스크를 제거한다.
다음으로, 오목부를 갖는 레지스트 마스크를 비정질 반도체층의 오목부와 중첩하는 영역에 형성한다(도 14b 참조). 도 14b에 도시된 상기 레지스트 마스크를 처음에 오목부를 갖는 레지스트 마스크를 형성하고 상기 비정질 반도체층의 오목부의 면을 노출시키는 상기 레지스트 마스크 상에 애싱을 실행하는 공정에 의해 획득할 수 있다. 그 후, 불순물 반도체층과 상기 비정질 반도체층을 상기 레지스트 마스크가 후퇴되는 동안 에칭한다. 이러한 에칭 공정에서 산소를 함유하는 가스를 이용하여 건식 에칭을 실행한다. 예를 들어, CF4, Cl2, SF6, C4F8, HBr, CHF3 및 NF3으로부터 선택된 하나의 가스 또는 복수의 가스를 에칭 가스로 사용한다. 상기 레지스트 마스크는 에칭 가스로 산소를 함유하는 가스를 이용함으로써 점진적으로 후퇴될 수 있다. 또한, 산소의 유량비를 제어함으로써, 상기 테이퍼 각을 제어할 수 있고, 상기 불순물 반도체층과 상기 비정질 반도체층의 측면이 소정의 테이퍼 각을 갖도록 가공할 수 있다(도 14c 참조). 예로서, 상기 에칭을 가스 유량비가 CF4:O2 = 45:55(sccm)이고, 챔버 내의 압력이 2.5Pa이고, 하부 전극의 온도가 -10℃이고, 상기 챔버 내의 측벽의 온도가 약 70℃이고, 500W의 RF(13.56MHz) 전력을 코일된 전극에 인가하여 플라즈마를 생성하고, 200W의 RF(13.56MHz) 전력을 상기 기판측에 인가하는 조건에서 실행하여, 부(negative) 바이어스 전력을 실질적으로 인가하고 자기 바이어스 전압을 생성한다. 이러한 방식으로 산소를 함유하는 가스를 사용하는 건식 에칭에 의해, 상기 백 채널부의 측면을 테이퍼 형상으로 가공할 수 있다. 상기 측면은 전술한 바와 같이 테이퍼 형상을 갖고, 테이퍼 각은 바람직하게는 40°내지 80°이어서 박막 트랜지스터 내의 전계 집중을 감소시킬 수 있고 누설 전류를 저감시킬 수 있다.
전술한 바와 같이 소스 및 드레인 영역으로 기능하는 불순물 반도체층만이 테이퍼 형상을 갖고 상기 소스 및 드레인 전극은 테이퍼 형상을 갖지 않는 박막 트랜지스터를 제작할 수 있다. 본 실시형태에 따라 제작된 상기 박막 트랜지스터에서, 백 채널부는 V 형태를 가질 수 있다.
전술한 바와 같이, 내압 특성이 높고 오프 전류가 극소량인 박막 트랜지스터를 본 발명에 따라 제작할 수 있다. 전술한 바와 같이 제작된 상기 박막 트랜지스터는 우수한 전기적 특성을 갖는다.
(실시형태 4)
실시형태 4에서는 실시형태 2 및 실시형태 3과 다른, 실시형태 1에 기재된 상기 박막 트랜지스터를 제작하는 방법을 설명하도록 한다. 구체적으로, 다계조 마스크(그레이톤 마스크 또는 하프톤 마스크)를 사용하여 상기 박막 트랜지스터를 제작하는 방법을 설명한다.
우선, 실시형태 2에서 설명된 방법에 의해, 게이트 절연층, 미결정 반도체층, 비정질 반도체층, 불순물 반도체층 및 도전층을 게이트 전극층 위에 적층한 적층체를 획득한다. 그리고나서, 소망의 부분에 오목부(볼록부)를 갖는 레지스트 마스크(400)를 상기 적층체 위에 형성한다(도 15a 참조). 상기 레지스트 마스크는 다계조 마스크일 수 있다.
그리고나서, 상기 미결정 반도체층, 상기 비정질 반도체층, 상기 불순물 반도체층 및 상기 도전층을 상기 레지스트 마스크(400)를 사용하여 에칭한다. 이러한 에칭에 의해, 상기 미결정 반도체층, 상기 비정질 반도체층, 상기 불순물 반도체층 및 상기 도전층을 각 원소에 대응하도록 분리하고, 상기 도전층을 상기 레지스트 마스크의 상기 오목부에 노출시킨다. 상기 에칭은 건식 에칭이거나 습식 에칭이어도 좋다. 이에 의하여 레지스트 마스크(401)을 형성한다(도 15b 참조).
다음으로, 상기 도전층을 패터닝하기 위하여 상기 레지스트 마스크(401)를 사용하여 에칭한다(도 15c 참조). 상기 패터닝된 도전층은 소스 및 드레인 전극으로 기능한다. 이러한 경우에는 상기 에칭은 습식 에칭이다.
그리고나서, 상기 불순물 반도체층과 상기 비정질 반도체층을 부분적으로 에칭하여 각각으로부터 소스 영역 및 드레인 영역을 분리한다. 이러한 공정에 의해, 상기 소스 및 드레인 영역을 형성한다(도 16a 참조).
이 때, 산소를 함유하는 가스를 사용하는 건식 에칭을 상기 에칭 공정으로 실행한다. 산소를 함유하는 가스에 의해, 상기 레지스트가 후퇴되는 동안, 상기 소스 및 드레인 영역과 상기 비정질 반도체층을 에칭하여 상기 불순물 반도체층의 측면과 상기 비정질 반도체층의 측면이 테이퍼 형상을 가질 수 있다. 상기 에칭 가스로서, 예를 들어, 산소가 CF4에 함유된 에칭 가스 또는 산소가 염소에 함유된 에칭 가스를 사용할 수 있다. 상기 소스 및 드레인 영역과 상기 비정질 반도체층의 측면은 테이퍼 형상을 갖고, 이로 인하여 전계 집중을 방지할 수 있고 누설 전류를 저감시킬 수 있다. 예로서, 가스 유량비가 CF4:O2 = 45:55(sccm)이고, 챔버 내의 압력이 2.5Pa이고, 상기 챔버 내의 측벽의 온도가 약 70℃이고, 500W의 RF(13.56MHz) 전력을 코일된 전극에 인가하여 플라즈마를 생성하고, 200W의 RF(13.56MHz) 전력을 상기 기판측에 인가하여 상기 에칭을 실행하므로 부 바이어스 전력이 실질적으로 인가되고 자기 바이어스 전압이 생성된다. 산소를 함유하는 가스를 사용하는 건식 에칭에 의해, 상기 백 채널부의 측면을 테이퍼 형상으로 가공할 수 있다. 상기 측면은 전술한 바와 같이 테이퍼 형상을 갖고, 테이퍼 각은 바람직하게는 40°내지 80°이므로 박막 트랜지스터 내의 전계 집중을 감소시킬 수 있고 누설 전류를 저감시킬 수 있다.
다음으로, 상기 레지스트 마스크(401)을 제거한다(도 16b 참조).
다른 실시형태에서의 방법과 동일하게 이 방법에서도, 상기 에칭 공정에 의해 생긴 부산물, 상기 레지스트 마스크의 잔사 및 상기 레지스트 마스크의 제거용으로 사용되었던 장치내의 오염원일 수 있는 물질이 상기 소스 영역 및 상기 드레인 영역 사이의 상기 비정질 반도체층 위에 부착되거나 증착되므로, 상기 부산물, 잔사 및 물질들을 통한 실행에 의하여 누설 전류가 많은 원소에서 증가하고, 이로 인하여 많은 경우의 상기 동일한 기판 위의 상기 원소들 사이에서의 전기적 특성에 격차가 발생한다. 그러므로, 상기 문제를 해결하기 위하여, 상기 실시형태들에서 건식 에칭을 실행하는 것이 바람직하다.
비록 도시되진 않았지만, 전술한 제작 방법과 동일하게, 상기 소스 및 드레인 전극층, 상기 불순물 반도체층, 상기 비정질 반도체층, 상기 미결정 반도체층 및 상기 게이트 절연층을 덮도록 절연층을 형성하여도 좋다. 나아가, 개구부를 상기 절연층 내에 형성하고 상기 소스 및 드레인 전극 중 하나를 상기 개구부를 통하여 화소 전극에 접속시켜서 화소 트랜지스터를 형성한다.
도 17은 도 7과 동일하게 상기 화소의 상면도 및 횡단면도를 나타낸다. 도 17에 도시된 상기 화소 트랜지스터는 도 7에 도시된 것과는 다르다. 모든 소스 및 드레인 전극들은 상기 미결정 반도체층, 상기 비정질 반도체층 및 상기 불순물 반도체층 위에 형성한다.
본 실시형태에서 설명된 바와 같이, 다계조 마스크를 사용한 제작 방법에서는, 상기 소스 및 드레인 전극 모두를 상기 미결정 반도체층, 상기 비정질 반도체층 및 상기 불순물 반도체층 위에 설치한다.
전술한 바와 같이 본 발명은 다계조 마스크를 이용하는 경우에 적용될 수도 있다. 상기 다계조 마스크의 사용에 의하여, 공정 수를 줄일 수 있다.
더불어, 다계조 마스크를 사용하여 박막 트랜지스터를 제작하는 다른 방법을 이하 설명한다.
상기 다계조 마스크를 전술한 바와 같이 사용하는 경우, 게이트 전극으로부터 화소 전극까지 모든 층들을 3개의 포토마스크를 사용하여 형성할 수 있다. 그러나, 상기 다계조 마스크를 사용하지 않고도, 상기 게이트 전극으로부터 상기 화소 전극까지의 모든 층들을 3개의 포토마스크를 사용하여 형성할 수 있다.
우선, 도 15a와 동일하게, 도전층까지 그리고 도전층을 포함하는 층들이 적층된 적층체를 형성한다. 그리고나서, 레지스트 마스크를 상기 적층체 위에 형성한다(도 18a 참조).
다음으로, 상기 레지스트 마스크를 사용하여, 도전층, 미결정 반도체층, 비정질 반도체층 및 불순물 반도체층을 에칭한다. 이러한 에칭에 의하여, 상기 적층체가 각 원소에 대응하도록 분리되어서, 섬-형 적층체를 형성할 수 있다. 상기 에칭은 건식 에칭 또는 습식 에칭일 수 있다(도 18b 참조).
그리고나서, 화소 전극층을 형성하고(도 18c 참조), 상기 화소 전극층 위에 레지스트 마스크를 형성한다(도 19a 참조). 이러한 경우, 상기 화소 전극층은 대표적으로 인듐주석 산화물(ITO)를 사용하여 형성한다. 이러한 레지스트 마스크를 사용하여, 상기 화소 전극층을 패터닝하기 위하여 에칭을 실행하고 상기 불순물 반도체층과 상기 비정질 반도체층을 부분적으로 에칭하여 상기 소스 영역 및 상기 드레인 영역을 각각으로부터 분리한다(도 19b 참조). 그 후, 상기 레지스트 마스크를 제거한다(도 19c 참조).
다른 실시형태들에서의 방법과 동일하게 이 방법에서도, 상기 에칭 공정에 의해 생긴 부산물, 상기 레지스트 마스크의 잔사 및 상기 레지스트 마스크의 제거용으로 사용되었던 장치내의 오염원일 수 있는 물질이 상기 소스 영역 및 상기 드레인 영역 사이의 상기 비정질 반도체층 위에 부착되거나 증착되므로, 상기 부산물, 잔사 및 물질들을 통한 실행에 의하여 누설 전류가 많은 원소에서 증가하고, 이로 인하여 많은 경우의 상기 동일한 기판 위의 상기 원소들 사이에서의 전기적 특성에 격차가 발생한다. 그러므로, 상기 문제를 해결하기 위하여, 상기 실시형태들에서 건식 에칭을 실행하는 것이 바람직하다.
전술한 바와 같이, 내압 특성이 높고 오프 전류가 극소량인 박막 트랜지스터를 제작할 수 있다. 전술한 바와 같이 제작된 상기 박막 트랜지스터는 우수한 전기적 특성을 갖는다. 이러한 박막 트랜지스터를 대면적 기판 위에 형성하는 경우에도, 상기 동일한 기판 위에 형성된 원소들간의 전기적 특성에서의 격차를 감소시킬 수 있다.
(실시형태 5)
실시형태 5에서는, 실시형태 2 내지 실시형태 4에 설명된 상기 박막 트랜지스터의 구조 및 제작 방법과 동일하지만 미결정 반도체층의 형태가 실시형태 2 내지 실시형태 4에 설명된 상기 박막 트랜지스터와 다른 구조 및 제작 방법을 설명한다. 구체적으로, 일 도전형을 부여하는 불순물 원소가 상기 미결정 반도체층에 함유된 형태를 설명한다.
실시형태 5에서의 상기 박막 트랜지스터는 게이트 전극 위에 형성된 게이트 절연층, 상기 게이트 절연층 위에 형성된 도너로 기능하는 불순물 원소를 포함하는 미결정 반도체층, 상기 미결정 반도체층 위에 형성된 비정질 반도체층을 포함한다. 상기 미결정 반도체층 내에 도너로 기능하는 상기 불순물 원소의 함유에 의하여, 높은 도전성을 갖는 미결정 반도체층을 획득할 수 있다. 상기 미결정 반도체층 내에 포함된 도너로 기능하는 상기 불순물 원소의 농도는 상기 비정질 반도체층 근처에서 감소되고, 상기 비정질 반도체층 내의 제2차 이온 질량분석법(secondary ion mass spectrometry: SIMS)의 검출 한계 미만으로 설정하는 것이 바람직하다. 이는 상기 게이트 절연층과의 상기 계면 근처 또는 상기 계면에(채널 형성 영역 및 그 근처)의 도전성을 증가시켜서 온 전류의 양을 증가시키고 오프 전류의 양을 감소시키기 위한 것이다.
본 실시형태에서의 상기 박막 트랜지스터를 상기 게이트 전극 위에 형성된 상기 게이트 절연층이 도너로 기능하는 불순물 원소를 함유하게 함으로써 형성할 수 있다. 또는, 상기 게이트 절연층 상의 도너로 기능하는 불순물 원소를 흡수함으로써 상기 박막 트랜지스터를 형성할 수도 있다. 또는, 상기 미결정 반도체층의 소스 가스가 도너로 기능하는 불순물 원소를 함유하도록 함으로써 상기 박막 트랜지스터를 형성할 수도 있다. 또는, 도너로 기능하는 불순물 원소를 상기 미결정 반도체층 형성용 반응실 내에 포함할 수도 있다. 박막 트랜지스터를 형성하는 이러한 방법을 일예로서 설명하도록 한다.
전술한 실시형태들과 다른 제작 공정 부분만 설명할 것이므로 게이트 절연층의 형성으로부터 미결정 반도체층의 형성까지의 공정만을 설명한다. 이 경우에, 제 2 게이트 절연층을 제 1 게이트 절연층 위에 형성하고, 제 1 미결정 반도체층을 상기 제 2 게이트 절연층 위에 형성하고, 제 2 미결정 반도체층을 상기 제 1 미결정 반도체층 위에 형성한다. 상기 제 1 미결정 반도체층은 도너로 기능하는 불순물 원소로 인을 함유한다.
도 20은 상기 제 1 게이트 절연층, 상기 제 2 게이트 절연층, 도너로 기능하는 상기 불순물 원소를 함유하는 상기 제 1 미결정 반도체층, 도너로 기능하는 상기 불순물 원소를 함유하지 않는 상기 제 2 미결정 반도체층을 형성하는 공정을 설명하기 위한 타이밍 차트의 대표적인 일예이다. 도 20은 플라즈마 CVD 장치의 반응실 내의 대기압으로부터 진공 배기(진공 배기 (500))의 공정으로부터 시작하는 과정을 설명한다. 그리고나서, 상기 진공 배기후 실행하는 후처리를 시계열적으로 설명한다: 프리코팅 처리(501), 기판 반입(502), 상기 제 1 게이트 절연층 형성을 위한 제 1 막 형성 처리(503), 진공 배기 처리(504), 상기 제 2 게이트 절연층 형성을 위한 제 2 막 형성 처리(505), 진공 배기 처리(506), 플러쉬 처리(507), 도너로 기능하는 상기 불순물 원소를 함유하는 상기 미결정 반도체층 형성을 위한 제 3 막 형성 처리(508) 및 기판 반출(509). 이러한 공정을 도 20을 참조하여 설명한다.
우선, 반응실 내에서 진공 배기를 소정의 진공도까지 실행한다. 고진공 배기의 경우에는, 진공 배기를 터보 분자 펌프 등을 이용하여 진공도로서 10-1Pa보다 낮은 압력을 얻도록 실행한다. 나아가, 상기 반응실의 압력을 10-5Pa보다 낮은 압력까지 감소시키기 위하여 크라이오펌프를 함께 사용할 수도 있다. 또한, 바람직하게는, 상기 반응실의 내벽을 탈가스하도록 상기 반응실에 가열처리를 실행한다. 또한, 상기 기판을 가열하기 위한 가열기를 또한 온도를 안정화시키기 위하여 조작한다. 상기 기판 가열 온도는 100℃ 내지 300℃, 바람직하게는 120℃ 내지 220℃이다.
상기 프리코팅 처리(501)에서, 상기 플라즈마 CVD 장치의 상기 반응실의 상기 내벽을 상기 게이트 절연층과 동일하거나 유사한 조성을 갖는 막으로 프리코팅한다. 따라서, 상기 반응실을 형성하는 금속이 불순물로 상기 게이트 절연층에 유입되는 것을 방지할 수 있다. 즉, 상기 게이트 절연층과 동일하거나 유사한 조성을 갖는 상기 막으로 상기 반응실의 내벽을 피복함으로써, 상기 반응실의 내벽이 플라즈마에 의해 에칭되는 것을 방지하고, 상기 반응실을 형성하는 불순물 원소가 상기 게이트 절연층으로 혼입되는 것을 방지할 수 있다.
기판 반입(502)의 단계에서, 기판을 반응실에 접속된 로드락실(load lock chamber)로부터 반입한다. 이 때 상기 반응실 내의 압력은 상기 로드락실 내의 압력과 같다.
상기 제 1 게이트 절연층을 형성하는 상기 제 1 막 형성 처리(503)에서, 소스 가스, 여기서는, 수소, 실란 및 암모니아를 혼합하고, 질화 실리콘층을 글로우 방전 플라즈마에 의해 형성한다. 상기 소스 가스에 부가하여 질소를 상기 반응실로 유입시킨다. 상기 제 1 게이트 절연층의 형성 후, 상기 소스 가스의 유입을 중단하고 전원을 끈다.
상기 진공 배기 처리(504)에서, 상기 반응실의 진공 배기를 소정의 진공도까지 실행한다.
상기 제 1 게이트 절연층을 형성하기 위한 상기 제 2 막 형성 처리(505)에서, 소스 가스(여기서, 수소, 실란 및 일산화이질소의 혼합 가스)를 유입하고, 산화질화 실리콘층을 글로우 방전 플라즈마에 의해 형성한다. 상기 제 2 게이트 절연층의 형성 후, 상기 소스 가스의 유입을 중단하고 전원을 끈다.
그리고나서, 상기 반응실의 진공 배기를 소정의 진공도까지 실행한다(상기 진공 배기 처리(506)).
상기 플러쉬 처리(507)에서는, 도너로 기능하는 불순물 원소를 함유하는 가스를 상기 반응실로 유입시키고, 도너로 기능하는 상기 불순물 원소를 상기 제 2 게이트 절연층의 표면으로, 더 나아가서는 상기 반응실의 내벽으로까지 흡수시킨다. 이 형태에서, 0.001 내지 1% 포스핀(수소 또는 실란으로 희석된)을 상기 반응실로 유입시킨다. 도너로 기능하는 상기 불순물 원소를 함유하는 가스에 부가하여, 상기 반응실로, 실리콘 또는 게르마늄을 함유하는 증착 가스를 파선(512)에 의해 나타낸 바와 같이 유입시키거나 파선(513)에 의해 나타낸 바와 같이 수소를 유입시킬 수도 있다. 상기 반응실로 실리콘 또는 게르마늄을 함유하는 증착 가스를 유입시킴으로써, 상기 반응실 내의 산소, 질소 및/또는 불소와 같은 불순물을 상기 반응실로부터 용이하게 배기할 수 있어서, 이러한 불순물들이 형성된 막으로 혼입되는 것을 방지할 수 있다.
도너로 기능하는 상기 불순물 원소를 함유하는 상기 미결정 반도체층을 형성하기 위한 상기 제 3 막 형성 처리(508)에서는, 실리콘 또는 게르마늄을 함유하는 증착 가스(여기서, 실란 및 수소의 혼합 가스 및/또는 희가스)를 유입시키고 상기 반응실 내에서 혼합시키고, 미결정 반도체층을 글로우 방전 플라즈마로 형성한다. 실란은 수소 및/또는 희가스로 10 내지 2000배 묽게 희석된 것이다. 상기 기판 가열 온도는 100℃ 내지 300℃, 바람직하게는 120℃ 내지 220℃이다. 이는 120℃ 내지 220℃에서 막 형성을 실행함으로써 상기 미결정 반도체층의 성장면을 수소로 종단하고, 미결정 실리콘의 성장을 촉진시킬 수 있기 때문이다. 이 때, 미결정 반도체층은 상기 제 2 게이트 절연층의 표면상에 흡수된 도너로 기능하는 상기 불순물 원소(이 경우, 인)를 결정핵으로 이용하여 성장시킬 수 있다. 그러므로, 비정질 반도체층을 상기 반도체층 증착의 초기 단계에서 형성하지 않고, 결정을 상기 제 2 게이트 절연층의 표면에 대하여 법선 방향으로 성장시키고, 주상의 미결정 반도체가 병립된 미결정 반도체층을 형성할 수 있다. 또한, 도너로 기능하고 상기 제 2 게이트 절연층의 상기 표면상으로 흡수되는 상기 불순물 원소가 상기 미결정 반도체층 내에 포함되어서, 높은 도전성을 갖는 미결정 반도체층을 형성할 수 있다.
실리콘 또는 게르마늄을 함유하는 증착 가스로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4, GeH4, Ge2H6, GeH2Cl2, GeHCl3, GeCl4, GeF4 등을 적절하게 사용할 수 있다. 나아가, 에너지밴드 폭은 GeH4 또는 GeF4와 같은 게르마늄 수소화물 또는 게르마늄 불소화물을 실란 등의 가스로 혼입함으로써 0.9eV 내지 1.1eV로 조정되어도 좋다. 게르마늄을 실리콘에 추가하는 경우, 박막 트랜지스터의 온도 특성이 변경될 수 있다.
상기 기판을 상기 반응실로부터 상기 로드락실로 운반한다(기판 반출(509)). 이 때 상기 반응실 내의 압력은 상기 로드락실 내의 압력과 같다.
여기서 상기 플러쉬 처리(507) 후에 도너로 기능하는 상기 불순물 원소를 포함하는 상기 미결정 반도체층을 형성하기 위한 상기 제 3 막 형성 처리(508)를 실행한다. 그러나, 이러한 처리 대신에, 도너로 기능하는 상기 불순물 원소를 포함하는 상기 미결정 반도체층을 다음과 같이 상기 플러쉬 처리(507) 없이 형성할 수 있다: 실리콘 또는 게르마늄을 함유하는 증착 가스, 수소 및/또는 희가스, 및 도너로 기능하는 불순물 원소를 함유하는 가스를 혼합하고, 도너로 기능하는 상기 불순물 원소를 포함하는 상기 미결정 반도체층을 글로우 방전 플라즈마를 생성함으로써 형성한다.
미결정 반도체층을 형성하는 종래의 방법에서는, 불순물 원소, 격자 부정합 등의 요인으로 증착의 초기 단계에서 비정질 반도체층을 형성한다. 역 스태거 박막 트랜지스터에서, 캐리어가 게이트 절연층 주변의 반도체층 내에서 흘러다닌다. 그러므로, 비정질 반도체층이 상기 게이트 절연층 및 상기 반도체층 사이의 계면에서 형성되는 경우, 이동도가 감소하고, 나아가 전류량이 저감되므로, 상기 박막 트랜지스터의 전기적 특성이 저하된다.
그러나, 도너로 기능하는 상기 불순물 원소가 플라즈마 CVD법에 의해 상기 미결정 반도체층의 형성에 있어서 상기 반응실에 존재한다면, 실리콘과 도너로 기능하는 상기 불순물 원소가 결정핵을 형성하도록 플라즈마에서 서로 반응할 수 있다. 결정핵이 상기 게이트 절연층 위에 증착되는 경우, 상기 결정이 상기 결정핵으로부터 성장하므로, 상기 게이트 절연층과 상기 미결정 반도체층 사이의 상기 계면에서의 비정질 반도체층의 형성을 저감시킬 수 있다. 또한, 상기 반응실에 잔재하는 도너로 기능하는 상기 불순물 원소를 취하는 동안, 미결정 반도체층이 증착됨으로써, 결정화를 촉진시킬 수 있다.
나아가, 상기 미결정 반도체층을 플라즈마 CVD법에 의해 형성하는 경우, 상기 미결정 반도체층의 형성에 형성되는 비정질 반도체층을 소스 가스의 일부로서, 상기 비정질 반도체층을 용이하게 선택적으로 에칭할 수 있는 가스, 대표적으로, 수소, 실리콘 또는 게르마늄의 불소화물, 또는 불소를 사용하여 선택적으로 에칭할 수 있고, 상기 결정 속도를 더욱 향상시킬 수 있다. 수소, 실리콘 또는 게르마늄의 불소화물과 같은 에칭 효과를 갖는 가스로는, HF, SiF4, SiHF3, SiH2F2, SiH3F, Si2F6, GeF4, GeHF3, GeH2F2, GeH3F, Ge2F6 등이 있다.
결과적으로, 본 실시형태에서 도너로 기능하는 상기 불순물 원소를 포함하는 상기 미결정 반도체층을 상기 게이트 절연층 위에 형성함으로써, 상기 게이트 절연층과의 계면 주위에서의 상기 미결정 반도체층의 도전성을 향상시킬 수 있다.
다음으로, 제 2 미결정 반도체층을 상기 제 1 미결정 반도체층 위에 형성한다. 상기 제 1 미결정 반도체층이 도너로 기능하는 불순물 원소를 포함하는 반면, 상기 제 2 미결정 반도체층은 도너로 기능하는 불순물 원소를 포함하지 않는다. 상기 반응실에서는, 실리콘 또는 게르마늄(여기서, 실란 및 수소 및/또는 희가스)을 함유하는 증착 가스로, 글로우 방전 플라즈마를 생성하고 미결정 반도체층을 형성한다. 실란은 수소 및/또는 희가스로 10 내지 2000배 묽게 희석된 것이다. 상기 기판 가열 온도는 100℃ 내지 300℃, 바람직하게는 120℃ 내지 220℃이다. 이는 120℃ 내지 220℃에서 막 형성을 실행함으로써 상기 미결정 반도체층의 성장면을 수소로 종단하고, 미결정 실리콘의 성장을 촉진시킬 수 있기 때문이다. 도너로 기능하는 상기 불순물 원소를 포함하는 상기 제 1 미결정 반도체층을 형성하는 반응실과 다른 반응실 내에서 상기 제 2 미결정 반도체층을 형성함으로써, 도너로 기능하는 상기 불순물 원소를 포함하지 않는 상기 제 2 미결정 반도체층을 형성할 수 있다. 상기 기판 반출(509)을 실행하지 않고 상기 제 2 미결정 반도체층을 연속적으로 형성함으로써, 도너로 기능하는 상기 불순물 원소를 포함하지 않는 제 2 미결정 반도체층을 형성할 수 있다; 이 경우에, 상기 플러쉬 처리(507)에서, 도너로 기능하고 상기 제 2 게이트 절연층과 상기 반응실의 상기 내벽으로 흡수되는 상기 불순물 원소의 농도를 감소시키는 것이 바람직하다.
전술한 바와 같이, 상기 미결정 반도체층은 도너로 기능하는 상기 불순물 원소를 포함한다. 상기 미결정 반도체층이 도너로 기능하는 상기 불순물을 포함할 수 있는 방법은 이 예에 한정되지 않으며, 상기 미결정 반도체층은 상기 불순물 원소를 포함하도록 상기 게이트 절연층을 형성함으로써 상기 불순물 원소를 포함할 수 있다. 인을 포함하는 산화질화 실리콘층을 형성하는 공정을 도 21을 참조하여 설명한다. 이 경우에, 제 2 게이트 절연층을 제 1 게이트 절연층 위에 형성하고, 제 1 미결정 반도체층을 상기 제 2 게이트 절연층 위에 형성한다. 상기 제 2 게이트 절연층은 도너로 기능하는 불순물 원소로서 인을 포함한다.
도 21은 상기 제 1 게이트 절연층, 도너로 기능하는 불순물 원소를 포함하는 상기 제 2 게이트 절연층 및 도너로 기능하는 상기 불순물 원소를 포함하는 상기 제 1 미결정 반도체층을 형성하는 공정을 설명하기 위한 타이밍 차트의 대표적인 일예이다. 도 21은 플라즈마 CVD 장치의 반응실 내의 대기압으로부터 진공 배기(진공 배기 (500))의 공정으로부터 시작하는 과정을 설명한다. 그리고나서, 상기 진공 배기 후 실행하는 후처리를 시계열적으로 설명한다: 프리코팅 처리(501), 기판 반입(502), 상기 제 1 게이트 절연층 형성을 위한 제 1 막 형성 처리(503), 진공 배기 처리(504), 도너로 기능하는 상기 불순물 원소를 포함하는 상기 제 2 게이트 절연층 형성을 위한 제 2 막 형성 처리(510), 진공 배기 처리(506), 도너로 기능하는 상기 불순물 원소를 함유하는 제 1 미결정 반도체층 형성을 위한 제 3 막 형성 처리(511) 및 기판 반출(509). 이러한 공정을 도 21을 참조하여 설명한다.
상기 프리코팅 처리(501), 상기 기판 반입(502), 상기 제 1 게이트 절연층 형성을 위한 상기 제 1 막 형성 처리(503), 상기 진공 배기 처리(504), 상기 진공 배기 처리(506) 및 상기 기판 반출(509)은 도 20에서와 동일하고, 도너로 기능하는 상기 불순물 원소를 포함하는 상기 제 2 게이트 절연층 형성을 위한 상기 제 2 막 형성 처리(510), 상기 진공 배기 처리(506) 및 도너로 기능하는 상기 불순물 원소를 함유하는 제 1 미결정 반도체층 형성을 위한 상기 제 3 막 형성 처리(511)를 상기 진공 배기 처리(504) 및 상기 기판 반출(509) 사이에 실행한다.
도너로 기능하는 상기 불순물 원소를 포함하는 상기 제 2 게이트 절연층 형성을 위한 상기 제 2 막 형성 처리(510)에서, 도너로 기능하는 상기 불순물 원소 및 상기 게이트 절연층을 형성하는 소스 가스를 반응실로 유입시킨다. 본 실시형태에서는, 실란, 일산화이질소 및 0.001% 내지 1% 포스핀(수소 또는 실란으로 희석된)을 상기 반응실로 유입시키고, 인을 함유하는 산화질화 실리콘층을 글로우 방전 플라즈마에 의해 형성한다. 도너로 기능하는 상기 불순물 원소를 포함하는 상기 제 2 게이트 절연층의 형성 후, 상기 소스 가스의 유입을 중단하고, 전원을 끈다.
상기 제 1 미결정 반도체층을 형성하기 위한 상기 제 3 막 형성 처리(511)에서는, 실리콘 또는 게르마늄을 함유하는 증착 가스(여기서, 실란 및 수소, 및/또는 희가스의 혼합 가스)을 상기 반응실에 유입시키고, 미결정 실리콘층을 글로우 방전 플라즈마에 의해 형성한다. 실란은 수소 및/또는 희가스로 10 내지 2000배 묽게 희석된 것이다. 상기 기판 가열 온도는 100℃ 내지 300℃, 바람직하게는 120℃ 내지 220℃이다. 상기 미결정 반도체층을 형성한 후 상기 소스 가스의 유입을 중단하고, 전원을 끈다.
도너로 기능하는 상기 불순물 원소를 포함하는 상기 제 2 게이트 절연층을 형성한 후, 상기 조건 하에서 상기 반응실에 잔재하는 도너로 기능하는 상기 불순물 원소로 상기 제 1 미결정 반도체층을 형성할 수 있으므로, 상기 제 1 미결정 반도체층은 도너로 기능하는 상기 불순물 원소를 포함할 수 있다. 나아가, 소스 가스의 일부로 수소, 실리콘, 게르마늄 등의 불소화물 또는 불소와 같은 에칭 효과를 갖는 가스의 사용에 의하여, 상기 미결정 반도체층의 형성에서 결정 입자들 사이에 형성된 비정질 반도체를 선택적으로 에칭할 수 있고 결정화 속도를 향상시킬 수 있으므로, 상기 게이트 절연층과 상기 계면 주변의 도전성을 개선시킬 수 있다.
상기 방식에서는, 상기 미결정 반도체층 및/또는 상기 게이트 절연층이 도너로 기능하는 상기 불순물 원소를 포함하는 어큐뮬레이션 형(accumulcation type) 박막 트랜지스터를 형성함으로써, 상기 미결정 반도체층의 도전성을 상기 제 2 게이트 절연층과 상기 미결정 반도체층 사이의 상기 계면에 근처에서 증가시킬 수 있으므로, 상기 채널 형성 영역의 저항을 저감시킬 수 있다; 따라서, 높은 전계 효과 이동도와 대량의 온 전류를 갖는 박막 트랜지스터를 제작할 수 있다.
나아가, 미결정 반도체층으로 채널 형성 영역을 형성하는 것은 임계 전압에서의 변동을 억제하고, 전계 효과 이동도를 개선시키고, 서브문턱 스윙(S 값)을 저감시킨다; 그러므로, 박막 트랜지스터는 고성능화를 성취할 수 있다. 따라서, 표시 장치의 구동 주파수를 증가시킬 수 있고, 이로 인하여 상기 패널 크기를 증가시킬 수 있고, 고밀도 화소를 얻을 수 있다. 나아가, 대면적 기판 위에 전술한 상기 박막 트랜지스터를 제작할 수 있다. 나머지 실시형태에서와 같이, 극소량의 누설 전류와 고내압을 갖는 박막 트랜지스터를 제작할 수 있다.
(실시형태 6)
실시형태 6에서는, 실시형태 2 내지 실시형태 4에 설명된 상기 박막 트랜지스터의 구조 및 제작 방법과 동일하지만 미결정 반도체층의 형태가 실시형태 2 내지 실시형태 4에 설명된 상기 박막 트랜지스터와 다른 구조 및 제작 방법을 설명한다. 구체적으로, 미결정 반도체층에 포함된 비절징 반도체층이 상기 미결정 반도체층의 형성 방법을 고안함으로써 제거되고, 이로 인하여 결정성이 증가되는 형태를 설명한다.
본 실시형태의 박막 트랜지스터에서는, 게이트 절연층을 형성하고나서, 수소, 불소 또는 실리콘, 게르마늄 등의 불소화물과 실리콘 또는 게르마늄을 함유하는 증착 가스를 사용하여 결정핵을 상기 게이트 절연층 위에 형성하고, 결정핵을 실리콘 또는 게르마늄을 함유하는 상기 증착 가스를 사용하여 성장시키고, 이로써 미결정 반도체층을 형성한다. 상기 미결정 반도체층은 상기 게이트 절연층과의 계면 주변의 도전성을 향상시킬 수 있다. 본 실시형태의 상기 박막 트랜지스터를 이 방식으로 형성된 고도전성 미결정 반도체층을 사용하여 형성된 채널 형성 영역의 특징을 갖는다.
수소, 실리콘, 게르마늄 등의 불소화물로서, HF, SiF4, SiHF3, SiH2F2, SiH3F, Si2F6, GeF4, GeHF3, GeH2F2, GeH3F, Ge2F6 등을 사용할 수 있다. 또한, 실리콘 또는 게르마늄을 함유하는 증착 가스로서, SiH4, Si2H2, GeH4, Ge2H6 등을 사용할 수 있다.
여기서, 미결정 반도체층을 형성하는 공정을 도 24를 참조하여 시계열적으로 설명한다. 또한, 상기 결정핵을 형성하는 공정과 막 형성 공정을 상기 게이트 절연층과 상기 미결정 반도체층 사이의 상기 계면의 확장 단면도인 도 22a 및 도 22b와 도 23을 참조하여 설명할 것이다.
도 24는 대표적인 예로서, 미결정 반도체층을 형성하는 공정을 나타내는 타이밍 차트이다. 도 24에서는, 다음의 단계들을 시계열적으로 나타낸다: 우선 대기압으로부터 반응실을 배기한다(진공 배기(600)), 및 상기 진공 배기(600) 후에, 기판 반입(601), 프리베이스 처리(602), 결정핵의 막 처리(603), 막 형성 처리(604), 기판 반출(605) 및 세척(606).
우선, 상기 반응실을 소정의 진공으로 배기한다(진공 배기(600)). 상기 반응실을 10-1Pa보다 낮은 압력으로 배기하는 경우, 터보 분자 펌프 등을 사용한다. 또한, 상기 반응실은 바람직하게는 상기 내벽의 탈가스 처리를 실행하도록 가열 처리한다. 나아가, 상기 반응실의 온도는 상기 기판을 가열하는 상기 가열기를 조작함으로써 안정화된다. 상기 기판은 100℃ 내지 300℃, 바람직하게는 120℃ 내지 220℃으로 가열한다.
다음으로, 기판을 상기 반응실에 접속된 로드락실로부터 상기 반응실로 운송한다(기판 반입(601)). 상기 반응실과 상기 로드락실 사이의 공간이 개방되어 있기 때문에, 이 때 상기 반응실 내의 압력은 상기 로드락실 내의 압력과 실질적으로 같다.
그리고나서, 상기 반응실의 상기 내벽으로 흡수되는 물질을 제거하기 위하여 플라즈마 처리를 수소 또는 수소와 아르곤 같은 희가스의 혼합 가스를 유입시킴으로써 실행한다(프리베이스 처리(602)). 이 경우에, 상기 반응실의 상기 내벽 상의 흡수된 물질은 산소 및 질소와 같은 대기 구성요소, 상기 반응실 세척용 가스에 함유된 원소 등이다. 표면에 부착된 산소, 수증기, 유기 물질, 금속 원소 등이 스퍼터링의 효과에 의해 제거되기 때문에, 바람직하게는 아르곤, 크립톤 또는 크세논과 같은 큰 질량수를 갖는 희가스 원소가 희가스 플라즈마 처리에 사용된다. 수소 플라즈마 처리가 수소 라디칼에 의해 절연층 또는 비정질 반도체층을 에칭함으로써 상기 표면에 흡수된 불순물을 제거하고 깨끗한 표면을 형성하는데 효율적이다. 상기 반응실로 가스를 유입시키기 때문에, 이 때 상기 반응실의 압력은 미리설정된 압력이다.
상기 프리-베이스 처리(602)에서, 플루오로실란 가스는 수소 또는 희가스를 사용한 플라즈마 처리와 동일한 방식으로 불순물을 제거하고 상기 기판의 표면을 세척하는 상기 반응실로 유입시킬 수도 있다. 이는 파선(607)에 의해 도시되어 있다.
다음으로, 결정핵을 형성한다. 불소와 수소, 실리콘, 게르마늄 등의 불소화물(예를 들어, 플루오로실란)과 수소의 혼합 가스 및 실리콘 또는 게르마늄을 함유하는 증착 가스(예를 들어, 실란)을 상기 반응실로 유입시켜서 상기 결정핵을 글로우 방전 플라즈마에 의해 형성한다(결정핵의 형성 처리(603)). 글로우 방전 플라즈마에 의해, 불소 라디칼을 플루오로실란으로부터 형성한다. 이러한 불소 라디칼은 미결정 반도체보다 용이하게 에칭되는 비정질 반도체를 선택적으로 에칭할 수 있다. 그러므로, 미결정 반도체의 결정핵을 선택적으로 용이하게 형성한다. 결과적으로, 도 22a에 도시된 바와 같이, 결정핵(611)을 상기 게이트 절연층(610) 상에 증착시킨다. 또는, 불소 또는 수소, 실리콘, 게르마늄 등의 불소화물 대신에 염화실란을 사용할 수 있다.
다음으로, 미결정 실리콘층을 형성한다(막-형성 처리(604)). 상기 미결정 실리콘층은 실란 가스와 희석 가스(수소 및/또는 희가스)의 혼합 가스를 사용하여 글로우 방전 플라즈마에 의해 증착시킨다. 실란 가스는 상기 희석 가스로 10 내지 2000배 묽게 희석시킨다. 상기 기판을 가열하는 온도는 100 내지 300℃, 바람직하게는 120 내지 220℃이다. 상기 기판 가열을 위한 온도를 120 내지 220℃의 온도가 되도록 설정함으로써, 상기 미결정 실리콘층의 성장 표면을 수소로 불활성화할 수 있고, 미결정 실리콘의 성장을 촉진시킬 수 있다. 상기 막 형성 처리(604)에서, 활성종인 SiH 라디칼, SiH2 라디칼 및 SiH3 라디칼을 상기 결정핵(611)과 결합하여 결정을 성장시킨다. 그 결과, 상기 미결정 반도체층(612)을 형성할 수 있다. 이 때, 핵으로서 상기 결정핵(611)을 사용하여 상기 미결정 반도체의 종방향 성장이 일어나기 때문에, 결정 성장은 상기 게이트 절연층(610)의 표면에 대하여 법선 방향으로 생성되며, 이로 인하여 도 22b에 도시된 바와 같이, 주상 미결정(612a)이 배열된 상기 미결정 반도체층(612)을 형성할 수 있다. 즉, 상기 미결정 반도체층을 상기 게이트 절연막과 상기 미결정 반도체층 사이의 계면에 비정질층을 형성하지 않고 상기 게이트 절연층 위에 형성할 수 있다. 나아가, 결정핵(603)의 상기 형성 처리에만 플루오로실란을 사용하여 상기 결정핵을 형성하고 상기 막 형성 처리(604)에는 플루오로실란을 사용하지 않음으로써, 상기 미결정 반도체층에 함유된 불소의 농도를 감소시킬 수 있다. 나아가, 상기 미결정 반도체층을 플루오로실란 없이 실란을 사용하여 형성하기 때문에,플루오로실란을 사용하여 상기 미결정 반도체층을 형성하는 경우와 비교하여 상기 막의 응력 생성을 억제할 수 있어서, 막 필링을 방지할 수 있다.
상기 미결정 반도체층을 형성하는 상기 막 형성 처리(604)에서의 전력을 결정핵의 상기 형성 처리(603)에서보다 낮게 함으로써, 상기 결정핵의 이온 충격을 저감시킬 수 있고 상기 결정핵을 파손시키지 않고 결정 성장을 생성할 수 있다.
상기 막 형성 처리(604)에서, 결정핵(603)의 상기 막 처리에서보다 작은 유량비로 플루오로실란을 상기 반응실로 유입시킴으로써, 상기 미결정 반도체층 내의 비정질 반도체를 불소 라디칼로 에칭할 수 있으며, 상기 미결정 반도체층(612)내의 미결정 구성요소의 상기 비율이 증가될 수 있다. 이는 파선(608)에 의해 표시된다.
나아가, GeH4와 같은 게르마늄 수소화물 또는 GeF4와 같은 게르마늄 불소화물을 실란과 같은 가스에 혼입하여서 상기 에너지 밴드를 0.9eV 내지 1.1eV로 조정할 수 있다. 게르마늄을 실리콘에 첨가하는 경우, 박막 트랜지스터의 온도 특성을 변경할 수 있다.
도 23에 도시된 미결정 반도체층을 형성하는 종래 방법에서는, 비정질 반도체층(613)을 많은 경우 불순물 원소 또는 격자 부정합과 같은 요인에 기인하여 초기 단계에서 형성한다. 박막 트랜지스터 내의 상기 게이트 절연막의 근처의 상기 미결정 반도체층에서 캐리어가 흘러다니기 때문에, 상기 게이트 절연층과의 계면 또는 근처에서 상기 비정질층(613) 형성이 캐리어 이동도를 감소시키고 소량의 전류를 유도하므로, 상기 박막 트랜지스터의 상기 전기적 특성을 손상시킨다.
그러나, 본 실시형태에서 설명된 바와 같이, 상기 결정핵의 형성 처리(603)와 상기 막 형성 처리(604)에 의하여 결정의 종방향 성장(상기 게이트 절연층의 상기 표면에 대하여 상기 법선 방향으로)이 핵으로서 상기 결정핵(611)을 이용하여 일어난다; 그러므로, 상기 미결정 반도체층의 상기 두께 방향으로의 상기 결정성이 향상될 수 있다.
본 실시형태에서는, 주파수가 1 내지 20MHz(대표적으로 13.56MHz)인 고주파 전원 또는 VHF 밴드에서 주파수가 대략 20 내지 120 MHz인 고주파 전원을 인가하여 플라즈마를 생성한다.
플라즈마 CVD 장치의 반응실을 상기 기판 반입(601) 전에 반도체막으로 프리 코팅함으로써, 상기 미결정 반도체층이 불순물(상기 반응실을 형성하는 금속)을 포함하는 것을 방지할 수 있다. 즉, 상기 반응실을 반도체막(예를 들어, 실리콘)으로 피복하여, 상기 반응실이 플라즈마에 의해 에칭되는 것을 방지할 수 있고 상기 미결정 반도체층 내의 불순물 농도를 저감시킬 수 있다.
막 형성 처리(604)의 단계에서, 실란 및 수소 대신에 헬륨을 반응 가스에 첨가시켜도 좋다. 헬륨은 24.5eV 정도의 이온화 에너지를 가지지만, 상기 이온화 에너지 수준보다 더 낮은 약 20eV의 수준에서 준안정 상태를 갖는다. 따라서, 토출을 유지하는 동안 이온화를 위하여 단지 약 4eV가 필요할 뿐이다. 그러므로, 헬륨의 토출 시작 전압은 낮다. 이러한 특성에 의하여, 헬륨이 플라즈마를 안정하게 지지할 수 있다. 게다가, 단일 플라즈마를 형성할 수 있어서 상기 미결정 반도체층이 증착되는 상기 기판이 대면적인 경우에도 플라즈마 밀도가 균등화되고 미결정 반도체층이 일정하게 형성될 수 있다.
상기 미결정 반도체층을 전술한 바와 같이 형성한 후, 실란, 수소 등의 반응 가스의 공급을 중단하고 고주파 전원의 공급을 중단하고나서, 상기 기판을 상기 반응실로부터 상기 로드락실로 운송한다(기판 반출(605)). 막 형성 처리를 그 이후 즉시 다른 기판 상에서 실행하는 경우, 상기 동일한 처리를 상기 기판 반입(601)의 단계로부터 실행한다.
상기 기판을 운송한 후, 상기 반응실에 부착된 막 또는 파우더를 제거하는 것이 바람직하다(세척 (606)). 상기 반응실의 상기 세척을 NF3 또는 SF6에 의해 대표되는 에칭 가스를 유입시켜서 플라즈마의 생성에 의해 실시한다. 또는, 플라즈마를 사용하지 않고 에칭할 수 있는 ClF3와 같은 가스를 유입시켜서 상기 세척(606)을 실행한다. 상기 기판 가열용 상기 가열기의 전원을 꺼서 상기 온도가 떨어질 때에 상기 반응실의 상기 세척을 실행하는 것이 바람직하다. 이는 상기 에칭에 의해 반응 부산물의 생성을 상기 반응실의 온도를 감소시킴으로써 억제할 수 있기 때문이다.
상기 미결정 반도체층(612)을 1nm 내지 200nm, 바람직하게는 1nm 내지 100nm, 더욱 바람직하게는 1nm 내지 50nm의 두께로 형성한다. 상기 미결정 반도체층(612)은 후에 형성되는 박막 트랜지스터의 채널 형성 영역으로 기능한다. 나아가, 상기 미결정 반도체층(612)을 그 두께로 감소시키기 위하여 에칭하여도 좋다. 상기 미결정 반도체층(612)의 두께를 1nm 내지 50nm로 감소시킴으로써, 완전 공핍형의 박막 트랜지스터를 형성할 수 있다.
원자가 전자 조절용으로 어떠한 불순물 원소도 의도적으로 첨가하지 않는 경우에 미결정 반도체층은 약 n-형 도전성을 나타내는 경향이 있다. 그러므로, 상기 미결정 반도체층의 형성과 동시에 또는 후에 상기 박막 트랜지스터의 채널 형성 영역으로서 기능하는 미결정 반도체층에 p-형 도전성을 부여하는 불순물 원소를 첨가함으로써 박막 트랜지스터의 상기 임계값을 조절할 수 있다. p-형 도전성을 부여하는 불순물 원소의 대표적인 예는 보론이고, B2H6 또는 BF3와 같은 불순물을 1ppm 내지 1000ppm, 바람직하게는 1ppm 내지 100ppm의 비율로 실리콘 수소화물에 혼입할 수 있다. 보론의 농도를 1×1014 내지 6×1016atomsㆍcm-3으로 설정하는 것이 바람직하다.
또한, 상기 미결정 반도체층 내의 상기 산소 농도는 바람직하게 5×1019atomsㆍcm-3이하이고, 더욱 바람직하게 1×1019atomsㆍcm-3이하이며 상기 미결정 반도체층 내의 각 질소 농도 및 탄소 농도는 바람직하게 3×1018atomsㆍcm-3이하이다. 산소, 질소 및 탄소를 상기 미결정 반도체층으로 혼입시키는 온도의 감소에 의하여, 상기 미결정 반도체층이 n-형으로 변하는 것을 방지할 수 있다.
또한, 상기 미결정 반도체층(612)가 미결정을 포함하기 때문에, 비정질 반도체층보다 낮은 저항성을 갖는다. 그러므로, 상기 미결정 반도체층(612)을 사용하는 상기 박막 트랜지스터는 상승부에서 가파른 경사를 갖는 곡선으로 나타내는 전류-전압 특성을 갖고, 스위칭 소자로서 우수한 반응성을 가지며, 고속으로 동작할 수 있다. 미결정 반도체층(612)을 박막 트랜지스터의 채널 형성 영역으로 사용하는 경우, 상기 박막 트랜지스터의 상기 임계 전압에서의 변동이 억제될 수 있다. 따라서, 전기적 특성에서 작은 변동을 갖는 표시 장치를 제작할 수 있다.
나아가, 상기 미결정 반도체층(612)은 비정질 반도체층보다 높은 이동도를 갖는다. 표시 소자에서 상기 미결정 반도체층(612)으로 형성된 채널 형성 영역을 갖는 박막 트랜지스터를 각 화소에 대한 스위치로 사용함으로써, 상기 채널 형성 영역의 면적, 즉, 상기 박막 트랜지스터의 면적을 저감시킬 수 있다. 따라서, 하나의 화소에서 상기 박막 트랜지스터에 의해 점유되는 면적이 감소되고, 상기 화소의 개구율이 증가될 수 있다. 따라서, 상기 표시 장치를 고화질을 가질 수 있다.
게다가, 극소량의 누설 전류와 고내압 특성을 갖는 박막 트랜지스터를 제작할 수 있다. 전술한 바와 같은 상기 박막 트랜지스터는 우수한 전기적 특성을 가질 수 있다.
본 실시형태는 실시형태 5와 조합할 수 있다.
(실시형태 7)
실시형태 7에서는, 실시형태 2 내지 실시형태 4에 설명된 상기 박막 트랜지스터의 구조 및 제작 방법과 동일하지만 미결정 반도체층의 형태가 실시형태 2 내지 실시형태 4에 설명된 상기 박막 트랜지스터와 다른 구조 및 제작 방법을 설명한다. 구체적으로, 미결정 반도체층의 형성 방법이 실시형태 6에서의 방식과 다른 방식으로 고안되어서, 상기 미결정 반도체층의 결정성을 향상시킬 수 있다.
본 실시형태의 박막 트랜지스터에서, 미결정 반도체층을 형성한 후, 상기 미결정 반도체층의 상기 표면을 레이저광으로 조사하여서, 상기 미결정 반도체층의 결정성을 증대시킨다. 레이저광으로 상기 미결정 반도체층을 조사함으로써, 게이트 절연층과 상기 미결정 반도체층 사이의 상기 계면에서의 결정성을 증대시키므로, 상기 미결정 반도체층으로 채널 형성 영역을 형성하는 보텀-게이트 구조를 갖는 박막 트랜지스터를 제작할 수 있다. 그러므로, 높은 캐리어 이동도와 같은 우수한 전기적 특성을 갖는 박막 트랜지스터를 제작할 수 있다.
상기 미결정 반도체층을 형성하고나서 상기 미결정 반도체층을 레이저광으로 조사한다. 상기 레이저 조사는 상기 미결정 반도체층을 용융시키지 않을 정도의 에너지로 실행한다. 즉, 본 실시형태에 따른 레이저 공정(이하,"LP"라고도 함)은 복사열에 의해 상기 미결정 반도체층을 용융시키지 않고 행하는 고상(solid phase) 결정 성장에 의해 실행한다. 즉, 상기 레이저 공정은 증착된 미결정 반도체층이 액상으로 되지 않는 임계 영역을 이용하고, 이러한 의미로 상기 레이저 공정을 "임계 성장"이라 하여도 좋다.
상기 레이저광은 상기 미결정 반도체층과 상기 게이트 절연층 간의 상기 계면에 영향을 미칠 수 있고, 이로써 상기 표면으로부터 상기 미결정 반도체층과 상기 게이트 절연층 간의 상기 계면으로, 결정핵으로서 기능하는 상기 미결정 반도체층의 상기 표면측 상의 결정이 고상에서 성장한다; 따라서, 주상형의 결정이 성장한다. 상기 LP에 의한 상기 결정 성장은 결정 입자의 크기를 증가시키지 않고 상기 미결정 반도체층의 두께 방향으로 결정성을 향상시킨다. 즉, 상기 LP는 상기 게이트 절연층과의 계면 영역 주변에서 상기 결정성을 향상시키는 효과를 가지며, 특히, 보텀 게이트 구조를 갖는 상기 박막 트랜지스터의 상기 전기적 특성을 향상시킨다.
이러한 임계 성장은 상기 LP가 실행된 상기 미결정 반도체층의 상기 표면 상에 평탄화를 유지하는 특징을 가지며, 이는 거친 표면("리지"라고 불리는 역 T자형에서의 부분)을 갖는 종래의 저온 폴리실리콘과 다르다. 전술한 바와 같이, 상기 레이저광을 증착된 미결정 반도체층에 직접 조사함으로써 획득한 본 실시형태의 미결정 반도체층은 종래의 증착된 미결정 반도체층 또는 가열 실행에 의해 변질된 미결정 반도체층과 다른 성장 메카니즘과 막질을 갖는다. 증착된 미결정 반도체층 상에 LP를 실행함으로써 획득된 상기 미결정 반도체층을 LPSAS(laser process semi-amorphous semiconductor)층이라고 한다.
또한, LPSAS층은 미결정을 포함하기 때문에, 비정질 반도체층보다 낮은 저항을 갖는다. 그러므로, LPSAS층을 사용하는 박막 트랜지스터는 전류-전압을 나타내는 곡선이 가파른 경사를 갖는 전류-전압 특성을 갖고, 스위칭 소자로서 반응 속도가 우수하므로; 고속으로 동작할 수 있다. 박막 트랜지스터의 채널 형성 영역 내의 상기 미결정 반도체층의 사용으로, 박막 트랜지스터의 임계 전압의 변동을 제재할 수 있다. 따라서, 전기적 특성에서 작은 변동을 갖는 표시 장치를 제작할 수 있다.
나아가, 상기 LPSAS층은 비정질 반도체층보다 높은 이동도를 갖는다. 그러므로, 채널 형성 영역이 LPSAS층으로 형성된 박막 트랜지스터를 표시 소자의 스위칭 소자로 사용하면, 상기 채널 형성 영역의 면적을 저감시킬 수 있다; 즉, 상기 박막 트랜지스터의 면적을 저감시킬 수 있다. 따라서, 일 화소에서 상기 박막 트랜지스터에 의해 점유되는 면적을 줄이고, 상기 화소의 개구율을 향상시킬 수 있다. 따라서, 상기 표시 장치는 고화질을 가질 수 있다.
엑시머 레이저를 LP를 위해 사용하는 경우, 펄스 반복율을 1Hz 이상 10MHz 이하로, 바람직하게는 100Hz 내지 10kHz로 설정하고, 상기 레이저 에너지는 0.2Jㆍcm-2 내지 0.35Jㆍcm-2(대표적으로, 0.2Jㆍcm-2 내지 0.3Jㆍcm-2)이다. 또한, YAG 레이저를 사용하는 경우에는, 제 3 고조파를 사용하고, 반복율은 1Hz 이상 10MHz 미만으로 설정하고, 상기 레이저 에너지를 0.2Jㆍcm-2 내지 0.35Jㆍcm-2(대표적으로, 0.2Jㆍcm-2 내지 0.3Jㆍcm-2)로 설정하는 것이 바람직하다.
상기 레이저광의 레이저 발진기로서, 펄스 발진 또는 연속 발진을 가능하게 하는 레이저를 사용할 수 있다. 레이저 파장으로, 가시영역으로부터 자외선 영역의 파장(800nm 이하인), 바람직하게는 자외선 영역의 파장(400nm 이하)을 사용하여 상기 레이저광이 조사된 영역에 의해 효율적으로 흡수된다. 300 내지 400nm의 파장에서 자외선 광 영역 내의 레이저 광을 사용함으로써, 상기 레이저 광이 상기 미결정 반도체층에 의해 효율적으로 흡수될 수 있다. 상기 레이저로서, 다음을 사용할 수 있다: KrF, ArF, XeCl, XeF 등의 엑시머 레이저; N2, He, He-Cd, Ar, He-Ne, HF, CO2 등의 가스 레이저; Cr, Nd, Er, Ho, Ce, Co, Ti, Yb 또는 Tm으로 도핑된 YAG, GdVO4, YVO4, YLF, YAlO3, ScO3, Lu2O3 또는 Y2O3와 같은 결정을 사용하는 고상 레이저; KGW 레이저, KYW 레이저, 알렉산드라이트 레이저 또는 Ti와 같은 고상 레이저; 사파이어 레이저; 헬륨 카드뮴 레이저와 같은 금속 증기 레이저 등. 나아가, 상기 고상 레이저에 대하여는 기본파의 제 2 고조파로부터 제 5 고조파 중 하나를 적용하는 것이 바람직하다. 대표적으로, 400nm 이하인, 대표적으로는 308nm인 파장을 갖는 엑시머 레이저광 또는 YAG 레이저의 제 3 고조파를 상기 레이저 광으로 사용하여도 좋다.
상기 LP 공정에서, 예를 들어, 730mm×920mm의 유리 기판 위의 미결정 반도체층을 선상 레이저 광으로 레이저 광을 집광함으로써 단일 레이저 빔 스캔으로 진행할 수 있다. 이 경우에는, 상기 LP는 0 내지 98%, 바람직하게는 85 내지 95%의 중첩 선상 레이저 광의 비율(중첩비)로 실행한다. 따라서, 기판 1매당 처리 시간이 단축될 수 있고, 생산성이 향상될 수 있다. 상기 레이저 광의 형태는 선형으로 한정되지 않으며, 유사한 처리를 평면 레이저 광을 이용하여 실행할 수도 있다. 나아가, 상기 LP는 상기 유리 기판의 크기에 의해 한정되지 않고, 상기 LP를 다양한 크기의 기판에 이용할 수 있다. 상기 LP는 상기 미결정 반도체층과 상기 게이트 절연층 사이의 계면 주변에서의 결정성을 향상시키고 박막 트랜지스터의 전기적 특성을 개선시키는 효과가 있다.
나아가, 상기 레이저 광으로 연속파 레이저 빔을 사용하는 경우에는, 레이저 발진기와 기판 사이에 폴리곤 미러 및 갈바노미터 미러를 설치하고, 고속으로 상기 레이저광을 주사함으로써, LP의 스루풋을 향상시킬 수 있고, 상기 LP를 크기가 예를 들어, 730mm×920mm인 유리 기판, 또는 이보다 더 큰 크기를 갖는 유리 기판 위에 형성된 미결정 반도체층 상에 실행할 수 있다.
상기 미결정 반도체층을 아르곤 환경, 아르곤 및 수소의 환경, 질소 환경 등에서 레이저광으로 조사할 수 있다. 전술한 바와 같이 불활성 환경에서 레이저광으로 상기 미결정 반도체층을 조사함으로써 상기 LPSAS층 상의 산소막의 형성을 제재할 수 있다.
나아가, 상기 레이저광으로 상기 미결정 반도체층을 조사하기 전에 상기 미결정 반도체층의 상기 표면의 세정은 상기 미결정 반도체층의 표면에 부착된 불순물이 레이저광으로의 상기 조사에 의해 상기 미결정 반도체층으로 유입되는 것을 방지할 수 있다.
상기 미결정 반도체층에는 레이저 조사 뿐 아니라 가열이 행해질 수 있다. 대표적으로, 상기 기판이 300 내지 400℃로 가열되는 동안 레이저 조사를 실행함으로써 상기 미결정 반도체층의 상기 결정성을 향상시킬 수 있다. 또는, 레이저광 또는 강광(intense light)으로 조사함으로써 상기 미결정 반도체층의 상기 온도를 증가시킬 수도 있다. 상기 강광의 예로는, 적외광, 특히 1 내지 2㎛(바람직하게는, 할로겐광(1.3㎛))의 피크를 갖는 적외선을 사용할 수 있다.
산소막을 상기 LPSAS층의 표면 상에 형성하는 경우, 상기 산소막은 습식 에칭에 의해 제거되는 것이 바람직하다. 그 결과, 상기 LPSAS층과 비정질 반도체층 사이의 계면에서 형성된 절연막에 의해 발생되는 캐리어 이동의 저해를 저감시키는 것이 가능하다.
나아가, 상기 LPSAS층을 더 얇은 두께로 에칭하여도 좋다. 만약 상기 LPSAS층이 1 내지 50nm의 두께를 갖게 되면, 완전 공핍형의 박막 트랜지스터를 제작할 수 있다.
본 실시형태에서 설명된 바와 같이, 본 발명에 따라 극소량의 누설 전류와 고내압을 갖는 박막 트랜지스터를 제작할 수 있다. 전술한 바와 같이 상기 박막 트랜지스터는 우수한 전기적 특성을 가질 수 있다.
본 실시형태는 실시형태 5 및 실시형태 6과 조합할 수 있다.
(실시형태 8)
본 발명의 박막 트랜지스터는 광범위한 범위의 액정 표시 장치에 적용될 수 있다. 실시형태 8에서는, 상기 실시형태 중 어느 방법에 따라 형성된 박막 트랜지스터를 포함하는 액정 표시 장치를 설명한다.
우선, VA(vertical alignment) 방식의 액정 표시 장치에 대하여 설명한다. VA 방식은 전압이 인가되지 않은 때 액정 분자의 종축이 패널면에 수직인 방식이다. 특히, 본 실시형태에서는, 화소(픽셀)가 몇 개의 영역(서브픽셀)으로 분리되어서 분자들이 다른 방향으로 배열되도록 고안되었다. 이를 도메인 멀티플리케이션 또는 멀티-도메인이라고 한다. 이하에서는, 멀티-도메인 액정 표시 장치를 설명한다.
도 25는 화소 전극이 형성된 기판측의 상면도이다. 도 26은 도 25에서 선 A-B에 있어서의 단면도를 도시한다. 나아가, 도 27은 대향 전극이 형성된 기판측의 상면도이다.
도 26은 기판(800)과 상기 기판(800)에 대향하는 기판(801)이 있고, 그 사이에 액정이 주입된 상태를 도시한다. 박막 트랜지스터(813), 상기 박막 트랜지스터(813)의 소스 전극층 또는 드레인 전극층에 접속된 화소 전극(810) 및 보유 용량부(815)가 상기 기판(800) 위에 형성된다. 대향 전극(819)은 상기 기판(801)에 구비된다.
스페이서(820)가 상기 기판(801)에 형성되는 위치에서는, 차광층(817), 제 1 착색층(818a), 제 2 착색층(818b), 제 3 착색층(818c) 및 상기 대향 전극(819)를 형성한다. 상기 스페이서(820)가 형성된 영역에 상기 착색층들을 적층하는 구조에서, 상기 액정의 배향을 제어하는 돌기(821)의 높이와 상기 스페이서(820)의 높이는 서로 다르다. 배향막(823)은 상기 화소 전극(819) 위에 형성된다. 배향막(822)을 상기 대향 전극(819)와 접촉되도록 구성한다. 액정층(824)을 상기 배향막(822) 및 상기 배향막(823) 사이에 구성한다.
스페이서(820)로서, 포스트 스페이서(주상 스페이서)를 도 26에서 사용하지만, 본 발명에서는 이에 한정하지 않는다. 비드 스페이서(구상 스페이서)를 상기 스페이서로 사용하여도 좋다. 나아가, 상기 스페이서(820)를 상기 기판(800) 위에 형성된 상기 화소 전극(810) 상에 설치하여도 좋다.
상기 박막 트랜지스터(813), 상기 박막 트랜지스터(813)에 접속된 상기 화소 전극(810) 및 보유 용량부(815)를 상기 기판(800) 위에 구성한다. 상기 화소 전극(810)과 배선(806)은 절연층(807) 및 절연층(808)을 통과하는 개구부(809)를 통하여 접속된다. 상기 절연층(807)은 상기 박막 트랜지스터(813), 상기 배선(806) 및 상기 보유 용량부(815)를 덮도록 형성된다. 상기 절연층(808)은 상기 절연층(807)을 덮도록 형성된다. 상기 박막 트랜지스터(813)은 상기 실시형태에서 설명된 방법 중 하나의 방법으로 형성될 수 있다. 또한, 상기 보유 용량부(815)는 상기 박막 트랜지스터(813)의 게이트 전극의 형성과 동일한 단계에서 동일한 방식으로 형성된 도전층과 주사선 사이 및 상기 박막 트랜지스터(813)의 소스 전극의 형성과 동일한 단계에서 동일한 방식으로 형성된 도전층과 주사선 사이에 상기 박막 트랜지스터(813)의 게이트 절연층을 끼워넣어서 형성된다.
액정 소자는 상기 배향막(823)을 갖는 상기 화소 전극(810), 상기 배향막(822)을 갖는 상기 대향 전극(819), 및 그 사이에 개재된 상기 액정층(824)이 중첩되어 형성된다.
도 25는 상기 기판(800) 측의 상면도이다. 상기 화소 전극(810)은 실시형태 2에서 설명된 상기 화소 전극층과 동일한 재료를 사용하여 형성된다. 상기 화소 전극(810)은 슬릿(811)를 구비한다. 상기 슬릿(811)은 상기 액정의 배향을 제어하는 데 사용된다.
도 25에 도시된 박막 트랜지스터(814)는 상기 박막 트랜지스터(813)과 동일한 방식으로 형성될 수 있다. 상기 박막 트랜지스터에 접속된 상기 화소 전극(812)은 상기 화소 전극(810)와 동일한 재료와 방식으로 형성될 수 있다. 또한, 보유 용량부(816)는 상기 보유 용량부(815)와 동일한 방식으로 형성될 수 있다.
상기 박막 트랜지스터(813) 및 상기 박막 트랜지스터(814)의 소스 및 드레인은 배선(815)에 접속된다. 상기 액정 패널의 한 화소는 상기 화소 전극(810) 및 상기 화소 전극(812)을 포함한다. 상기 화소 전극(810) 및 상기 화소 전극(812)은 서브픽셀을 포함한다.
도 27은 상기 기판(801)측의 상면도이다. 상기 대향 전극(819)은 상기 차광층(817) 위에 형성된다. 상기 대향 전극(819)은 상기 화소 전극(810)과 동일한 재료를 사용하여 형성하는 것이 바람직하다. 상기 액정의 배향을 제어하기 위한 상기 돌기(821)는 상기 대향 전극(819)과 접촉되도록 형성된다. 나아가, 상기 스페이서(820)는 상기 차광층(817)과 중첩하는 소정의 영역에 형성된다. 도 27에서, 해칭은 상기 차광층(817), 상기 스페이서(820) 및 상기 돌기(821)상에만 한다.
도 28은 전술한 화소 구성의 등가 회로를 도시한다. 상기 박막 트랜지스터(813) 및 상기 박막 트랜지스터(814)이 게이트는 주사선으로 기능하는 배선(802)에 둘 다 접속된다. 상기 박막 트랜지스터(813) 및 상기 박막 트랜지스터(814)의 각 소스 및 드레인 중 하나가 상기 배선(805)에 접속되고, 나머지는 상기 보유 용량부(815) 및 상기 보유 용량부(816)을 통하여 상기 배선(803) 및 상기 배선(804)에 접속된다. 도 28에서는, 용량선으로 기능하는 배선(803)의 전위와 용량선으로 기능하는 배선(804)의 전위가 다른 경우, 액정 소자(825) 및 액정 소자(826)의 동작이 서로 다를 수 있다. 즉, 상기 배선(803) 및 상기 배선(804)의 전위를 개별적으로 제어함으로써 시야각이 증가된다.
전압이 상기 슬릿(811)을 형성하는 상기 화소 전극(810)에 인가되는 경우(상기 화소 전극(810)의 전위는 상기 대향 전극(819)의 전위와 다르다), 전계 왜곡이 상기 슬릿(811) 근처에서 발생하여 기울어진 전계를 생성할 수 있다. 상기 기판(801) 측상의 상기 슬릿(811)과 상기 돌기(821)가 상호적으로 배치되는 경우, 기울어진 전계가 효율적으로 생성되므로, 상기 액정의 배향을 제어할 수 있다. 그러므로, 상기 액정의 배향의 방향이 위치에 따라 다르게 형성된다. 즉, 상기 액정 패널의 시야각이 도메인 멀티플리케이션에 의해 증가된다.
다음으로, 전술한 장치와 다른 VA 방식 액정 표시 장치를 도 29 내지 도 32를 참조하여 설명한다.
도 31은 화소 전극이 형성된 기판측의 상면도이다. 도 29는 도 31에서의 선 C-D를 따라 도시된 횡단면도이다. 또한, 도 32는 대향 전극이 형성된 기판측의 상면도이다. 여기서, 설명은 이러한 도면을 참조하여 이루어진다.
도 29 내지 도 32에 도시된 상기 액정 표시 장치의 상기 화소 각각에서, 하나의 화소는 복수의 화소 전극을 포함하고 박막 트랜지스터는 상기 복수의 화소 각각에 접속된다. 즉, 상기 화소는 멀티 도메인 화소이다. 상기 박막 트랜지스터는 다른 게이트 신호에 의해 구동된다. 즉, 상기 각 화소 전극에 인가되는 신호는 독립적으로 제어될 수 있다(도 30 참조).
화소 전극(834)은 개구부(833)을 통하여 배선(831)에 의해 박막 트랜지스터(838)에 접속된다. 화소 전극(836)은 개구부(837)을 통하여 배선(832)에 의해 박막 트랜지스터(839)에 접속된다. 상기 박막 트랜지스터(838)의 게이트 전극에 접속된 주사선으로 기능하는 배선(828)과 상기 박막 트랜지스터(839)의 게이트 전극에 접속된 주사선으로 기능하는 배선(829)을 분리하여 다른 게이트 신호를 상기 게이트 전극에 인가할 수 있다. 한편, 신호선으로는, 상기 박막 트랜지스터(838) 및 상기 박막 트랜지스터(839)가 배선(830)을 공용한다. 상기 박막 트랜지스터(828) 및 상기 박막 트랜지스터(839) 각각으로는, 전술한 실시형태의 제작 방법에 따라 형성된 박막 트랜지스터를 적절하게 사용할 수 있다.
보유 용량부(840)는 상기 박막 트랜지스터(838)에 접속된다. 보유 용량부(841)는 상기 박막 트랜지스터(839)에 접속된다. 상기 보유 용량부(840)는 상기 배선(831), 상기 배선(700) 및 그 사이에 개재된 상기 절연층(701)을 포함한다. 상기 보유 용량부(841)은 상기 배선(832), 상기 배선(700) 및 그 사이에 개재된 상기 절연층(701)을 포함한다. 상기 절연층(701)은 상기 박막 트랜지스터(838) 및 상기 박막 트랜지스터(839)의 게이트 절연층으로 기능한다.
개구부(833) 및 개구부(837)은 상기 박막 트랜지스터(838) 및 상기 박막 트랜지스터(839)를 덮고 있는 상기 절연층(702) 및 상기 절연층(703)를 통과하도록 형성된다.
상기 배선(700)은 용량선으로 기능하고, 일정한 전위(공통 전위)를 유지한다.
상기 화소 전극(834) 및 상기 화소 전극(836)은 다른 형태를 가지며(도 31 참조) 상기 슬릿(835)에 의해 분리된다. 구체적으로, 상기 화소 전극(836)은 V자형인 상기 화소 전극(834)의 외부측을 둘러싸도록 형성된다. 상기 박막 트랜지스터(838) 및 상기 박막 트랜지스터(839)를 사용함으로써 전압 인가의 타이밍은 상기 화소 전극(834) 및 상기 화소 전극(835) 사이에서 서로 다르므로, 액정의 배향을 제어할 수 있다. 도 30은 상기 화소 구조의 등가 회로이다. 다른 게이트 신호는 상기 배선(828)과 상기 배선(829)에 공급되고 상기 박막 트랜지스터(838) 및 상기 박막 트랜지스터(839)의 동작 타이밍이 다르게 구성될 수 있다.
대향 기판(827)은 차광층(842), 착색층(843) 및 대향 전극(845)으로 형성된다. 또한, 평탄화층(844)은 상기 착색층(843) 및 상기 대향 전극(845) 사이에 형성되고 상기 액정의 배향 무질서를 방지한다. 도 32는 상기 대향 기판측의 상면도이다. 상기 대향 전극(845)은 다른 화소 간에 공유되고 슬릿(846)을 구비한다. 상기 화소 전극(834, 836)측 상의 상기 슬릿(846) 및 상기 슬릿(835)이 상호적으로 구비되는 경우, 경사진 전계가 효율적으로 발생되므로, 상기 액정의 배향을 제어할 수 있다. 그러므로, 상기 액정의 배향의 방향은 제 1 액정 소자(850) 및 제 2 액정 소자(851)에서 상이할 수 있고, 넓은 시야각이 실현될 수 있다.
상기 제 1 액정 소자(850)은 배향막(848)을 갖는 상기 화소 전극(834), 액정층(849), 및 배향막(847)을 갖는 상기 대향 전극(845)의 중첩으로 형성된다. 또한, 제 2 액정 소자(851)는 배향막(848)을 갖는 상기 화소 전극(836), 액정층(849), 및 배향막(847)을 갖는 상기 대향 전극(845)의 중첩함으로써 형성된다. 그러므로, 도 29 내지 도 32에 도시된 상기 화소 구조 각각에서, 상기 제 1 액정 소자(850) 및 상기 제 2 액정 소자(851)가 하나의 화소에 구비된 멀티 도메인 구조가 형성된다.
본 발명은 횡전계 방식 액정 표시 장치에 적용될 수도 있다. 횡전계 방식은 액정층이 셀에서 액정 분자로 수평으로 전계를 인가함으로써 계조를 표현하도록 구동되는 방식이다. 횡전계 모드에 따라, 상기 시야각이 대략 180도까지 확장될 수 있다. 이하, 본 발명을 적용하는 횡전계 방식 액정 표시 장치를 도 33 및 도 34를 참조하여 설명한다.
도 33은 박막 트랜지스터(864)와 상기 박막 트랜지스터(864)에 접속되는 화소 전극(862)를 구비한 기판(852)와 상기 기판(852)에 대향하는 기판(853)이 서로 대면하고 액정이 그 사이에 주입되는 상태를 도시하고 있다. 상기 기판(853)은 차광층(865), 착색층(866) 및 평탄화층(867)을 구비한다. 화소 전극이 상기 기판(852) 위에 형성되더라도, 화소 전극이 상기 기판(853) 상에 형성되지는 않는다. 액정층(868)은 상기 기판(852) 및 상기 기판(853) 사이에 액정의 주입으로 이루어진다. 상기 기판(852)은 배향막(873)을 가지고, 상기 기판(853)은 배향막(875)을 가지고, 상기 배향막(875) 및 상기 배향막(873)은 상기 액정층(868)에 접촉되도록 형성된다.
대향 전극(856), 상기 대향 전극(856)에 접속되는 용량선으로 기능하는 배선(854) 및 상기 박막 트랜지스터(864)는 상기 기판(852) 위에 형성된다. 상기 실시형태 중 하나에 따라 형성된 박막 트랜지스터를 상기 박막 트랜지스터(864)로 적절하게 사용할 수 있다. 상기 대향 전극(856)을 실시형태 2에서 설명된 상기 화소 전극과 동일한 재료를 사용하여 형성할 수 있다. 또한, 상기 대향 전극(856)은 화소 형태에서 대략적으로 구별되는 형태로 형성한다. 제 1 절연층(855)은 상기 대향 전극(856)과 상기 배선(854) 위에 구성한다. 상기 제 1 절연층(855)을 상기 박막 트랜지스터(864)의 게이트 전극으로 기능하는 상기 배선(818) 위에 형성하고, 상기 제 1 절연층(855)은 상기 박막 트랜지스터(864)의 게이트 절연층으로 기능한다.
상기 박막 트랜지스터(864)의 소스 전극 및 드레인 전극과 상기 박막 트랜지스터(864)의 상기 소스 전극 및 상기 드레인 전극에 접속된 배선(858) 및 배선(859)을 상기 제 1 절연층(855) 위에 구성한다. 상기 배선(858)은 액정 표시 장치에서 영상 신호가 입력되는 신호선이다. 상기 배선은 한 방향으로 확장되는 배선이고, 상기 박막 트랜지스터(864)의 소스 및 드레인 영역 중 하나에 접속되고, 상기 소스 전극과 상기 드레인 전극 중 하나로 기능한다. 상기 배선(859)은 상기 소스 전극과 상기 드레인 전극 중 나머지와 상기 화소 전극(862)에 접속된다.
제 2 절연층(860)은 상기 배선(858) 및 상기 배선(859) 위에 형성된다. 또한, 상기 제 2 절연층(860)에 형성된 개구부(861)을 통하여 상기 배선(859)에 접속된 상기 화소 전극(862)을 상기 제 2 절연층 위에 구성한다. 상기 화소 전극(862)은 실시형태 2에서 설명된 상기 화소 전극층과 동일한 재료를 사용하여 형성된다.
전술한 바와 같이, 상기 박막 트랜지스터(864)와 상기 박막 트랜지스터(864)에 접속된 상기 화소 전극(862)이 상기 기판(852) 위에 형성된다. 상기 대향 전극(856) 및 상기 화소 전극(862) 사이에 보유 용량부가 형성된다.
도 34는 상기 화소 전극의 구성을 도시한 도면이다. 상기 화소 전극(862)은 슬릿(863)을 구비한다. 상기 슬릿(863)은 상기 액정의 배향을 제어하는데 사용된다. 이 경우에는, 전계가 상기 대향 전극(856) 및 상기 화소 전극(862) 사이에서 발생한다. 상기 제 1 절연층(855)은 상기 대향 전극(856) 및 상기 화소 전극(862) 사이에 형성되고 그 두께는 대략 50nm 내지 200nm이고, 이는 2㎛ 내지 10㎛인 액정층의 두께보다 많이 얇다. 따라서, 전계는 상기 기판(852)에 평행 방향(수평 방향)으로 발생한다. 상기 액정의 배향은 상기 전계에 의해 변할 수 있다. 상기 액정 분자는 상기 기판에 대략적으로 평행한 전계를 이용하여 수평적으로 회전된다. 이 경우에, 상기 액정 분자는 어떤 상태에서도 상기 기판에 평행하기 때문에, 콘트라스트 등이 시야각에서의 변경에 의해 영향을 거의 받지 않는다. 즉, 광시야각이 실현된다. 나아가, 상기 대향 전극(856)과 상기 화소 전극(862)은 둘다 투광 전극이기 때문에, 높은 개구율을 획득할 수 있다.
다음으로, 전술한 장치와 다른 횡전계 방식 액정 표시 장치를 도 35 및 도 36을 참조하여 설명한다.
도 35 및 도 36은 각각 횡전계 방식 액정 표시 장치의 화소 구조를 도시한 도면이다. 도 36은 상면도이다. 도 35는 도 36에서 선 G-H를 따라 도시된 단면도이다.
도 35는 박막 트랜지스터(882)와 상기 박막 트랜지스터(882)에 접속된 화소 전극(881)이 구비된 기판(869)과 상기 기판(869)에 대향하는 기판(870)이 서로 대면하고 액정은 이들 사이에 주입되는 상태를 도시하고 있다. 상기 기판(870)은 차광층(883), 착색층(885), 평탄화층(886) 등을 구비한다. 화소 전극이 상기 기판(869) 위에 구비됨에도 불구하고, 화소 전극은 상기 기판(870) 상에 형성되지는 않는다. 액정층(887)은 상기 기판(869) 및 상기 기판(870) 사이에 액정을 주입시켜서 구성한다. 상기 기판(869)은 배향막(704)을 가지고, 상기 기판(870)은 상기 배향막(705)을 가지며, 상기 배향막(704) 및 상기 배향막(705)은 상기 액정층(887)과 접촉되도록 형성된다.
상기 기판(869)은 공통 전위를 유지하는 배선(874)과 상기 실시형태에 설명된 방법 중 하나에 따라 형성된 상기 박막 트랜지스터(882)를 구비한다. 상기 배선(874)은 상기 박막 트랜지스터(882)의 주사선(871)과 동시에 그리고 동일한 단계에서 형성될 수 있다. 대향 전극(공통 전극)은 상기 배선과 동일한 층에 형성되고 화소 형태와 대략적으로 구별되는 형태로 형성된다.
상기 박막 트랜지스터(882)의 소스 전극 및 드레인 전극에 각각 접속되는 배선(877)과 배선(878)이 제 1 절연층(872) 위에 형성된다. 상기 제 1 절연층(872)은 상기 박막 트랜지스터(882)의 게이트 절연층으로 기능한다. 상기 배선(877)은 액정 표시 장치에서 영상 신호가 입력되는 신호선이다. 상기 배선(877)은 일 방향으로 활장하는 배선이고, 상기 박막 트랜지스터(882)의 소스 및 드레인 영역 중 하나와 접속되고, 상기 소스 전극과 상기 드레인 전극 중 하나로 기능한다. 상기 배선(878)은 상기 소스 전극과 드레인 전극 중 나머지와 상기 화소 전극(881)과 접속된다. 전술한 실시형태에서의 방법 중 하나에 따라 형성된 박막 트랜지스터는 적절하게 상기 박막 트랜지스터(882)로 사용될 수 있다.
제 2 절연층(879)은 상기 배선(877) 및 상기 배선(878) 위에 형성된다. 또한, 상기 제 2 절연층(879) 내에 형성된 개구부(880)를 통하여 상기 배선(878)에 접속된 상기 화소 전극(881)은 상기 제 2 절연층(879) 위에 형성된다. 상기 화소 전극(881)은 실시형태 2에 설명된 상기 화소 전극층과 동일한 재료를 사용하여 형성된다. 도 36에 도시된 바와 같이 상기 화소 전극(881)은 상기 배선(874)으로 동시에 형성된 빗형 전극과 상기 화소 전극(881) 사이에 횡전계를 발생하도록 형성된다. 나아가, 상기 화소 전극(881)은 상기 배선(874)과 동시에 형성된 상기 대향 전극(공통 전극)과 상기 화소 전극(881)의 빗형 부분이 상호적으로 구비되도록 형성된다.
상기 액정의 배향은 상기 화소 전극(881)의 전위와 상기 배선(874) 사이의 전위차에 의해 발생된, 상기 기판에 실질적으로 평행한 전계에 의해 조절될 수 있다. 상기 액정 분자가 상기 기판에 대략적으로 평행한 상기 전계를 이용하여 수평적으로 회전함으로써, 상기 액정의 배향을 제어할 수 있다. 이 경우, 상기 액정 분자의 종축은 어떤 상태에서 상기 기판에 실질적으로 평행하기 때문에, 콘트라스트 등이 시야각의 변화에 의해 거의 영향을 받지 않는다. 그러므로, 넓은 시야각이 실현될 수 있다.
전술한 바와 같이, 상기 박막 트랜지스터(882) 및 상기 박막 트랜지스터(882)에 접속된 상기 화소 전극(881)은 상기 기판(869) 위에 형성된다. 보유 용량부은 상기 배선(874) 및 용량 전극(876) 사이에 상기 제 1 절연층(872)을 구비함으로써 형성된다. 상기 배선(877)과 동일한 층에 형성된 상기 용량 전극(876)과 상기 화소 전극(881)은 개구부(880)를 통하여 접속된다.
본 발명은 TN 방식 액정 표시 장치에 적용될 수도 있다. 따라서, 본 발명을 적용하는 TN 방식 액정 표시 장치의 형태를 도 37 및 도 38을 참조하여 이하에서 설명한다.
도 37 및 도 38은 각각 TN 방식 액정 표시 장치의 화소 구조를 보여준다. 도 38은 상면도이다. 도 37은 도 38에서 선 I-J를 따르는 횡단면도를 도시한 도면이다. 이후, 도 37 및 도 38을 참조하여 설명한다.
기판(888) 위에서, 화소 전극(893)은 개구부(892)를 통하여 배선(891)에 의해 박막 트랜지스터에 접속된다. 신호선으로 기능하는 상기 배선(890)은 상기 박막 트랜지스터(894)에 접속된다. 상기 배선(706)은 주사선으로 기능한다. 상기 실시형태에서의 방법 중 하나에 따라 형성된 박막 트랜지스터를 상기 박막 트랜지스터(894)로 적절하게 사용할 수 있다.
상기 화소 전극(893)은 실시형태 2에 설명된 상기 화소 전극과 같은 재료를 사용하여 형성한다.
상기 기판(888)에 대향하는 기판(889)은 차광층(895), 착색층(896) 및 대향 전극(898)을 구비한다. 또한, 평탄화층(897)은 상기 착색층(896)과 상기 대향 전극(898) 사이에 형성되고 상기 액정의 배향 불량을 방지한다. 액정층(899)은 상기 화소 전극(893)과 상기 대향 전극(898)에 형성된다. 배향막(707)은 상기 액정층(899)과 상기 화소 전극(893) 사이에 형성되고, 배향막(708)은 상기 액정층(899)과 상기 대향 전극(898) 사이에 형성된다.
액정 소자는 상기 화소 전극(893), 상기 액정층(899) 및 상기 대향 전극(898)과 중첩함으로써 형성된다.
칼라 필터로 기능하는 착색층 또는 차광층(블랙 매트릭스)은 기판(888) 위에 형성되어도 좋다. 나아가, 상기 박막 트랜지스터 등이 구비된 면과 대향하는 상기 기판(888)의 면(이면)에 편광판이 부착된다. 편광판은 상기 대향 전극(898) 등이 형성된 면과 대향하는 기판(889)의 면(이면)에 부착된다.
상기 대향 전극(898)으로 상기 화소 전극(893)과 동일한 재료를 적절하게 사용할 수 있다.
상기 보유 용량부는 상기 배선(709), 상기 배선(710) 및 그 사이에 개재된 상기 절연층(711)을 포함한다.
상기 설명에서 참조된 도면에서, 게이트 전극과 주사선이 동일한 층에 형성되고 동일한 도면 부호로 표시된다. 유사하게, 소스 전극, 드레인 전극 및 신호선이 동일한 층에 형성되고 동일한 도면 부호로 표시된다.
전술한 공정을 통하여 상기 액정 표시 장치를 제작할 수 있다. 본 실시형태에서 상기 액정 표시 장치에 포함된 상기 박막 트랜지스터는 전술한 실시형태의 방법 중 하나에 따라 형성된다. 그러므로, 상기 박막 트랜지스터는 극소량의 오프 전류와 전기적 특성에서 높은 신뢰도를 갖기 때문에, 본 실시형태에서 설명된 상기 액정 표시 장치는 높은 콘트라스트와 고시인성(high visibility)를 가질 수 있다.
(실시형태 9)
본 발명은 액정 표시 장치뿐 아니라 발광 장치에도 적용할 수 있다. 본 실시형태에서는, 도 39a 및 도 39b와 도 40a 내지 도 40c를 참조하여 발광 장치의 제작 공정을 설명한다. 일렉트로루미네센스를 이용하는 발광 소자를 발광 장치에 사용한다. 일렉트로루미네센스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자로 언급되고 후자는 무기 EL 소자로 언급된다.
유기 EL 소자에서, 전압을 발광 소자에 인가하는 경우, 캐리어(전자 및 정공)를 한 쌍의 전극으로부터 발광 유기 화합물을 함유하는 층으로 주입하고, 전류를 흘려보낸다. 그리고나서, 이러한 캐리어(상기 전자 및 정공)의 재결합이 상기 발광 유기 화합물이 여기 상태를 형성하고 상기 유기 화합물 내의 상기 캐리어가 상기 여기 상태로부터 기저 상태로 리턴시킬 때 발광하도록 한다. 이러한 메카니즘에 기인하여, 이러한 발광 소자는 전류 여기형 발광 소자라 부른다.
무기 EL 소자는 그 소자 구조에 따라 확산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 확산형 유기 EL 소자는 발광 재료의 입자를 바인더에 확산시키고 그 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층이 유전체 층들 사이에 끼워넣어지고, 이를 더 나아가 한 쌍의 전극 사이에 끼워넣어지는 구조를 가지며, 이러한 발광 메카니즘은 금속 이온의 내각 전자 전이를 이용하는 국소형 발광이다.
여기서, 유기 EL 소자를 발광 소자로 사용한다. 또한, 상기 실시형태의 방법 중 하나에 따라 형성된 박막 트랜지스터를 발광 소자의 구동을 제어하는 박막 트랜지스터로 사용한다.
도 39a에 도시된 바와 같이, 박막 트랜지스터(901)과 박막 트랜지스터(902)는 기판(900) 위에 형성된다. 도 39a에서, 보호층으로 기능하는 절연층(903)은 상기 박막 트랜지스터(901, 902) 위에 형성되고, 절연층(904)은 상기 절연층(903) 위에 형성된다. 상기 절연층(904)은 상면을 평탄하게 하여 형성된다. 상기 절연층(903)은 예를 들어, 산화 실리콘, 질화 실리콘, 산화질화 실리콘 등을 사용하여 형성된다. 상기 절연층(904)은 바람직하게는 아크릴, 폴리이미드 또는 폴리아미드와 같은 유기 수지 또는 실록산을 이용하여 형성된다.
도전층(905)은 상기 절연층(904) 위에 형성된다. 상기 도전층(905)은 화소 전극으로 기능한다. 화소의 상기 박막 트랜지스터가 n-채널형 트랜지스터인 경우에는, 상기 화소 전극으로서 음극을 형성하는 것이 바람직하다. 한편, 상기 박막 트랜지스터가 p-채널형 트랜지스터인 경우에는, 상기 화소 전극으로서 양극을 형성하는 것이 바람직하다. 구체적으로, 음극이 화소 전극으로 기능하는 경우에는, Ca, Al, CaF, MgAg 또는 AlLi와 같은 낮은 일함수를 갖는 재료를 사용하여도 좋다.
다음으로, 도 39b에 도시된 바와 같이, 상기 격벽(906)은 상기 절연층(904)과 상기 도전층(905)의 측면(단부) 위에 형성된다. 상기 격벽(906)은 개구부를 갖고 상기 도전층(905)은 상기 개구부에 노출된다. 상기 격벽(906)은 유기 수지층, 무기 절연층 또는 유기 폴리실록산으로 형성된다. 더욱 바람직하게는, 상기 격벽(906)은 감광성 재료를 사용하여 형성하고, 상기 도전층(905) 위의 상기 격벽(906)은 광에 노출되어 개구부를 형성한다. 이 경우, 상기 개구부의 측벽은 연속하는 곡률을 갖는 경사진 면으로 형성되는 것이 바람직하다.
다음으로, 발광층(907)은 상기 격벽(906)의 상기 개구부에서 상기 도전층(905)과 접촉되도록 형성된다. 상기 발광층(907)은 단층 구조 또는 복수의 층의 적층 구조로 형성되어도 좋다.
그리고나서, 도전층(908)은 상기 발광층(907)를 덮도록 형성된다. 상기 도전층은 공통 전극으로 불린다. 상기 도전층(905)은 음극을 위한 재료를 사용하는 경우, 상기 도전층(908)은 양극을 형성하기 위하여 사용되는 재료를 사용여 형성된다. 상기 도전층(908)은 상기 화소 전극층에 대한 실시형태 2에서 설명된 투광 도전 재료 중 하나를 사용하여 투광 도전층으로 형성될 수 있다. 상기 도전층(908)으로, 질화 티타늄층 또는 티타늄층을 사용하여도 좋다. 도 39b에서, 인듐주석 산화물(ITO)은 상기 도전층(908)에 사용한다. 상기 격벽(906)의 상기 개구부에서, 발광 소자(909)은 상기 도전층(905), 상기 발광층(907) 및 상기 도전층(908)을 중첩하여 형성된다. 그 후, 상기 도전층(908)과 상기 격벽(906) 위에 보호층(910)을 형성하여 산소, 수소, 수증기, 이산화탄소 등을 상기 발광 소자(909)에 유입되지 않도록 하는 것이 바람직하다. 상기 보호층(910)으로는, 질화 실리콘층, 질화산화 실리콘층, DLC층 등을 사용할 수 있다.
더욱 바람직하게는, 도 39b의 공정까지 완성한 후에, 상기 발광 소자가 외기에 노출되지 않도록, 높은 밀폐성을 갖고 탈가스를 적게 하는 보호 필름(필름, 자외선 경화 수지 필름 등) 또는 커버 재료를 사용하여 패키징(캡슐화)을 실행한다.
다음으로, 발광 소자의 구조는 도 40a 내지 도 40c를 참조하여 설명한다. 여기서, 구동 트랜지스터가 n-채널형 트랜지스터인 경우를 일예로 설명하고, 화소의 단면 구조를 설명한다.
발광 소자는 발광을 추출하기 위하여 양극 및 음극 중 적어도 하나를 위한 투명 전극이어도 된다. 발광 소자는 다음의 구조를 가진다: 박막 트랜지스터와 발광 소자가 기판 위에 형성되고 광이 상기 기판의 반대측으로부터 추출되는 상면 사출 구조; 상기 기판측으로부터 광이 추출되는 하면 사출 구조; 및 상기 기판 측과 상기 기판의 반대측으로부터 광이 추출되는 양면 사출 구조. 본 발명은 상기 사출 구조 중 하나를 갖는 발광 소자에 적용될 수 있다.
도 40a는 상면 사출 구조를 갖는 발광 소자를 도시한다. 도 40a는 구동 트랜지스터(921)가 n-채널형 박막 트랜지스터이고 광이 발광 소자(922)로부터 양극(925)측으로 사출되는 경우에서 화소의 단면도이다. 도 40a에서, 상기 발광 소자(922)의 음극(923)은 상기 구동 트랜지스터(921)로 전기적으로 접속되고, 발광 소자(924)와 양극(925)은 상기 음극(923) 위에 연속적으로 적층된다. 상기 음극(923)은 일함수가 낮고 광을 반사할 수 있는 도전성 재료(Ca, Al, CaF, MgAg, AlLi 등)를 사용하여 형성되어도 좋다. 상기 발광층(924)은 단층 구조 또는 복수의 층으로 적층된 적층 구조로 형성되어도 좋다. 복수의 층을 사용하는 경우에는, 전자 주입층, 전자 운송층, 발광층, 정공 운송층, 및/또는 정공 주입층을 상기 음극(923) 위에 순서대로 적층한다. 이러한 층들을 모두 구비할 필요는 없다. 상기 양극(925)은 광을 투과하는 투광 전도층을 사용하여 형성되며, 예를 들어, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물(이하 ITO라 함), 인듐아연 산화물, 산화실리콘이 첨가된 인듐주석 산화물 등의 투광 전도층을 사용하여도 좋다.
상기 발광층(924)이 상기 음극(923) 및 상기 양극(925) 사이에 끼워넣어진 영역은 상기 발광 소자(922)에 대응한다. 도 40a에 도시된 상기 화소의 경우에는, 화살표로 지시한 바와 같이, 상기 발광 소자(922)로부터 상기 양극(925)측으로 광이 사출된다.
도 40b는 하부 사출 구조를 갖는 발광 소자를 도시한다. 도 40b는 구동 트랜지스터가 n-채널형 박막 트랜지스터이고 발광 소자(922)로부터 음극(933)측으로 광이 사출되는 경우의 화소의 단면도이다. 도 40b에서는, 상기 발광 소자(922)의 상기 음극(933)이 상기 구동 트랜지스터(931)에 전기적으로 접속된 투광성 도전층(937) 위에 형성되고, 발광층(934) 및 양극(935)은 상기 음극(933) 위에 연속적으로 적층된다. 상기 양극(935)이 투광 특성을 갖는 경우, 광을 반사하고 차단하는 차광층(936)이 상기 양극(935)을 덮도록 형성되어도 좋다. 도 40a의 경우와 같은 방식으로, 상기 음극(933)은 일함수가 낮은 도전층을 사용하여 형성된 도전층일 수 있고 공지된 재료를 사용할 수 있다. 두께는 광이 투광할 수 있는 정도로 설정한다(바람직하게는 약 5nm 내지 30nm). 예를 들어, 두께가 20nm인 알루미늄을 상기 음극(933)으로 사용할 수 있다. 도 40a와 같은 방식으로, 상기 발광층(934)은 단층 구조 또는 복수의 층을 갖는 적층 구조를 이용하여 구성될 수 있다. 상기 양극(935)이 광을 사출할 필요가 없음에도 불구하고, 상기 양극(935)이 도 40a와 같은 방식으로 투광 도전층을 사용하여 구성될 수 있다. 상기 차광층(936)은 예를 들어, 광을 반사하는 금속층 등을 이용하여 구성될 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 예를 들어, 검은 색 염료가 첨가된 수지를 사용할 수도 있다.
상기 발광층(934)이 상기 음극(933)과 상기 양극(935) 사이에 끼워넣어진 영역은 상기 발광층(932)에 대응한다. 도 40b에 도시된 상기 화소의 경우에는, 화살표로 지시된 바와 같이, 상기 발광층(932)으로부터 상기 음극(933)으로 광이 사출된다.
다음으로, 도 40c는 양면 사출 구조를 갖는 발광 소자를 도시한다. 도 40c에서는, 발광 소자(942)의 음극(943)이 구동 트랜지스터(941)에 전기적으로 접속된 투광형 도전층(947) 위에 형성되고 발광층(944)과 양극(945)가 상기 양극(943) 위에 연속적으로 적층된다. 도 40a의 경우와 같은 방식으로, 상기 음극(943)은 일함수가 낮은 도전층을 사용하여 형성된 도전층일 수 있고 공지된 재료를 사용할 수 있다. 두께는 광이 투광할 수 있는 정도로 설정한다. 예를 들어, 두께가 20nm인 알루미늄을 상기 음극(943)으로 사용할 수 있다. 도 40a와 같은 방식으로, 상기 발광층(944)은 단층 구조 또는 복수의 층을 갖는 적층 구조를 이용하여 구성될 수 있다. 도 40a와 같은 방식으로, 상기 양극(945)이 투광 도전층을 사용하여 구성될 수 있다.
상기 음극(943), 상기 발광층(944) 및 상기 양극(945)이 서로 중첩된 영역은 상기 발광 소자(942)에 대응한다. 도 40c에 도시된 상기 화소의 경우에는, 화살표로 지시된 바와 같이, 상기 발광 소자(942)로부터 상기 양극(945)측과 상기 음극(943)측 양쪽으로 광이 사출된다.
여기에서 유기 EL 소자가 발광 소자로 설명되고 있으나, 무기 EL 소자를 발광 소자로 사용할 수도 있다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동 트랜지스터)가 직접 상기 발광 소자에 접속되는 예가 본 실시형태에서 설명되고 있으나, 전류를 제어하는 트랜지스터가 상기 구동 트랜지스터와 상기 발광 소자 사이에 접속되어도 좋다.
본 실시형태에서 설명된 상기 발광 장치는 도 40a 내지 도 40c에 도시된 구조에 한정되지 않으며, 본 발명의 기술적 사상에 기초하여 다양한 방식으로 변형될 수 있다.
전술한 공정을 통하여, 상기 발광 장치를 제작할 수 있다. 본 실시형태에서의 상기 발광 장치에 포함된 상기 박막 트랜지스터는 전술한 실시형태의 방법 중 하나에 따라 형성된다. 그러므로, 상기 박막 트랜지스터는 극소량의 오프 전류와 전기적 특성에서 높은 신뢰도를 갖기 때문에, 본 실시형태에서 설명된 상기 발광 장치는 높은 콘트라스트와 우수한 시인성(high visibility)을 가질 수 있다.
(실시형태 10)
다음으로, 실시형태 8에서 설명된 상기 표시 장치에 내장된 표시 패널과 실시형태 9에서 설명된 상기 발광 장치에 내장된 발광 패널을 도면을 참조하여 설명한다.
본 발명의 액정 표시 장치 또는 발광 장치 내에는, 화소부에 접속되는 신호선 구동 회로와 주사선 구동 회로가 바람직하게는 다른 기판(예를 들어, 반도체 기판 또는 SOI 기판) 위에 구비되고 접속된다. 그러나, 상기 신호선 구동 회로와 상기 주사선 구동 회로를 다른 기판에 구비하는 대신에, 상기 신호선 구동 회로와 상기 주사선 구동 회로를 화소 회로로서 같은 기판 위에 형성하여도 좋다. 본 실시형태에서는, 액정 표시 장치와 발광 장치를 통틀어 표시 장치라 한다.
분리하여 형성된 기판의 접속 방법은 특별히 한정되지는 않으나, 공지된 COG법, 배선 결합법, TAB법 등을 사용할 수 있다. 나아가, 접속 위치는 전기적 접속이 가능한 한 하나의 특정 위치로 한정하지 않는다. 게다가, 제어부, CPU, 메모리 등은 분리하여 형성되고 상기 화소 회로에 접속될 수도 있다.
도 41은 본 발명의 표시 장치의 블록도이다. 도 41에 도시된 상기 표시 장치는 각각 표시 소자로 구비된 복수의 화소를 포함하는 화소부(1000), 각 화소를 선택하는 주사선 구동 회로(1002) 및 선택된 화소로의 영상 신호의 입력을 제어하는 신호선 구동 회로(1003)을 포함한다.
본 발명의 상기 표시 장치는 도 41에 도시된 구조에 한정되지 않는다. 즉, 본 발명에 사용되는 신호선 구동 회로는 시프트 레지스터와 아날로그 스위치만을 포함하는 구조에 한정되지 않는다. 상기 시프트 레지스터와 상기 아날로그 스위치에 더하여, 버퍼, 레벨 시프터 또는 소스 팔로워와 같은 다른 회로를 포함할 수도 있다. 나아가, 상기 시프트 레지스터와 상기 아날로그 스위치가 필수적으로 구비되는 것은 아니다. 예를 들어, 신호선을 선택할 수 있는 디코더 회로와 같은 다른 회를 상기 시프트 레지스터 대신에 사용할 수도 있고, 래치 등을 상기 아날로그 스위치 대신에 사용할 수도 있다.
도 41에 도시된 상기 신호선 구동 회로(1003)는 시프트 레지스터(1004)와 아날로그 스위치(1005)를 포함한다. 클록 신호(CLK)와 스타트 펄스 신호(SP)가 상기 시프트 레지스터(1004)에 입력된다. 상기 클록 신호(CLK)와 상기 스타트 펄스 신호(SP)가 입력되면, 타이밍 신호가 상기 시프트 레지스터(1004)에서 생성되고 상기 타이밍 신호가 상기 아날로그 스위치(1005)에 입력된다.
나아가, 영상 신호는 상기 아날로그 스위치(1005)에 공급된다. 상기 아날로그 스위치(1005)는 상기 입력된 타이밍 신호에 따라 상기 영상 신호를 샘플링하고 상기 샘플링된 신호를 다음 단계의 신호선으로 공급한다.
도 41에 도시된 상기 주사선 구동 회로(1002)는 시프트 레지스터(1006)와 버퍼(1007)을 포함한다. 상기 주사선 구동 회로(1002)는 레벨 시프터를 포함할 수도 있다. 상기 주사선 구동 회로(1002)에서, 상기 클록 신호(CLK)와 스타트 펄스 신호(SP)가 상기 시프트 레지스터(1006)로 입력되는 경우, 선택 신호가 생성된다. 상기 생성된 선택 신호는 상기 버퍼(1007)에 의해 버퍼링되어 증폭되고, 상기 버퍼링되고 증폭된 신호는 대응하는 주사선에 공급된다. 하나의 선의 모든 화소 내의 트랜지스터의 게이트는 상기 주사선에 접속된다. 나아가, 하나의 선의 화소 내의 상기 트랜지스터는 동작시 동시에 턴-온되어야 하기 때문에, 대량의 전류가 흐를 수 있는 버퍼를 상기 버퍼(1007)로 사용한다.
풀-칼라 표시 장치에서는, R(적), G(녹), B(청)에 대응하는 영상 신호가 순서대로 샘플링되어 대응하는 신호선에 공급되는 경우, 상기 시프트 레지스터(1004)와 상기 아날로그 스위치(1005)에 접속하는 단자수가 상기 아날로그 스위치(1005)와 상기 화소부(1000)의 상기 신호선을 접속하기 위한 단자수의 약 1/3에 대응한다. 따라서, 상기 아날로그 스위치(1005)와 상기 화소부(1000)가 동일한 기판 위에 형성되는 경우, 상기 아날로그 스위치(1005)와 상기 화소부(1000)가 다른 기판 위에 형성되는 경우와 비교하여 별도 형성된 기판에 접속하기 위하여 사용되는 단자수가 억제될 수 있다. 그러므로, 결함이 있는 접속이 발생할 확률이 억제될 수 있으므로, 생산율이 향상될 수 있다.
도 41의 상기 주사선 구동 회로(1002)가 상기 시프트 레지스터(1006)와 상기 버퍼(1007)를 포함하지만, 본 발명이 이에 한정되는 것은 아니다. 상기 주사선 구동 회로(1002)는 상기 시프트 레지스터(1006)만을 사용하도록 구성될 수도 있다.
상기 신호선 구동 회로와 상기 주사선 구동 회로의 구조는 도 41에 도시된 구조에 한정되지 않으며, 이는 단순히 본 발명의 상기 표시 장치의 일 형태일 뿐이다.
다음으로, 본 발명의 상기 표시 장치의 일 형태인 액정 표시 패널과 발광 패널의 외관과 단면을 도 42a 및 도 42b와 도 43a 및 도 43b를 참조하여 설명한다. 도 42a는 미결정 반도체층을 갖는 트랜지스터(1050)와 제 1 기판(1041) 위에 형성된 액정 소자(1053)가 상기 제 1 기판(1041)과 제 2 기판(1046) 사이에 씰재(1045)에 의해 씰링된 패널의 상면도이다. 도 42b는 도 42a의 선 K-L을 따라 취한 단면도이다. 도 43a 및 도 43b는 발광 장치를 도시한다. 도 42a 및 도 42b와 다른 부분은 도 43a 및 도 43b에서의 도면 부호에 의해 나타낸다.
상기 씰재(1045)는 상기 제 1 기판(1041) 위에 구비된 화소부(1042)과 주사선 구동 회로(1044)를 둘러싸도록 형성된다. 상기 제 2 기판(1046)은 상기 화소부(1042) 및 상기 주사선 구동 회로(1044) 위에 구비된다. 그러므로, 상기 화소부(1042)와 상기 주사선 구동 회로(1044)는 상기 제 1 기판(1041), 상기 씰재(1045) 및 상기 제 2 기판(1046)에 위해서 액정층(1048) 또는 충진재(1061)로 함께 씰링된다. 또한, 상기 씰재(1045)에 위해 둘러싸진 영역과 다른 상기 제 1 기판(1041) 위의 영역에 신호선 구동 회로(1043)가 탑재된다. 상기 신호선 구동 회로(1043)는 별도 준비된 기판 위에 형성된 다결정 반도체층을 갖는 트랜지스터로 형성된다. 다결정 반도체층을 사용하는 트랜지스터를 포함하는 상기 신호선 구동 회로(1043)가 상기 제 1 기판(1041)에 부착되는 일예가 본 실시형태에서 설명되고 있으나, 신호선 구동 회로가 단결정 반도체를 사용하고 상기 제 1 기판(1041)에 부착되어 형성될 수도 있다. 도 42b는 상기 신호선 구동 회로(1043)에 포함된 다결정 반도체층을 사용하여 형성된 트랜지스터(1049)를 도시한다.
상기 제 1 기판(1041) 위에 구비된 상기 화소부(1042)는 복수의 트랜지스터를 포함하고, 도 42b에서는 상기 화소부(1042)에 포함된 박막 트랜지스터(1050)를 예로 하고 있다. 상기 주사선 구동 회로(1044)는 또한 복수의 박막 트랜지스터를 포함하고, 도 42b에서는 상기 신호선 구동 회로(1043)에 포함된 트랜지스터(1049)를 예로 하고 있다. 본 실시형태에서는, 상기 발광 장치에 대하여 상기 트랜지스터(1050)가 구동 트랜지스터인 경우를 설명하고 있으나 상기 발광 장치에서 상기 트랜지스터(1050)가 전류 제어 트랜지스터 또는 제거 트랜지스터일 수도 있다. 상기 트랜지스터(1050)는 미결정 반도체층을 사용하는 트랜지스터에 대응한다.
상기 액정 소자(1053)에 포함된 화소 전극(1052)은 배선(1058)을 통하여 상기 트랜지스터(1050)에 전기적으로 접속된다. 상기 액정 소자(1053)의 대향 전극(1057)은 상기 제 2 기판(1046) 위에 형성된다. 상기 화소 전극(1052), 상기 대향 전극(1057) 및 상기 액정층(1048)이 서로 중첩하는 부분이 상기 액정 소자(1053)에 대응한다.
또한, 발광 소자(1060)에 포함된 화소 전극은 배선을 통하여 상기 트랜지스터(1050)의 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 또한, 본 실시형태에서는, 상기 발광 소자(1060)의 공통 전극과 투광형 도전 재료층이 전기적으로 접속된다. 상기 발광 소자(1060)의 구조는 본 실시형태에 도시된 구조에 한정되지 않는다. 상기 발광 소자(1060)의 구조는 상기 발광 소자(1060)로부터 추출된 광의 방향, 상기 트랜지스터의 극성 등에 따라 적절하게 변형될 수 있다.
유리, 금속(대표적으로 스테인레스 스틸), 세라믹, 플라스틱 등을 상기 제 1 기판(1041)과 상기 제 2 기판(1046) 각각의 재료로 사용할 수 있다. 플라스틱으로는, FRP(섬유유리-강화 플라스틱)판, PVF(불소 폴리비닐) 필름, 폴리에스테르 필름, 아크릴 수지 필름 등을 사용할 수 있다. 또는, 알루미늄 포일을 PVF 필름 또는 폴리에스테르 필름 사이에 개재한 시트를 사용할 수도 있다.
스페이서(1051)는 비드 스페이서이고 상기 화소 전극(1052)과 상기 대향 전극(1057) 사이의 거리를 조절하도록 구비된다. 절연층을 선택적으로 에칭함으로써 얻어진 스페이서를 사용할 수도 있다. 즉, 포스트 스페이서를 사용할 수도 있다.
상기 화소부(1042)와 상기 주사선 구동 회로(1044)와 별도로 형성된 상기 신호선 구동 회로(1043)에 공급되는 다양한 신호(전위)는 FPC(Flexible Printed Circuit)(1047)로부터 상기 리딩(leading) 배선(1054) 및 상기 리딩 배선(1055)를 통하여 공급된다.
본 실시형태에서는, 접속 단자(1056)는 상기 액정 소자(1053)에 포함된 상기 화소 전극(1052)과 동일한 도전층을 사용하여 형성된다. 나아가, 상기 리딩 배선(1054) 및 상기 리딩 배선(1055)는 상기 배선(1058)과 동일한 도전층을 사용하여 형성된다.
상기 접속 단자(1056)는 이방성 도전층(1059)을 통하여 FPC(1047)에 포함된 단자에 전기적으로 접속된다.
도시되진 않았으나, 본 실시형태에 도시된 상기 액정 표시 장치는 배향막과 편광판을 포함하고, 칼라 필터, 차광층 등을 포함할 수 있다.
본 실시형태에서는, 상기 접속단자(1056)가 상기 발광 소자(1060)에 포함된 상기 화소 전극과 동일한 도전층을 사용하여 형성된다. 그러나 이에 한정되지는 않는다.
상기 발광 소자(1060)로부터 광이 추출되는 상기 제 2 기판은 투광 특성을 가져야 한다. 이 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름 또는 아크릴 필르과 같은 투광성 기판을 사용할 수 있다.
상기 충진재(1061)로는, 질소 또는 아르곤 같은 비활성 기체, 자외선 경화 수지, 열경화 수지 등을 사용할 수 있다. 예를 들어, PVC(염화 폴리비닐), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄), EVA(에틸렌 비닐 아세테이트) 등을 사용할 수 있다. 본 실시형태에서는 예를 들어 질소를 사용하여도 좋다.
편광판, 원편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판) 또는 칼라 필터와 같은 광학 필름을 상기 발광 소자의 발광 표면 위에 적절하게 구비할 수 있다. 나아가, 편광판 또는 원편광판 위에 반사방지층을 구비할 수도 있다.
본 실시형태는 나머지 실시형태에서 설명된 구조와 조합할 수 있다.
(실시형태 11)
상기 실시형태에서 설명한 바와 같이 액티브 매트릭스 표시 모듈을 본 발명에 따라 제작할 수 있다. FPC를 구비하는 표시 패널을 표시 모듈이라 한다. 즉 본 발명은 액티브 매트릭스 액정 모듈이 표시부에 내장된 전자 기기에 적용할 수 있다. 이러한 전자 기기의 예로는 영상 카메라와 디지털 카메라와 같은 카메라, 헤드-마운티드 디스플레이(고글형 디스플레이), 차 네비게이션 시스템, 프로젝터, 차 스테레오, 개인용 컴퓨터, 휴대용 정보 단말기(예를 들어, 휴대 컴퓨터, 휴대 전화 또는 전자북) 등이 있다. 도 44a 내지 도 44c는 이러한 전자 기기의 예를 도시하고 있다.
도 44a는 텔레비젼 세트를 도시한다. 텔레비젼 세트는 도 44a에 도시된 바와 같이 하우징에 표시 모듈을 조립하여 완성될 수 있다. 주 화면(1123)은 상기 표시 모듈을 사용하여 형성되고, 스피커부(1129), 조작 스위치 등을 그 부속 부품으로 구비한다.
도 44a에 도시된 바와 같이, 표시 소자를 사용하는 표시 패널(1122)은 하우징(1121)에 설치된다. 수신기(1125)를 사용하는 경우, 일반 텔레비전 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자로) 또는 쌍 방향(송신자와 수신자간, 또는 수신자끼리)의 정보 통신을 할 수도 있다. 텔레비전 세트는 상기 하우징에 내장된 스위치 또는 리모트 컨트롤러(1126)에 의하여 조작될 수 있다. 이 리모트 컨트롤러(1126)에 출력하는 정보를 표시하는 표시부(1127)가 구비되어도 좋다.
또한, 상기 텔레비전 세트에는, 주 화면(1123) 외에 서브 화면(1128)을 제 2 표시 패널로 형성함으로써, 채널이나 음량 등을 표시하는 구성이 부가되어도 좋다. 이 구성에 있어서, 상기 주 화면(1123)을 넓은 시야각을 갖는 액정 표시 패널로 형성하고, 서브 화면(1128)을 저소비 전력으로 표시할 수 있는 액정 표시 패널로 형성하여도 좋다. 또한, 상기 서브 화면(1128)이 점멸할 수 있는 액정 표시 패널일 경우, 전력 소비가 저감될 수 있다. 또한, 전력 소비는 상기 서브 화면을 발광 장치로 사용하여 감소시킬 수도 있다.
도 45는 도 44a에 도시된 상기 텔레비젼 세트에 적용될 수 있는 텔레비젼 세트의 주요 구성을 도시한 블록도이다. 화소부(1151)는 표시 패널 내에 형성된다. 신호선 구동 회로(1152)와 주사선 구동 회로(1153)는 나머지 실시형태에서 설명한 바와 같이 접속될 수 있다.
그 외의 외부 회로의 구성으로서, 튜너(1154)로 수신한 신호 중 영상 신호를 증폭하는 영상 신호 증폭 회로(1155)와, 상기 영상 신호 증폭 회로(1155)로부터 출력되는 신호를 적색, 녹색, 청색의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(1156)와, 상기 영상 신호를 드라이버 IC의 입력 사양을 만족하는 신호로 변환하기 위한 제어 회로(1157) 등을 상기 영상 신호의 입력 측에 구비한다. 상기 제어 회로(1157)는 주사선 측과 신호선 측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선 측에 신호 분할 회로(1158)를 마련하고, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
상기 튜너(1154)에서 수신한 상기 신호 중, 음성 신호는 음성 신호 증폭 회로(1159)로 보내지고, 그의 출력은 음성 신호 처리 회로(1160)를 거쳐 스피커(1163)에 공급된다. 제어 회로(1161)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(1162)로부터 수신하고, 상기 튜너(1154)나 상기 음성 신호 처리 회로(1160)에 신호를 송출한다.
본 발명을 전술한 텔레비젼 세트에 적용함으로써, 상기 텔레비젼 세트는 콘트라스트비가 높고, 표시에 있어서 불균일성이 작고, 전력 소비가 낮을 수 있다.
말할 필요도 없이, 본 발명은 상기 텔레비젼 세트에 한정하지 않으며, 개인용 컴퓨터의 모니터 뿐 아니라 기차역, 공항 등에 정보 표시 보드와 같은 대형 표시 매체나, 거리의 광고 표시 보드 등과 같은 다양한 용도로 적용할 수 있다. 본 발명을 이러한 표시 매체에 적용함으로써 상기 표시 매체는 콘트라스트비가 높고, 표시에 있어서 불균일성이 작고, 전력 소비가 낮을 수 있다.
도 44b에 도시된 모바일 컴퓨터는 본체(1131), 표시부(1132) 등을 포함한다. 본 발명에 따라, 높은 콘트라스트비, 억제된 표시 불균일성 및 낮은 전력 소비를 갖는 표시 장치를 포함하는 모바일 컴퓨터를 구비할 수 있다.
도 44c는 조명부(1141), 쉐이드(1142), 가변 암(arm)(1143), 지주(1144), 베이스(1145) 및 전원 스위치(1146)를 포함하는 책상용 램프로 기능하는 조명 기기를 도시한다. 상기 책상용 램프는 상기 조명부(1141)에 전술한 실시형태의 발광 장치를 사용하여 제작한다. 상기 조명 기기는 천장용 조명, 벽걸이용 조명 등을 포함한다. 상기 실시형태에 설명된 상기 표시 장치의 사용으로 낮은 전력 소비와 같은 유리한 효과를 갖는 조명 기기를 얻을 수 있다.
도 46a 내지 도 46c는 본 발명을 적용한 스마트폰(1100)의 구성의 일예를 도시한다. 도 46a는 정면도이고, 도 46b는 배면도이고, 도 46c는 2개의 하우징이 슬라이딩하는 전개도이다. 상기 스마트폰(1100)은 하우징(1101) 및 하우징(1102)의 2개의 하우징을 갖는다. 상기 스마트폰(1100)은 휴대 전화의 기능과 휴대 정보 단말의 기능 모두를 구비하고, 컴퓨터를 내장하여, 음성 통신(음성 전화) 이외에도 여러 가지 데이터 처리가 가능하다.
상기 스마트폰(1100)은 상기 2개의 하우징(1101, 1102)를 구비한다. 상기 하우징(1101)은 표시부(1103), 스피커(1104), 마이크로폰(1105), 조작키(1106), 포인팅 디바이스(1107), 전방 카메라용 렌즈(1108), 외부 접속 단자용 잭(1109), 이어폰 단자(1110) 등을 포함하고, 상기 하우징(1102)은 키보드(1111), 외부 메모리 슬롯(1112), 후방 카메라(1113), 라이트(1114) 등을 포함한다. 또한, 안테나는 상기 하우징(1101) 내부에 내장된다.
또한, 상기 구성에 더하여, 상기 스마트폰은 비접촉 IC 칩, 소형 메모리 장치 등이 내장되어도 좋다.
서로 겹쳐져 있는 상기 하우징(1101)과 상기 하우징(1102; 도 46a)은 도 46c에 도시된 바와 같이 슬라이드하여 전개된다. 표시부(1103)에는, 상기 실시 형태에 설명되는 상기 표시 장치를 설치하는 것이 가능하고, 사용 형태에 따라서 표시 방향이 적절하게 변화된다. 상기 표시부(1103)와 상기 전방 카메라용 렌즈(1108)를 동일 면에 구비하기 때문에, 상기 스마트폰은 영상 전화로 사용될 수 있다. 또한, 상기 표시부(1103)를 뷰파인더로 사용함으로써, 상기 후방 카메라(1113) 및 상기 라이트(1114)로 정지화상 및 동영상의 촬영이 가능하다.
상기 스피커(1104) 및 상기 마이크로폰(1105)은 음성 통화에 제한되지 않고, 영상 전화, 녹음, 재생 등의 용도로 사용할 수 있다. 상기 조작키(1106)를 사용하여, 전화의 발착신 조작, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등이 가능하다.
또한, 서류의 작성, 휴대 정보 단말로서의 사용 등, 취급하는 정보가 많은 경우는 상기 키보드(1111)를 사용하면 편리하다. 또한, 겹쳐져 있는 상기 하우징(1101)과 상기 하우징(1102; 도 46a)은, 슬라이드하여 도 46c에 도시된 바와 같이 전개하고, 휴대 정보 단말로서 사용하는 경우에는, 상기 키보드(1111)와 상기 포인팅 디바이스(1107)를 사용하여 원활한 조작이 가능하다. 상기 외부 접속 단자용 잭(1109)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 상기 외부 메모리 슬롯(1112)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동이 가능하다.
상기 하우징(1102)의 후면(도 46b)에는, 후방 카메라(1113) 및 라이트(1114)를 구비하고, 상기 표시부(1103)를 뷰파인더로 사용하여 정지화상 및 동영상의 촬영이 가능하다.
또한, 상기 기능과 구성에 부가하여, 상기 스마트폰은 적외선 통신 기능, USB 포트, 텔레비전 방송 원 세그먼트(one segment) 수신 기능, 비접촉 IC 칩, 이어폰 젝 등을 구비할 수 있다.
본 실시형태에서 설명된 바와 같은 전자 기기들은 실시형태 1에 설명된 상기 박막 트랜지스터를 사용하고 실시형태 2 내지 실시형태 10에 설명된 제작 방법을 적용하여 제작할 수 있다. 박막 트랜지스터는 전술한 실시형태의 방법에 의해 제작되고 상기 박막 트랜지스터를 구비한 표시 패널이 본 실시형태와 같은 다양한 전자 기기에 내장된다. 이로 인하여, 이러한 전자 기기의 표시부는 높은 콘트라스트를 갖고, 표시의 불균일성을 억제하고, 낮은 소비 전력의 효과를 갖는다. 또한, 상기 표시부는 우수한 시인성을 갖는다.
실시예 1
본 발명의 박막 트랜지스터는 1.0×10- 11(A)와 같은 소량의 오프 전류를 가지므로, 대면적 기판을 사용하는 표시 패널에 적용할 수 있다. 실시예 1에서는, 본 발명의 박막 트랜지스터를 화소 트랜지스터로 사용하는 표시 패널의 일 실시예를 설명한다.
본 실시예에서 설명되는 상기 표시 패널은 화면비 16:9를 갖는 65인치 표시 패널이다. 즉, 횡방향 길이가 56.7인치이고 종방향 길이가 31.9인치이다. 화소수는 4096×2160(풀 HD의 4배)이다. 따라서, RGB의 각 색을 위한 일 화소(점)를 포함하는 하나의 그룹의 크기가 횡방향과 종방향에서 실질적으로 균등하다고 가정하면, RGB의 각 색을 위한 일 화소(점)를 포함하는 하나의 그룹의 크기는 넓이가 351㎛ 이고 길이가 375㎛이다. 따라서, 일 화소의 면적은 44000㎛2이다.
2배속으로 표시를 실행하기 위한 상기 프레임 주파수는 120Hz이다(따라서, 1프레임 기간이 1/120초이다). 나아가, 상기 표시 패널로 16777216 색을 갖는 풀 칼라 표시가 가능하다. 즉, RGB의 각 화소가 8비트 색 정보(28=256)를 갖고, RGB의 각 색을 위한 일 화소(점)를 포함하는 1 그룹의 1 화소는 24비트 색 정보(224=16777216)를 갖는다.
액정 소자에는 수직 배향(VA) 방식을 채용하고 영상 신호의 진폭은 ±10V의 범위 내로 설정한다.
이 때, 용량 소자를 형성하는 유전체층은 두께가 300nm인 질화 실리콘(유전 상수가 7)층인 경우, 유닛 면적 당 상기 용량 소자의 정전용량은 2.1×10-16(Fㆍ㎛-2)이다. 상기 개구율은 50%이므로 일 화소의 정전용량은 9.2×10-12(F)이다.
상기 표시 패널이 우수한 표시를 실행하기 위하여는 적어도 1 프레임 기간동안 상기 용량 소자에서 전하를 보유하는 것이 필요하다. 이 경우, 허용가능한 전압 강하의 최대값은 1 계조에 대한 상기 영상 신호의 진폭의 절대값의 절반이고, (영상 신호 진폭의 절대값)/{(각 RGB에서 계조의 수)×2}에 의해 계산되며 9.8×10-3(V)이다.
이 경우에는, 상기 전하의 허용가능한 변화값이 (일 화소의 정전 용량)×(전압 강하의 허용가능한 최대값)이고, 허용가능한 오프 전류는 1 프레임 기간으로 전하의 허용가능한 변화값을 나누어서 얻는다. 따라서, 상기 허용가능한 오프 전류는 1.08×10-11(A), 약 1.0×10-11(A)이다. 그러므로 상기 오프 전류는 적어도 1.0×10-11(A) 이하이어야 할 필요가 있다. 또한, 한 자리수가 더 작은 1.0×10-12(A) 이하가 바람직하다.
본 발명에 적용될 수 있는 패널은 전술한 패널에 한정되지 않는다. 예를 들어, 영상 신호의 진폭이 1/2인 경우, 상기 허용가능한 오프 전류도 1/2이다. 그러나 1 프레임 기간을 반으로 줄임으로써, 상기 허용가능한 오프 전류도 위 경우의 값과 균등하게 할 수 있다.
상기 실시형태에서 설명한 바와 같이, 상기 범위의 오프 전류를 갖는 박막 트랜지스터를 본 발명에 따라 제작할 수 있다. 따라서, 본 발명을 적용함으로써, 2배속 동작이 가능한 65인치 이상의 풀-칼라 표시 패널을 제작할 수 있다.
본 출원은 2007년 11월 5일에 출원된 일본특허출원 제2007-286942호에 기초하며, 그 전체 내용이 참조되어 여기에 포함되어 있다.
100: 절연 기판 101: 제 1 도전층
102: 제 1 절연층 103: 제 2 절연층
104: 미결정 반도체층 105: 비정질 반도체층
106: 불순물 반도체층 106a: 소스 영역
106b: 드레인 영역 107: 제 2 도전층
107a: 소스 전극 107b: 드레인 전극
200: 기판 202: 게이트 전극층
204: 게이트 절연층 206: 미결정 반도체층
208: 비정질 반도체층 210: 소스 영역 및 드레인 영역
212: 소스 및 드레인 전극층 214: 절연층
216: 개구부 218: 화소 전극층
221: 레지스트 마스크 222: 레지스트 마스크
250a: 반응실 250b: 반응실
250c: 반응실 250d: 반응실
253: 고주파 전력 공급 수단 254: 고주파 전원
256: 정합실 258: 가스 공급 수단
258a: 가스 공급 수단 258b: 가스 공급 수단
258f: 가스 공급 수단 258g: 가스 공급 수단
258i: 가스 공급 수단 258n: 가스 공급 수단
260: 실린더 262: 스톱 밸브
263: 매스 플로우 컨트롤러 267: 버터플라이 밸브
268: 컨덕턴스 밸브 269: 터보분자 펌프
270: 드라이 펌프 271: 크라이오 펌프
272: 로드/언로드 챔버 273: 공통실
275: 게이트 밸브 276: 운반 장치
280: 진공 밸브 400: 레지스트 마스크
401: 레지스트 마스크 501: 프리코팅 처리
502: 기판 반송 503: 제 1 막 형성 처리
504: 진공 배기 505: 제 2 막 형성 처리
506: 진공 배기 507: 플러쉬 처리
508: 제 3 막 형성 처리 509: 기판 반송
510: 제 2 막 형성 처리 511: 제 3 막 형성 처리
512: 파선 513: 파선
600: 진공 배기 601: 기판 반송
602: 프리베이스 처리 603: 결정핵 형성 처리
604: 증착 처리 605: 기판 반송
606: 세척 607: 파선
608: 파선 610: 게이트 절연층
611: 결정핵 612: 미결정 반도체층
612a: 결정 613: 비정질층
700: 배선 701: 절연층
702: 절연층 703: 절연층
704: 배향막 705: 배향막
706: 배선 707: 배향막
708: 배향막 709: 배선
710: 배선 800: 기판
801: 기판 802: 배선
803: 배선 804: 배선
805: 배선 806: 배선
807: 절연층 808: 절연층
809: 개구부 810: 화소 전극
811: 슬릿 812: 화소 전극
813: 박막 트랜지스터 814: 박막 트랜지스터
815: 보유 용량부 816: 보유 용량부
817: 차광층 818: 배선
818a: 착색층 818b: 착색층
818c: 착색층 819: 대향 전극
820: 스패이서 821: 돌기
822: 배향막 823: 배향막
824: 액정층 825: 액정 소자
826: 액정 소자 827: 기판
828: 배선 829: 배선
830: 배선 831: 배선
832: 배선 833: 개구부
834: 화소 전극 835: 슬릿
836: 화소 전극 837: 개구부
838: 박막 트랜지스터 839: 박막 트랜지스터
840: 보유 용량부 841: 보유 용량부
842: 차광층 843: 착색층
844: 평탄화층 845: 대향 전극
846: 슬릿 847: 배향막
848: 배향막 849: 액정층
850: 액정 소자 851: 액정 소자
852: 기판 853: 기판
854: 배선 855: 제 1 절연층
856: 대향 전극 858: 배선
859: 배선 860: 제 2 절연층
861: 개구부 862: 화소 전극
863: 슬릿 864: 박막 트랜지스터
865: 차광층 866: 착색층
867: 평탄화층 868: 액정층
869: 기판 870: 기판
871: 주사선 872: 제 1 절연층
873: 배향막 874: 배선
875: 배향막 876: 용량 전극
877: 배선 878: 배선
879: 제 2 절연층 880: 개구부
881: 화소 전극 882: 박막 트랜지스터
883: 차광층 884: 개구부
885: 착색층 886: 평탄화층
887: 액정층 888: 기판
889: 기판 890: 배선
891: 배선 892: 개구부
893: 화소 전극 894: 박막 트랜지스터
895: 차광층 896: 착색층
897: 평탄화층 898: 대향 전극
899: 액정층 900: 기판
901: 박막 트랜지스터 902: 박막 트랜지스터
903: 절연층 904: 절연층
905: 도전층 906: 격벽
907: 발광층 908: 도전층
909: 발광 소자 910: 보호층
921: 구동 트랜지스터 922: 발광 소자
923: 음극(cathode) 924: 발광층
925: 양극(anode) 931: 구동 트랜지스터
932: 발광 소자 933: 음극
934: 발광층 935: 양극
936: 차광층 937: 도전층
941: 구동 트랜지스터 942: 발광 소자
943: 음극 944: 발광층
945: 양극 947: 도전층
1000: 화소부 1002: 주사선 구동 회로
1003: 신호선 구동 회로 1004: 시프트 레지스터
1005: 아날로그 스위치 1006: 시프트 레지스터
1007: 버퍼 1041: 기판
1042: 화소부 1043: 주사선 구동 회로
1044: 주사선 구동 회로 1045: 씰재
1046: 기판 1047: FPC
1048: 액정층 1049: 트랜지스터
1050: 트랜지스터 1051: 스패이서
1052: 화소 전극 1053: 액정 소자
1054: 배선 1055: 배선
1056: 접속 단자 1057: 카운터 전극
1058: 배선 1059: 이방성 도전층
1060: 발광 소자 1061: 충진재
1100: 스마트폰 1101: 하우징
1102: 하우징 1103: 표시부
1104: 스피커 1105: 마이크로폰
1106: 조작키 1107: 포인팅 장치
1108: 전방 카메라용 렌즈 1109: 외부 접속 단자용 잭
1110: 이어폰 단자 1111: 키보드
1112: 외부 메모리 슬롯 1113: 후방 카메라
1114: 라이트 1121: 하우징
1122: 표시 패널 1123: 주화면
1124: 모뎀 1125: 수신기
1126: 리모트 콘트롤러 1127: 표시부
1128: 서브화면 1129: 스피커부
1131: 본체 1132: 표시부
1141: 조명부 1142: 쉐이드
1143: 가변 암(arm) 1144: 지주
1145: 베이스 1146: 전원 스위치
1151: 화소부 1152: 신호선 구동 회로
1153: 주사선 구동 회로 1154: 튜너
1155: 영상 신호 증폭 회로 1157: 콘트롤 회로
1158: 신호 분할 회로 1159: 음성 신호 증폭 회로
1160: 음성 신호 처리 회로 1161: 콘트롤 회로
1162: 입력부 1163: 스피커

Claims (36)

  1. 박막 트랜지스터에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 미결정 반도체층으로서, 채널 형성 영역을 포함하는 상기 미결정 반도체층;
    상기 미결정 반도체층 위의 비정질 반도체층으로서, 후퇴 부분을 포함하는 상기 비정질 반도체층; 및
    상기 비정질 반도체층 위의 소스 및 드레인 영역들을 포함하고,
    상기 소스 및 드레인 영역들과 중첩하는 상기 비정질 반도체층 부분의 두께는 60 nm 이상 80 nm 미만이고, 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분의 두께는 10 nm 이상 30 nm 미만이고,
    테이퍼 형상의 테이퍼 각은 10°내지 50°의 범위이고, 상기 테이퍼 형상은 상기 후퇴 부분의 측면과 상기 비정질 반도체층의 최표면(outmost surface)에 의해 형성되는, 박막 트랜지스터.
  2. 박막 트랜지스터에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 미결정 반도체층으로서, 채널 형성 영역을 포함하는 상기 미결정 반도체층;
    상기 미결정 반도체층 위의 비정질 반도체층으로서, 후퇴 부분을 포함하는 상기 비정질 반도체층; 및
    상기 비정질 반도체층 위의 소스 및 드레인 영역들을 포함하고,
    상기 소스 및 드레인 영역들과 중첩하는 상기 비정질 반도체층 부분의 두께는 60 nm 이상 80 nm 미만이고, 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분의 두께는 30 nm 이상 50 nm 미만이고,
    테이퍼 형상의 테이퍼 각은 10°내지 70°의 범위이고, 상기 테이퍼 형상은 상기 후퇴 부분의 측면과 상기 비정질 반도체층의 최표면에 의해 형성되는, 박막 트랜지스터.
  3. 박막 트랜지스터에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 미결정 반도체층으로서, 채널 형성 영역을 포함하는 상기 미결정 반도체층;
    상기 미결정 반도체층 위의 비정질 반도체층으로서, 후퇴 부분을 포함하는 상기 비정질 반도체층; 및
    상기 비정질 반도체층 위의 소스 및 드레인 영역들을 포함하고,
    상기 소스 및 드레인 영역들과 중첩하는 상기 비정질 반도체층 부분의 두께는 80 nm 이상 100 nm 미만이고, 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분의 두께는 10 nm 이상 30 nm 미만이고,
    테이퍼 형상의 테이퍼 각은 10°내지 50°의 범위이고, 상기 테이퍼 형상은 상기 후퇴 부분의 측면과 상기 비정질 반도체층의 최표면에 의해 형성되는, 박막 트랜지스터.
  4. 박막 트랜지스터에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 미결정 반도체층으로서, 채널 형성 영역을 포함하는 상기 미결정 반도체층;
    상기 미결정 반도체층 위의 비정질 반도체층으로서, 후퇴 부분을 포함하는 상기 비정질 반도체층; 및
    상기 비정질 반도체층 위의 소스 및 드레인 영역들을 포함하고,
    상기 소스 및 드레인 영역들과 중첩하는 상기 비정질 반도체층 부분의 두께는 100 nm 이상 140 nm 미만이고, 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분의 두께는 10 nm 이상 30 nm 미만이고,
    테이퍼 형상의 테이퍼 각은 10°내지 70°의 범위이고, 상기 테이퍼 형상은 상기 후퇴 부분의 측면과 상기 비정질 반도체층의 최표면에 의해 형성되는, 박막 트랜지스터.
  5. 박막 트랜지스터에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 미결정 반도체층으로서, 채널 형성 영역을 포함하는 상기 미결정 반도체층;
    상기 미결정 반도체층 위의 비정질 반도체층으로서, 후퇴 부분을 포함하는 상기 비정질 반도체층; 및
    상기 비정질 반도체층 위의 소스 및 드레인 영역들을 포함하고,
    상기 소스 및 드레인 영역들과 중첩하는 상기 비정질 반도체층 부분의 두께는 140 nm 이상 160 nm 미만이고, 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분의 두께는 10 nm이고,
    테이퍼 형상의 테이퍼 각은 10°이고, 상기 테이퍼 형상은 상기 후퇴 부분의 측면과 상기 비정질 반도체층의 최표면에 의해 형성되는, 박막 트랜지스터.
  6. 박막 트랜지스터에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 미결정 반도체층으로서, 채널 형성 영역을 포함하는 상기 미결정 반도체층;
    상기 미결정 반도체층 위의 비정질 반도체층으로서, 후퇴 부분을 포함하는 상기 비정질 반도체층; 및
    상기 비정질 반도체층 위의 소스 및 드레인 영역들을 포함하고,
    상기 소스 및 드레인 영역들과 중첩하는 상기 비정질 반도체층 부분의 두께는 40 nm 이상 160 nm 미만이고, 상기 채널 형성 영역과 중첩하는 상기 비정질 반도체층 부분의 두께는 상기 소스 및 드레인 영역들과 중첩하는 상기 비정질 반도체층 부분의 두께보다 얇고,
    테이퍼 형상의 테이퍼 각은 10°내지 90°의 범위이고, 상기 테이퍼 형상은 상기 후퇴 부분의 측면과 상기 비정질 반도체층의 최표면에 의해 형성되는, 박막 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 사이에 흐르는 전류는 오프 상태에서 1.0×10-12A 이하인, 박막 트랜지스터.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 미결정 반도체층은 실리콘을 포함하는, 박막 트랜지스터.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 비정질 반도체층은 실리콘을 포함하는, 박막 트랜지스터.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 박막 트랜지스터는 표시 장치에 내장되는, 박막 트랜지스터.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 미결정 반도체층은 하나의 도전형을 부여하는 원소를 포함하는, 박막 트랜지스터.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 소스 영역 위에 접하는 소스 전극, 및 상기 드레인 영역 위에 접하는 드레인 전극을 더 포함하는, 박막 트랜지스터.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 드레인 영역의 측면은 상기 후퇴 부분의 측면과 실질적으로 동일한 평면에 있는, 박막 트랜지스터.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
KR1020107012324A 2007-11-05 2008-10-30 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치 KR101452204B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2007-286942 2007-11-05
JP2007286942 2007-11-05
PCT/JP2008/070254 WO2009060922A1 (en) 2007-11-05 2008-10-30 Thin film transistor and display device having the thin film transistor

Publications (2)

Publication Number Publication Date
KR20100094503A KR20100094503A (ko) 2010-08-26
KR101452204B1 true KR101452204B1 (ko) 2014-10-21

Family

ID=40587197

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107012324A KR101452204B1 (ko) 2007-11-05 2008-10-30 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치

Country Status (5)

Country Link
US (1) US8253138B2 (ko)
JP (2) JP5674267B2 (ko)
KR (1) KR101452204B1 (ko)
TW (1) TWI485857B (ko)
WO (1) WO2009060922A1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI574423B (zh) * 2008-11-07 2017-03-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2449593B1 (en) 2009-07-03 2019-08-28 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
WO2011048945A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
KR20190006091A (ko) 2009-10-29 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
US8598586B2 (en) * 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
JP5740169B2 (ja) * 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
KR102047354B1 (ko) 2010-02-26 2019-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5852793B2 (ja) * 2010-05-21 2016-02-03 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9230826B2 (en) * 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
TW201212237A (en) 2010-09-03 2012-03-16 Au Optronics Corp Thin film transistor and fabricating method thereof
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
JP5767073B2 (ja) * 2010-10-15 2015-08-19 株式会社半導体エネルギー研究所 エッチング方法及び半導体装置の作製方法
US8741677B2 (en) 2010-11-30 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
JP5961391B2 (ja) * 2011-01-26 2016-08-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9443455B2 (en) * 2011-02-25 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Display device having a plurality of pixels
JP2012222261A (ja) * 2011-04-13 2012-11-12 Mitsubishi Electric Corp トランジスタ、その製造方法および表示装置
CN103026492B (zh) 2011-06-30 2016-04-06 株式会社日本有机雷特显示器 薄膜晶体管器件以及薄膜晶体管器件的制造方法
US8604472B2 (en) 2011-11-09 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014145770A2 (en) * 2013-03-15 2014-09-18 Cirque Corporation Flying sense electrodes for creating a secure cage for integrated circuits and pathways
KR102235443B1 (ko) * 2014-01-10 2021-04-02 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
CN105633076A (zh) * 2016-01-04 2016-06-01 京东方科技集团股份有限公司 一种显示基板及其制作方法和显示装置
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
CN108417583B (zh) * 2018-03-09 2021-10-29 惠科股份有限公司 一种阵列基板的制造方法和阵列基板
US11139562B2 (en) * 2018-09-14 2021-10-05 Innolux Corporation Antenna device
CN110911382B (zh) * 2018-09-14 2021-06-25 群创光电股份有限公司 天线装置
CN108983477B (zh) * 2018-09-27 2021-04-02 武汉华星光电半导体显示技术有限公司 显示模组及其制作方法、电子装置
KR102658174B1 (ko) * 2018-10-18 2024-04-18 삼성디스플레이 주식회사 표시 장치
CN111081718B (zh) * 2019-12-11 2022-06-10 深圳市华星光电半导体显示技术有限公司 一种tft阵列基板和显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH0888397A (ja) * 1994-09-16 1996-04-02 Casio Comput Co Ltd 光電変換素子
KR20050109086A (ko) * 2004-05-13 2005-11-17 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법
KR20060048913A (ko) * 2004-08-03 2006-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치와 표시장치의 제작 방법 및 텔레비전 장치

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) * 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH02272774A (ja) * 1989-04-14 1990-11-07 Hitachi Ltd アクティブマトリクス回路基板
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7115902B1 (en) * 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR920010885A (ko) * 1990-11-30 1992-06-27 카나이 쯔또무 박막반도체와 그 제조방법 및 제조장치 및 화상처리장치
US7576360B2 (en) * 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
US7098479B1 (en) * 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3281431B2 (ja) * 1992-12-14 2002-05-13 株式会社日立製作所 薄膜トランジスタ
EP0678907B1 (en) * 1994-04-22 2002-02-27 Nec Corporation Method for fabricating reverse-staggered thin-film transistor
JPH088440A (ja) 1994-04-22 1996-01-12 Nec Corp 薄膜トランジスタとその製造方法
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
US5532180A (en) * 1995-06-02 1996-07-02 Ois Optical Imaging Systems, Inc. Method of fabricating a TFT with reduced channel length
JP2762968B2 (ja) * 1995-09-28 1998-06-11 日本電気株式会社 電界効果型薄膜トランジスタの製造方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JPH11274514A (ja) * 1998-01-30 1999-10-08 Samsung Electronics Co Ltd 薄膜トランジスタの製造方法
JP4214989B2 (ja) * 1998-09-03 2009-01-28 セイコーエプソン株式会社 半導体装置の製造方法
JP4342711B2 (ja) * 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
JP4267242B2 (ja) * 2001-03-06 2009-05-27 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP3771456B2 (ja) * 2001-03-06 2006-04-26 株式会社日立製作所 液晶表示装置及び薄膜トランジスタの製造方法
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4731708B2 (ja) * 2001-03-12 2011-07-27 キヤノン株式会社 光起電力素子、ＴＦＴ、及びｉ型半導体層の形成方法
US20030164908A1 (en) * 2002-03-01 2003-09-04 Chi Mei Optoelectronics Corp. Thin film transistor panel
JP4869601B2 (ja) * 2003-03-26 2012-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP2004070331A (ja) * 2003-08-01 2004-03-04 Hitachi Displays Ltd 液晶表示装置の製造方法
JP4712332B2 (ja) * 2003-08-28 2011-06-29 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
US7646367B2 (en) * 2005-01-21 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic apparatus
JP4577114B2 (ja) * 2005-06-23 2010-11-10 ソニー株式会社 薄膜トランジスタの製造方法および表示装置の製造方法
TWI483048B (zh) * 2005-10-18 2015-05-01 Semiconductor Energy Lab 液晶顯示裝置
JP5480480B2 (ja) * 2007-09-03 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH0888397A (ja) * 1994-09-16 1996-04-02 Casio Comput Co Ltd 光電変換素子
KR20050109086A (ko) * 2004-05-13 2005-11-17 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법
KR20060048913A (ko) * 2004-08-03 2006-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치와 표시장치의 제작 방법 및 텔레비전 장치

Also Published As

Publication number Publication date
JP5674267B2 (ja) 2015-02-25
TWI485857B (zh) 2015-05-21
KR20100094503A (ko) 2010-08-26
JP2015062228A (ja) 2015-04-02
US20090114917A1 (en) 2009-05-07
WO2009060922A1 (en) 2009-05-14
JP2009135482A (ja) 2009-06-18
US8253138B2 (en) 2012-08-28
TW200947707A (en) 2009-11-16
JP5933892B2 (ja) 2016-06-15

Similar Documents

Publication Publication Date Title
KR101452204B1 (ko) 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치
KR101518794B1 (ko) 박막 트랜지스터의 제작 방법, 및 표시 장치의 제작 방법
US7791075B2 (en) Display device and manufacturing method thereof
US7768009B2 (en) Display device and manufacturing method of the same
KR101465188B1 (ko) 발광장치
KR101690541B1 (ko) 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법
JP5517441B2 (ja) 半導体膜の形成方法、薄膜トランジスタの作製方法及び表示装置の作製方法
KR20100135885A (ko) 박막 트랜지스터 및 그 제작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 5