JP6085758B2 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ及び薄膜トランジスタの製造方法 Download PDF

Info

Publication number
JP6085758B2
JP6085758B2 JP2013546111A JP2013546111A JP6085758B2 JP 6085758 B2 JP6085758 B2 JP 6085758B2 JP 2013546111 A JP2013546111 A JP 2013546111A JP 2013546111 A JP2013546111 A JP 2013546111A JP 6085758 B2 JP6085758 B2 JP 6085758B2
Authority
JP
Japan
Prior art keywords
layer
film transistor
thin film
altered
plasma treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013546111A
Other languages
English (en)
Other versions
JPWO2013183251A1 (ja
Inventor
悠治 岸田
悠治 岸田
西田　健一郎
健一郎 西田
光正 松本
光正 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Joled Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joled Inc filed Critical Joled Inc
Priority to JP2013546111A priority Critical patent/JP6085758B2/ja
Publication of JPWO2013183251A1 publication Critical patent/JPWO2013183251A1/ja
Application granted granted Critical
Publication of JP6085758B2 publication Critical patent/JP6085758B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B44/00—Circuit arrangements for operating electroluminescent light sources
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
    • H05B45/60—Circuit arrangements for operating LEDs comprising organic material, e.g. for operating organic light-emitting diodes [OLED] or polymer light-emitting diodes [PLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
    • Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関し、特に、有機系塗布材料をエッチストッパ層に用いた薄膜トランジスタ及びその製造方法に関する。
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイ等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置が用いられる。
特に、有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のディスプレイデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、絶縁層、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。
また、ディスプレイデバイスには大画面化及び低コスト化が求められており、容易に低コスト化が可能な薄膜トランジスタとして、一般的には、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。
ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチ型の薄膜トランジスタと、チャネル層をエッチング処理から保護するエッチストッパ型（チャネル保護型）の薄膜トランジスタとの２つに大別される。
チャネルエッチ型の薄膜トランジスタは、エッチストッパ型の薄膜トランジスタに比べて、フォトリソグラフィ工程数を削減することができ、製造コストを抑えられるという利点がある。
一方、エッチストッパ型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、エッチストッパ型の薄膜トランジスタの方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。
このため、エッチストッパ型の薄膜トランジスタは、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における駆動トランジスタに適しており、チャネルエッチ型の薄膜トランジスタに比べて製造コストが増加したとしても、有機ＥＬ表示装置の画素回路に採用する試みがなされている。
例えば特許文献１には、微結晶半導体膜をチャネル層とするエッチストッパ型のＴＦＴが開示されており、チャネル層上にバッファ層を介してエッチストッパ層を形成することが記載されている。
特開２００９−７６８９４号公報
しかしながら、エッチストッパ型の薄膜トランジスタにおいて、有機材料をエッチストッパ層に用いると、トランジスタ特性（Ｉ−Ｖ特性）においてハンプ現象と呼ばれるコブが際立って現れることが分かった。
特に、トランジスタ特性の電流が急激に増加する領域において、ハンプ現象が顕著に現れることが分かった。この電流が急激に増加する領域は、表示装置における低階調領域、すなわち黒表示領域に対応し、液晶ディスプレイとは異なり有機ＥＬディスプレイにおいては、この黒表示領域の特性が重要となる。
本発明は、上記問題を解決するためになされたものであり、有機材料をエッチストッパ層とするエッチストッパ型の薄膜トランジスタにおいて、ハンプ現象が抑制された薄膜トランジスタ及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る薄膜トランジスタの製造方法の一態様は、基板を準備する工程と、前記基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に半導体膜を形成する工程と、前記半導体膜上に有機材料を含むエッチストッパ層を形成する工程と、前記エッチストッパ層上に少なくとも一部が位置するように、ソース電極及びドレイン電極を互いに対向配置して形成する工程と、前記半導体膜をドライエッチングして、区画された半導体層を形成する工程と、前記ソース電極及び前記ドレイン電極から露出した前記エッチストッパ層の表面層が前記ドライエッチングにより変質した層であって少なくとも一部が前記半導体層の表面と接する層である変質層に対して、水素雰囲気下でプラズマ処理を行う工程と、を含むことを特徴とする。
本発明の一態様によれば、優れたトランジスタ特性、特に電流が急激に増加する領域においてハンプ現象が抑制された薄膜トランジスタを得ることができる。
図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した断面図であり、（ａ）は（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図、（ｂ）は同薄膜トランジスタの透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線に沿って切断した同薄膜トランジスタの拡大断面図である。 図２は、本発明の実施の形態に係る薄膜トランジスタの製造方法のフローチャートである。 図３Ａは、本発明の実施の形態に係る薄膜トランジスタの製造方法における基板準備工程を模式的に示した断面図及び平面図である。 図３Ｂは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程を模式的に示した断面図及び平面図である。 図３Ｃは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程を模式的に示した断面図及び平面図である。 図３Ｄは、本発明の実施の形態に係る薄膜トランジスタの製造方法における結晶質シリコン半導体層形成工程を模式的に示した断面図及び平面図である。 図３Ｅは、本発明の実施の形態に係る薄膜トランジスタの製造方法における非晶質シリコン半導体層形成工程を模式的に示した断面図及び平面図である。 図３Ｆは、本発明の実施の形態に係る薄膜トランジスタの製造方法における第１のプラズマ処理工程を模式的に示した断面図及び平面図である。 図３Ｇは、本発明の実施の形態に係る薄膜トランジスタの製造方法における保護層形成工程を模式的に示した断面図及び平面図である。 図３Ｈは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるコンタクト層用膜形成工程及びソースドレイン金属膜形成工程を模式的に示した断面図及び平面図である。 図３Ｉは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるソースドレイン金属膜パターニング工程を模式的に示した断面図及び平面図である。 図３Ｊは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるコンタクト層用膜パターニング工程及び半導体層パターニング工程を模式的に示した断面図及び平面図である。 図３Ｋは、本発明の実施の形態に係る薄膜トランジスタの製造方法における第２のプラズマ処理工程を模式的に示した断面図及び平面図である。 図３Ｌは、本発明の実施の形態に係る薄膜トランジスタの製造方法における第２のプラズマ処理工程後の状態を模式的に示した断面図及び平面図である。 図３Ｍは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるパッシベーション層形成工程を模式的に示した断面図及び平面図である。 図４は、従来の薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図、（ｂ）は同薄膜トランジスタの透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線に沿って切断した同薄膜トランジスタの拡大断面図である。 図５Ａは、従来の薄膜トランジスタの電流電圧特性を示す図である。 図５Ｂは、従来の薄膜トランジスタの電流電圧特性におけるハンプ現象を説明するための図である。 図６は、図４に示す従来の薄膜トランジスタにおいて、保護層及び変質層がソース電極（ドレイン電極）からゲート幅方向にはみ出した長さを複数異ならせたときに得られる各々の電流電圧特性を重ね合わせた図である。 図７は、図４に示す従来の薄膜トランジスタの保護層の外周端部における断面ＴＥＭ像である。 図８Ａは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる塩素の濃度分布を示す図である。 図８Ｂは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる炭素の濃度分布を示す図である。 図９は、本発明の実施の形態に係る薄膜トランジスタの電流電圧特性（Ｉｄｓ−Ｖｇｓ特性）を示す図である。 図１０は、本実施の形態に係る薄膜トランジスタにおける保護層の外周端部周辺の拡大断面図である。 図１１は、本発明の実施の形態に係る薄膜トランジスタの製造方法における第２のプラズマ処理を、直交条件を用いて行った際のプラズマＣＶＤの条件別要因効果を示す図である。 図１２は、本発明の実施の形態の変形例に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図、（ｂ）は同薄膜トランジスタの透過平面図である。 図１３は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１４は、本発明の実施の形態に係る薄膜トランジスタを用いた画素の回路構成を示す図である。
本発明に係る薄膜トランジスタの製造方法の一態様は、基板を準備する工程と、前記基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に半導体膜を形成する工程と、前記半導体膜上に有機材料を含むエッチストッパ層を形成する工程と、前記エッチストッパ層上に少なくとも一部が位置するように、ソース電極及びドレイン電極を互いに対向配置して形成する工程と、前記半導体膜をドライエッチングして、区画された半導体層を形成する工程と、前記ソース電極及び前記ドレイン電極から露出した前記エッチストッパ層の表面層が前記ドライエッチングにより変質した層であって少なくとも一部が前記半導体層の表面と接する層である変質層に対して、水素雰囲気下でプラズマ処理を行う工程と、を含むことを特徴とする。
本態様によれば、水素雰囲気下でプラズマ処理を行うことにより、ドライエッチングによりエッチストッパ層の表面付近に形成される固定電荷を多く含有した変質層を改質して、当該変質層の固定電荷量を減らすことができる。これにより、変質層に起因する寄生トランジスタの発生を抑制することができるので、ハンプ現象が抑制された薄膜トランジスタを製造することができる。
さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層の密度は、前記エッチストッパ層のうち前記ドライエッチングにより変質しなかった部分の密度よりも高い。
本態様によれば、変質層は、エッチストッパ層の母体よりも密度が高くなっている領域である。これにより、変質層を特定することができる。また、このような変質層は、固定電荷を多く含み、ハンプ現象の原因となる。従って、プラズマ処理により、ハンプ現象の原因となる変質層の固定電荷量を減らして寄生トランジスタの発生を抑制することができる。
さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層は、膜厚が３０ｎｍ以上である。さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層に含まれる塩素の濃度は、前記エッチストッパ層に含まれる塩素の濃度の少なくとも１０倍以上である。さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層に含まれる炭素の濃度は、前記エッチストッパ層に含まれる炭素の濃度の少なくとも１／１００以下である。但し、炭素濃度は、物質によって大きく異なる場合があるため、変質層に含まれる炭素濃度は、エッチストッパ層に含まれる炭素濃度の１／１００を超えてもよい。
これらの構成により、半導体層の保護膜であるエッチストッパ層と、改質すべき変質層と区別することができ、変質層を特定することができる。また、このような変質層は、固定電荷を多く含み、ハンプ現象の原因となる。したがって、ハンプ現象の原因となる変質層に対して効果的にプラズマ処理を行うことができるので、優れたトランジスタ特性を有する薄膜トランジスタを実現することができる。
さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層に対して行う前記プラズマ処理を行う工程において、前記プラズマ処理は、平行平板電極型の高周波プラズマ装置を用いて行ってもよい。この場合、前記変質層に対して前記プラズマ処理を行う工程において、プラズマを発生させるときの前記平行平板電極の設定温度は、２８０℃以上３５０℃以下とすることができる。また、前記変質層に対して前記プラズマ処理を行う工程において、プラズマを発生させるときの前記平行平板電極の間隔は、５００ｍｍ以上６００ｍｍ以下とすることができる。
これらの構成により、ドライエッチングにより生成した変質層を改質して、変質層の固定電荷量を効果的に低減させることができる。
さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記半導体膜は、シリコン膜である、とすることができる。この場合、前記エッチストッパ層を形成する工程の前に、第１のプラズマ処理として前記半導体膜に対して水素雰囲気下でプラズマ処理を行う工程を含み、第２のプラズマ処理として前記変質層に対する前記プラズマ処理を行う、としてもよい。
有機材料からなるエッチストッパ層は、水素プラズマによって削られる。すなわち、水素プラズマがエッチストッパ層によって消費されてしまう。本態様によれば、エッチストッパ層を形成する前にプラズマ処理を行うので、エッチストッパ層によってプラズマが消費されてしまうことを防止することができる。これにより、シリコン膜の水素プラズマ処理を効果的に行うことができる。
さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記第２のプラズマ処理において発生させるプラズマの強さは、前記第１のプラズマ処理において発生させるプラズマの強さよりも小さくなるように行う、としてもよい。この場合、前記第１のプラズマ処理及び前記第２のプラズマ処理は、平行平板電極型の高周波プラズマ装置を用いて行い、前記第２のプラズマ処理を行う際の前記平行平板電極の間隔は、前記第１のプラズマ処理を行う際の前記平行平板電極の間隔よりも長くすることで実現することができる。
さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記第１のプラズマ処理を行う工程は、前記シリコン膜におけるシリコン元素のダングリングボンドを水素終端する工程であり、前記第２のプラズマ処理を行う工程は、前記エッチストッパ層において前記変質層の部分と前記変質層以外の部分との固定電荷量が等しくなるように前記変質層を改質する工程である、とすることができる。
また、本発明に係る薄膜トランジスタの製造方法の一態様において、前記半導体膜は、酸化物半導体膜である、とすることができる。
また、本発明に係る薄膜トランジスタの一態様は、基板上に位置するゲート電極と、前記ゲート電極上に位置するゲート絶縁層と、前記ゲート絶縁層を間に介して、前記ゲート電極と対向する半導体層と、前記半導体層上に位置する、有機材料を含むエッチストッパ層と、互いに対向して配置され、前記エッチストッパ層上に少なくとも一部が位置するソース電極及びドレイン電極と、を有し、前記エッチストッパ層は、前記ソース電極及び前記ドレイン電極から露出した前記エッチストッパ層の表面領域であって少なくとも一部が前記半導体層の表面と接する領域に、前記エッチストッパ層の材料が変質した変質層が改質された改質層を有することを特徴とする。
本態様によれば、変質層における固定電荷量の偏りをなくしてエッチストッパ層における固定電荷量を均一にすることができる。これにより、変質層に起因する寄生トランジスタの発生を抑制することができる。従って、ハンプ現象を抑制することができ、優れたトランジスタ特性を実現することができる。
また、本発明に係る薄膜トランジスタの一態様において、前記変質層は、前記半導体層を区画するときのドライエッチングにより前記エッチストッパ層の表面層が変質した層である。
さらに、本発明に係る薄膜トランジスタの一態様において、前記改質層は、膜厚が３０ｎｍ以上である。さらに、本発明に係る薄膜トランジスタの一態様において、前記改質層に含まれる塩素の濃度は、前記エッチストッパ層に含まれる塩素の濃度の少なくとも１０倍以上である。さらに、本発明に係る薄膜トランジスタの一態様において、前記改質層に含まれる炭素の濃度は、前記エッチストッパ層に含まれる炭素の濃度の少なくとも１／１００以下である。
（実施の形態）
以下、本発明の実施の形態に係る薄膜トランジスタ及びその製造方法について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
また、各図において、実質的に同一の構成部材については同一の符号を付す。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線の断面図、（ｂ）は透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線の拡大断面図である。
図１に示すように、本実施の形態に係る薄膜トランジスタ１０は、チャネル保護型でボトムゲート型の薄膜トランジスタであって、基板１上に位置するゲート電極２と、ゲート電極２上に位置するゲート絶縁層３と、ゲート絶縁層３を間に介してゲート電極２と対向する半導体層４０と、半導体層４０上に位置する保護層６と、保護層６上に少なくとも各々の一部が位置するソース電極８Ｓ及びドレイン電極８Ｄと、を有する。
本実施の形態における薄膜トランジスタ１０は、さらに、一対のコンタクト層７と、パッシベーション層９とを有する。一対のコンタクト層７の各々は、保護層６上に少なくとも各々の一部が位置し、かつ、ソース電極８Ｓ又はドレイン電極８Ｄと半導体層４０との間に形成されている。
また、半導体層４０は、基板１上において島状に区画されており、下層の第１半導体層である結晶質シリコン半導体層４と上層の第２半導体層である非晶質シリコン半導体層５との積層膜によって構成されている。半導体層４０は、ゲート絶縁層３を間に介して、ゲート電極２と対向するように形成されている。
なお、本実施の形態における薄膜トランジスタ１０は、ｎチャネル型ＴＦＴである。以下、本実施の形態に係る薄膜トランジスタ１０の各構成部材について詳述する。
基板１は、例えば、石英ガラス、無アルカリガラスおよび高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が半導体層４０に侵入することを防止するために、表面に窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化（ＳｉＯｙＮｘ）等からなるアンダーコート層が形成された基板を用いてもよい。また、アンダーコート層は、レーザアニール等の高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割も担う。アンダーコート層の膜厚は、例えば、１００ｎｍ〜２０００ｎｍ程度である。
ゲート電極２は、基板１の上に所定形状で形成される。ゲート電極２は、シリコンの融点温度に耐えられる導電性材料又はその合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｎｉ（ニッケル）、チタン（Ｔｉ）、クロム（Ｃｒ）、またはモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極２の膜厚は、例えば、２０ｎｍ〜５００ｎｍ程度である。
ゲート絶縁層３（ゲート絶縁膜）は、基板１の上方に形成される。本実施の形態において、ゲート絶縁層３は、ゲート電極２を覆うように基板１上の全面に形成されている。ゲート絶縁層３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）、酸化タンタル（ＴａＯｗ）又はその積層膜等を用いて形成することができる。ゲート絶縁層３の膜厚は、例えば、５０ｎｍ〜３００ｎｍ程度である。
なお、本実施の形態では半導体層４０として結晶質シリコン半導体層４を用いているので、ゲート絶縁層３としては少なくとも酸化シリコンを用いるとよい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには半導体層４０とゲート絶縁層３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。
結晶質シリコン半導体層４は、ゲート絶縁層３上に形成される半導体薄膜であって、ゲート電極２に印加される電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有するチャネル層である。チャネル領域は、ゲート電極２の上方の領域であり、チャネル領域の電荷移動方向の長さはゲート長に対応する。結晶質シリコン半導体層４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。
結晶質シリコン半導体層４における結晶シリコンの結晶粒径は、例えば、５ｎｍ〜１０００ｎｍ程度である。この場合、結晶質シリコン半導体層４は、平均結晶粒径が１００ｎｍ以上の多結晶シリコンのみによって構成されるだけではなく、当該多結晶シリコンと、平均結晶粒径が２０ｎｍ以上４０ｎｍ未満のマイクロクリスタルと呼ばれる微結晶シリコンとの混晶構造とすることもできるし、あるいは、アモルファスシリコン（非結晶性シリコン）と結晶性シリコンとの混晶構造とすることもできる。なお、優れたオン特性を得るためには、少なくとも結晶質シリコン半導体層４のチャネル領域については、結晶性シリコンの割合が多い膜で構成するとよい。結晶質シリコン半導体層４の膜厚は、例えば、１０ｎｍ〜９０ｎｍ程度である。
非晶質シリコン半導体層５は、結晶質シリコン半導体層４上に形成される半導体薄膜であって、例えば真性アモルファスシリコン膜である。非晶質シリコン半導体層５の膜厚は、例えば、１０ｎｍ〜６０ｎｍ程度である。
なお、本実施の形態における半導体層４０は、結晶質シリコン半導体層４と非晶質シリコン半導体層５との積層構造としたが、これに限らない。半導体層４０は、結晶質シリコン半導体層及び非晶質シリコン半導体層のどちらか一方であるシリコン半導体層の単体でもよい。また、半導体層４０としては、シリコン半導体層に限らず、金属酸化物半導体層又は有機物半導体層を用いても構わない。
保護層６は、半導体層４０の上に形成されるエッチストッパ層であり、チャネル層となる半導体層４０を保護するためのチャネル保護膜である。すなわち、保護層６は、一対のコンタクト層７及び半導体層４０をパターニングするときのエッチング処理時において、半導体層４０のチャネル領域がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。本実施の形態における保護層６は、非晶質シリコン半導体層５の上に形成される。本実施の形態において、ソース電極８Ｓ又はドレイン電極８Ｄと重なる領域における保護層６の膜厚は、例えば、３００ｎｍ〜１μｍである。さらに、保護層６の膜厚は、５００ｎｍ以上１μｍ以下であることが好ましい。保護層６の膜厚の下限は、エッチングによるマージン及び保護層６中の固定電荷の影響を抑制する観点で決定され、保護層６の膜厚の上限は、非晶質シリコン半導体層５との段差増大に伴うコンタクト層７等の段差切れによるプロセスの信頼性低下を抑制する観点で決定される。
また、保護層６は、主成分としてシリコン（Ｓｉ）及び酸素（Ｏ）を含有する。本実施の形態における保護層６は、シリコン、酸素、及び、炭素（Ｃ）を含む有機材料を主として含有する有機材料膜である。この場合、保護層６は、例えばポリシロキサンによって形成することができる。ポリシロキサンは、主鎖としてシリカ結合を有し、これにメチル基等の炭素を有する有機成分が結合したものである。このような保護層６は、有機系塗布材料をスピンコート法等により塗布することによって形成することができる。また、スピンコート法等の塗布法以外に、液滴吐出法、又は、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等によっても形成することができる。
このように構成される保護層６は、非変質層６１と、変質層が改質した層である改質層６２とからなる。非変質層６１は、半導体層４０を区画するときのドライエッチングによって変質しなかった保護層６である。一方、改質層６２は、半導体層４０を区画するときのドライエッチングにより保護層６の表面層が変質した層である変質層が、プラズマ処理によって改質された層である。改質層６２として改質される前の層である変質層は、保護層６において、ソース電極８Ｓ及びドレイン電極８Ｄから露出した保護層６の表面領域であって少なくとも一部が半導体層４０の表面と接する領域に生成される。なお、図１の（ｂ）において、非変質層６１が見えるように図示されているが、本来非変質層６１は改質層６２に覆われていて見えない。図１の（ｂ）では、便宜的に非変質層６１を図示している。以下、同様である。
また、保護層６は、絶縁性を有しており、一対のコンタクト層７同士は電気的に接続されていない。
一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体層、又は、不純物を高濃度に含む多結晶半導体層からなる。一対のコンタクト層７は、例えば、アモルファスシリコンにｎ型不純物としてリン（Ｐ）がドープされたｎ型半導体層とし、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層とすることができる。
一対のコンタクト層７は、保護層６上において所定の間隔をあけて対向配置されており、一対のコンタクト層７のそれぞれは、保護層６の上面から非晶質シリコン半導体層５までを跨るようにして形成されている。なお、各コンタクト層７の膜厚は、例えば、５ｎｍ〜１００ｎｍとすることができる。
本実施の形態における一対のコンタクト層７は、非晶質シリコン半導体層５とソース電極８Ｓ及びドレイン電極８Ｄとの間に形成されているが、半導体層４０の側面（非晶質シリコン半導体層５の側面及び結晶質シリコン半導体層４の側面）には形成されていない。すなわち、一対のコンタクト層７は、半導体層４０（非晶質シリコン半導体層５及び結晶質シリコン半導体層４）と面一に形成されている。
なお、コンタクト層７は、単層で構成したが、下層を低濃度の電界緩和層（ｎ−層）とし、上層を高濃度のコンタクト層（ｎ＋層）とする２層によって構成してもよい。この場合、低濃度の電界緩和層には、例えば、１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドープされている。
一対のソース電極８Ｓ及びドレイン電極８Ｄは、所定の間隔をあけて互いに対向するように配置されるとともに、一対のコンタクト層７上に当該一対のコンタクト層７と面一に形成されている。
ソース電極８Ｓは、一方のコンタクト層７を介して、保護層６の一方の端部及び半導体層４０（非晶質シリコン半導体層５）に跨るようにして形成されている。一方、ドレイン電極８Ｄは、他方のコンタクト層７を介して、保護層６の他方の端部及び半導体層４０（非晶質シリコン半導体層５）に跨るようにして形成されている。
本実施の形態において、ソース電極８Ｓ及びドレイン電極８Ｄは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。本実施の形態では、ソース電極８Ｓ及びドレイン電極８Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。なお、ソース電極８Ｓ及びドレイン電極８Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
パッシベーション層９は、ソース電極８Ｓ及びドレイン電極８Ｄと、ソース電極８Ｓ及びドレイン電極８Ｄの間から露出する保護層６とを覆うようにして形成される。パッシベーション層９の膜厚は、例えば、２０ｎｍ以上１０００ｎｍ以下とすることができる。
パッシベーション層９は、保護層６と主成分が同じとなるように構成されている。本実施の形態では、保護層６が主成分としてシリコン及び酸素を含むので、パッシベーション層９も主成分としてシリコン及び酸素を含む。また、保護層６は有機材料によって構成したが、パッシベーション層９は無機材料で構成している。例えば、パッシベーション層９は、酸化シリコンによって形成することができる。なお、パッシベーション層９としては、窒化シリコンによって形成することもできる。パッシベーション層９は、薄膜トランジスタ１０を構成する半導体層材料に外部から酸素や水分等の不純物が侵入することを防止すること等を目的として用いられる。
次に、本発明の実施の形態に係る薄膜トランジスタ１０の製造方法について、図２及び図３Ａ〜図３Ｍを用いて説明する。図２は、本発明の実施の形態に係る薄膜トランジスタの製造方法のフローチャートである。図３Ａ〜図３Ｍは、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程を模式的に示した図である。なお、図３Ａ〜図３Ｍの各図において、（ａ）は、（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図であり、（ｂ）は、同薄膜トランジスタの平面図である。また、各平面図に示される構成部材については、理解しやすいように、各断面図に示される構成部材と同じハッチングが施されている。
図２に示すように、本実施の形態に係る薄膜トランジスタ１０の製造方法は、基板１を準備する基板準備工程（Ｓ１０）と、ゲート電極２を形成するゲート電極形成工程（Ｓ２０）と、ゲート絶縁層３を形成するゲート絶縁層形成工程（Ｓ３０）と、半導体膜４０Ｆを形成する半導体膜形成工程（Ｓ４０）と、保護層６（エッチストッパ層）を形成する保護層形成工程（Ｓ６０）と、ソース電極８Ｓ及びドレイン電極８Ｄを形成するソースドレイン電極形成工程（Ｓ７０）と、半導体膜４０Ｆをドライエッチングによりパターニングして半導体膜４０Ｆを区画する半導体膜パターニング工程（Ｓ８０）と、プラズマ処理によって保護層６の一部が変質した層である変質層６ａを改質するプラズマ処理工程（Ｓ９０）と、を含む。本実施の形態では、さらに、変質層を改質するための水素プラズマ処理とは別に、保護層形成工程の前にプラズマ処理を行うプラズマ処理工程（Ｓ５０）と、変質層を改質するプラズマ処理工程の後にパッシベーション層９を形成するパッシベーション層形成工程（Ｓ１００）と、を含む。なお、本実施の形態における半導体膜形成工程（Ｓ４０）は、第１半導体膜を形成する第１半導体膜形成工程と第２半導体膜を形成する第２半導体膜形成工程とを含む。以下、本実施の形態の製造方法における各工程について詳細に説明する。
まず、図３Ａに示すように、基板１を準備する（基板準備工程）。基板１としては、例えば、ガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって基板１の表面にアンダーコート層を形成してもよい。また、基板１を準備する工程には、アンダーコート層を形成する工程の他に、基板１を洗浄する工程等も含まれる。
次に、図３Ｂに示すように、基板１の上方に所定形状のゲート電極２をパターン形成する（ゲート電極形成工程）。例えば、基板１上の全面にモリブデンタングステン（ＭｏＷ）等からなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ及びウェットエッチングを施すことにより、ゲート金属膜をパターニングして矩形のゲート電極２を形成する。
次に、図３Ｃに示すように、基板１の上方にゲート絶縁層３を形成する（ゲート絶縁層形成工程）。例えば、ゲート電極２を覆うようにして基板１の上方の全面に、プラズマＣＶＤ等によってゲート絶縁層３を成膜する。本実施の形態では、酸化シリコン膜と窒化シリコン膜との２層構造のゲート絶縁層３を形成した。
次に、図３Ｄに示すように、第１半導体膜として、ゲート絶縁層３の上に結晶質シリコン半導体膜４Ｆを形成する（第１半導体膜形成工程）。この場合、まず、ゲート絶縁層３上に、例えばアモルファスシリコン膜からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜する。アモルファスシリコン膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、所定の成膜条件にて成膜することができる。その後、脱水素アニール処理を行った後、所定の温度で非晶質シリコン薄膜をアニールすることにより非結晶シリコン薄膜を結晶化する。これにより、ゲート絶縁層３上に、結晶質シリコン半導体膜４Ｆを形成することができる。
なお、本実施の形態において、非結晶シリコン薄膜の結晶化は、レーザ光を非結晶シリコン薄膜に照射させることによるレーザアニールによって行った。レーザアニールは、波長１９０ｎｍ〜３５０ｎｍ程度のエキシマレーザを用いたレーザアニール（ＥＬＡ）の他に、波長３７０ｎｍ〜９００ｎｍ程度のパルスレーザを用いたレーザアニール、又は、波長３７０ｎｍ〜９００ｎｍ程度の連続発振型のレーザ（ＣＷレーザ）を用いたレーザアニールを用いることができる。また、レーザアニール以外に、急速熱処理（ＲＴＰ）や急速熱アニール（ＲＴＡ）によって結晶化してもよい。あるいは、非結晶シリコン薄膜を結晶化して結晶質シリコン半導体膜を形成するのではなく、ＣＶＤによる直接成長によって結晶質シリコン半導体膜４Ｆを形成しても構わない。
次に、図３Ｅに示すように、第２半導体膜として、結晶質シリコン半導体膜４Ｆ上に非晶質シリコン半導体膜５Ｆを形成する（第２半導体膜形成工程）。例えば、非晶質シリコン半導体膜５Ｆとしてアモルファスシリコン膜を成膜することができる。アモルファスシリコン膜は、シランガス（ＳｉＨ４）、ジシランガス（Ｓｉ２Ｈ６）及びトリシランガス（Ｓｉ３Ｈ８）のいずれかを含む原料ガスを用いてプラズマＣＶＤ等によって所定の成膜条件にて成膜することができる。また、原料ガスとともに導入する不活性ガスとして、水素ガス（Ｈ２）以外に、アルゴンガス（Ａｒ）又はヘリウムガス（Ｈｅ）を所定の濃度比で導入して成膜することができる。
これにより、ゲート絶縁層３上に、結晶質シリコン半導体膜４Ｆと非晶質シリコン半導体膜５Ｆとの積層膜である半導体膜４０Ｆを成膜することができる。
次に、図３Ｆに示すように、半導体膜４０Ｆに対して水素雰囲気下で第１のプラズマ処理を行う（第１のプラズマ処理工程）。第１のプラズマ処理は、例えば、Ｈ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを半導体膜４０Ｆに照射することにより行われる。この水素プラズマ処理は、プラズマ雰囲気中に水素イオン（Ｈ＋）と水素ラジカル（Ｈ＊）を含む水素プラズマを発生させるものである。発生させた水素イオンと水素ラジカルとが結晶質シリコン半導体膜４Ｆ内に入り込んでいくことにより、結晶質シリコン半導体膜４Ｆを構成するシリコン原子のダングリングボンド（欠陥）が水素終端される。つまり、シリコン原子のダングリングボンドが水素と結合する。これにより、結晶質シリコン半導体膜４Ｆの結晶欠陥密度を低減させることができるので、結晶質シリコン半導体膜４Ｆの結晶性が向上する。
このように、結晶質シリコン半導体膜４Ｆにおけるダングリングボンドの水素終端化を行うことにより、ダングリングボンドにおけるキャリアのトラップ等を抑制することができるので、薄膜トランジスタにおけるオンオフ特性を向上させることができる。
本実施の形態において、第１のプラズマ処理は、平行平板電極型のＲＦプラズマＣＶＤ装置を用いて行った。この場合、例えば、上記装置内に設置した基板１の温度を２８０℃とし、原料ガスとして装置内に水素ガス（Ｈ２）ガスを２００ｓｃｃｍの流量で導入し、装置内の圧力を４００Ｐａとし、平行平板電極の間隔を５００ｍｍに設定し、さらに、平行平板電極に印加するＲＦパワー密度を１２５Ｗとして水素プラズマを発生させた。
次に、図３Ｇに示すように、半導体膜４０Ｆ上にエッチストッパ層となる保護層６を形成する（保護層形成工程）。例えば、所定の塗布方法によって半導体膜４０Ｆ上に所定の有機材料を塗布して焼成することによって有機保護膜からなる保護層６を形成することができる。
本実施の形態では、まず、ポリシロキサンからなる有機材料を非晶質シリコン半導体膜５Ｆ上に塗布してスピンコートして、非晶質シリコン半導体膜５Ｆ上の全面に保護層６を形成する。その後、保護層６をプリベーク（仮焼成）した後に、フォトマスクを用いて露光及び現像して所定形状の保護層６を形成する。その後、保護層６をポストベーク（本焼成）する。これにより、所定形状の保護層６を形成することができる。
次に、図３Ｈに示すように、保護層６を覆うようにして半導体膜４０Ｆ（非晶質シリコン半導体膜５Ｆ）上にコンタクト層用膜７Ｆを形成する（コンタクト層用膜形成工程）。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜７Ｆを成膜する。
次に、同図に示すように、コンタクト層用膜７Ｆ上に、ソース電極８Ｓ及びドレイン電極８Ｄとなるソースドレイン金属膜８Ｆを形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｆを成膜する（ソースドレイン金属膜形成工程）。
次に、図３Ｉに示すように、ソースドレイン金属膜８Ｆをパターニングすることで、非晶質シリコン半導体膜５Ｆ上に、保護層６を挟んで一対のソース電極８Ｓ及びドレイン電極８Ｄを形成する。具体的には、ソースドレイン金属膜８Ｆを所定形状にパターニングするために、ソースドレイン金属膜８Ｆ上にレジストを塗布し、露光及び現像を行うことによって、当該レジストを、ソース電極８Ｓ及びドレイン電極８Ｄの形状に対応した形状にパターニングする。次に、このレジストをマスクとしてウェットエッチング等のエッチング処理を施すことによって、ソースドレイン金属膜８Ｆをパターニングする。これにより、同図に示すように、分離された所定形状の一対のソース電極８Ｓ及びドレイン電極８Ｄを形成することができる。なお、このとき、コンタクト層用膜７Ｆがエッチングストッパとして機能する。
その後、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジストを除去し、ソース電極８Ｓ及びドレイン電極８Ｄをマスクとしてドライエッチング等のエッチングを施すことにより、コンタクト層用膜７Ｆをパターニングするとともに、これと同時に、半導体膜４０Ｆ（非晶質シリコン半導体膜５Ｆ及び結晶質シリコン半導体膜４Ｆ）を島状にパターニングする（半導体膜パターニング工程）。これにより、図３Ｊに示すように、所定形状の一対のコンタクト層７を形成するとともに、島状にパターニングされた非晶質シリコン半導体層５及び結晶質シリコン半導体層４を形成することができる。なお、このとき、保護層６がエッチストッパとして機能する。
本実施の形態において、半導体膜４０Ｆをパターニングする際のドライエッチング装置のエッチング条件は、エッチングガスをＣｌ２ガスとし、圧力を２Ｐａとし、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）パワーを３００Ｗとした。なお、半導体膜４０Ｆをドライエッチングする際、本実施の形態では、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジストを除去して行ったが、当該レジストを残したままドライエッチングを行っても構わない。
このとき、図３Ｊの（ｂ）に示すように、半導体膜４０Ｆをパターニングする際のドライエッチングによって、保護層６のソース電極８Ｓ及びドレイン電極８Ｄから露出した領域において、保護層６の表面付近に変質層６ａが生成される。すなわち、変質層６ａは、ソース電極８Ｓ及びドレイン電極８Ｄから露出した保護層６の表面層がドライエッチングのエッチングガスによって変質した層である。また、変質層６ａは、同図に示すように、特に、露出する保護層６の側面部分にあらわれる。このように、半導体膜４０Ｆをドライエッチングした後における保護層６は、ドライエッチングによって変質した部分であって少なくとも一部が半導体層４０の表面と接する層である変質層６ａと、ドライエッチングによって変質されなかった部分であるバルク層とを有することになる。
次に、図３Ｋに示すように、ドライエッチングを施した際に生成した変質層６ａを改質するために、水素雰囲気下で第２のプラズマ処理を行う（第２のプラズマ処理工程）。第２のプラズマ処理は、変質層６ａに対する表面処理であり、変質層６ａにおける固定電荷量と変質層６ａ以外の部分における固定電荷量とが等しくなるように変質層６ａを改質するものである。第２のプラズマ処理は、例えば、Ｈ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを保護層６（変質層６ａ）に照射することにより行われる。
本実施の形態において、第２のプラズマ処理は、平行平板電極型のＲＦプラズマＣＶＤ装置を用いて行った。この場合、例えば、上記装置内に設置した基板１の温度（成長温度）を２８０℃とし、原料ガスとして装置内に水素ガス（Ｈ２）ガスを２００ｓｃｃｍの流量で導入し、装置内の圧力を４００Ｐａとし、平行平板電極の間隔を６００ｍｍに設定し、さらに、平行平板電極に印加するＲＦパワー密度を１２５Ｗとして、水素プラズマを発生させた。
このプラズマ処理により、図３Ｌの（ｂ）に示すように、保護層６は、ドライエッチングによって変質されなかった部分である非変質層６１と、ドライエッチングによって変質された変質層６ａが改質された層である改質層６２とを有することになる。
また、第２のプラズマ処理工程において発生させるプラズマの強さは、第１のプラズマ処理において発生させるプラズマの強さよりも小さくするとよい。本実施の形態では、第２のプラズマ処理を行う際の平行平板電極の間隔を、第１のプラズマ処理を行う際の平行平板電極の間隔よりも長くすることで、第２のプラズマ処理におけるプラズマ強度を小さくしている。
最後に、図３Ｍに示すように、パッシベーション層９を形成する（パッシベーション層形成工程）。本実施の形態では、露出する全ての部材（ソース電極８Ｓ及びドレイン電極８Ｄ、保護層６、非晶質シリコン半導体層５）を覆うようにして、パッシベーション層９を形成する。
パッシベーション層９の材料は、保護層６と同じ主成分を有する材料とすることが好ましく、本実施の形態では、酸化シリコン（ＳｉＯｘ）からなるパッシベーション層９をプラズマＣＶＤによって成膜した。
以上のようにして、本実施の形態に係る薄膜トランジスタ１０を製造することができる。
次に、本実施の形態に係る薄膜トランジスタ１０の作用効果について、本発明に至った経緯も含めて詳細に説明する。
図４は、従来の薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線の断面図、（ｂ）は透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線の拡大断面図である。図５Ａ及び図５Ｂは、従来の薄膜トランジスタの電流電圧特性（Ｉｄｓ−Ｖｇｓ特性）を示す図である。
図４の（ａ）に示すように、従来の薄膜トランジスタ１００は、基板１上に、ゲート電極２と、ゲート絶縁層３と、結晶質シリコン半導体層４と、非晶質シリコン半導体層５と、保護層６と、一対のコンタクト層７と、ソース電極８Ｓ及びドレイン電極８Ｄとが形成されることで構成されている。
エッチストッパ層（保護層６）が有機系塗布材料によって形成された従来の薄膜トランジスタ１００は、所望のトランジスタ特性（電流電圧特性）を得ることが難しいという問題がある。このような薄膜トランジスタ１００において電流電圧特性を測定すると、図５Ａに示すように、電流が急激に増加する領域においてハンプ現象と呼ばれるコブが生じることが分かった。
ここで、ハンプ現象について、図５Ｂを用いて説明する。ハンプ現象とは、図５Ｂに示すように、一つの薄膜トランジスタではあるが、メイントランジスタの他に寄生トランジスタが存在することに起因すると考えられ、メイントランジスタの電流電圧特性にその寄生トランジスタの電流電圧特性が合わさることで、一つの薄膜トランジスタ１００の電流電圧特性上に不自然なコブが現れる現象のことである。なお、本明細書において、有機系塗布材料とは、炭素を含む有機物からなる物質であり、またインクジェット等による印刷工程やスピンコート等による塗布工程により形成される材料とする。
本願発明者は、このハンプ現象が発生する原因について鋭意解析及び検討した結果、エッチストッパ層（保護層）として有機系塗布材料を用いた場合、半導体膜をパターニングして区画（島化）する時に、露出するエッチストッパ層がダメージを受けて、エッチストッパ層の母材である有機系塗布材料が変質してなる変質層がエッチストッパ層の表面付近に現れることが分かった。このとき、さらに、露出するエッチストッパ層の外周端部ではエッチングによりエッチストッパ層の膜厚が薄くなることも分かった。この結果、新たに生成された変質層と半導体層とが接することで寄生トランジスタが形成され、ハンプ現象が発生するということが判明した。
この寄生トランジスタの発生について、図６を用いて、さらに詳細に説明する。図６は、図４に示す従来の薄膜トランジスタにおいて、保護層６がソース電極（ドレイン電極）からゲート幅方向にはみ出した長さ（ｄ）を複数異ならせたときに得られる各々の電流電圧特性を重ね合わせた図である。
図６に示すように、はみ出し長さｄが異なる各々の薄膜トランジスタの電流電圧特性において、メイントランジスタの飽和電流値には変化がみられないのに対して、寄生トランジスタの飽和電流値については、はみ出し長さｄの長さに応じて変化していることが分かる。具体的には、はみ出し長さｄが長くなればなるほど、寄生トランジスタの飽和電流値が減少していることが分かる。これは、寄生トランジスタの原因となる部分、すなわち変質層６ａが保護層６の外周端部に存在していることを示している。
また、変質層６ａによって、ハンプ現象が発生するという点について、図４の（ｃ）に戻って詳細に説明する。図４の（ｃ）は、従来の薄膜トランジスタ１００における保護層（エッチストッパ層）の外周端部周辺の断面図であり、同図には、半導体層のバックチャネル側の固定電荷量が模式的に図示されている。
本来、半導体層４０のバックチャネル側の全面は、組成元素及びその濃度が均一な保護層６で覆われており、バックチャネル側の固定電荷量は面内均一になっているはずである。つまり、この場合、薄膜トランジスタの電流電圧特性上にはハンプ現象は現れない。
しかし、上述のとおり、保護層６の材料として有機系塗布材料を用いると、半導体層４０をパターン形成する際のドライエッチングにより、保護層６を構成する有機系塗布材料が変質して変質層６ａが出現すると共に、半導体層４０の側面が後退しながらエッチングが行われるために、保護層６の外周端部において半導体層４０と変質層６ａとが接する状況が生じる。このため、図４の（ｃ）に示すように、半導体層４０のバックチャネル側部分が、ドライエッチングによって保護層６が変質された層である変質層６ａと接するとともに、ドライエッチングによって保護層６が変質されなかった層である無変質層（バルク層）と接する状態となる。この場合、変質層６ａと無変質層とでは固定電荷が異なり、ダメージを受けた変質層６ａの方により多くの固定電荷が発生する。このように、半導体層４０と固定電荷が多い変質層６ａとが接するために寄生トランジスタが発生し、図５Ａ及び図５Ｂに示すように、電流電圧特性上にハンプ現象が発生すると考えられる。
実際に、図４に示す構成の従来の薄膜トランジスタ１００を作製して、図４の（ｃ）に相当する部分について、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）にて断面観察した。図７は、図４に示す従来の薄膜トランジスタの保護層の外周端部周辺における断面ＴＥＭ像である。なお、図７では、パッシベーション層も形成している。
図７に示す断面ＴＥＭ像によれば、保護層６の表面（傾斜側面）上に膜厚３０ｎｍ程度の変質層６ａが存在し、保護層６の外周端部で半導体層４０と接していることが確認できる。また、ＴＥＭ像における色の濃さは密度（体積密度）の違いを表すことから、保護層６の表面付近には、明らかに保護層６とは異なる層（変質層６ａ）が現れていることが確認できる。そして、変質層６ａは、母体となる保護層６よりも色が濃いことから、変質層６ａの密度（体積密度）は、母体となる保護層６（変質しなかった部分）の密度（体積密度）よりも高いことが分かる。
ここで、従来の薄膜トランジスタ１００における塩素（Ｃｌ）及び炭素（Ｃ）の濃度分布について、図８Ａ及び図８Ｂを用いて説明する。図８Ａは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる塩素の濃度分布を示す図である。また、図８Ｂは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる炭素の濃度分布を示す図である。なお、図８Ａ及び図８Ｂは、単膜にて二次イオン分析計（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ−ｍｉｃｒｏｐｒｏｂｅ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒ：ＳＩＭＳ）を用いて分析した結果を示している。なお、図８Ａ及び図８Ｂでは、複数のサンプルを分析した結果を図示している。
図８Ａに示すように、パッシベーション層と保護層６との間には、他よりも塩素元素が多く検出される層が存在することが分かる。また、図８Ｂに示すように、パッシベーション層と保護層６との間には、パッシベーション層９よりも炭素の濃度が大きく、保護層６よりも炭素の濃度が小さい層が存在することが分かる。パッシベーション層と保護層６との間に現れる層が変質層６ａであり、保護層６の有機系塗布材料の組成以外に、ドライエッチングに使用する原料ガスである塩素元素を多く含む。つまり、変質層６ａは、保護層６がドライエッチングの原料ガスによって変質した層である。また、変質層６ａは、保護層６よりも炭素の濃度が低くなっていることから、変質層６ａは保護層６の炭素が変質したと考えられる。このように、図８Ａ及び図８Ｂに示す結果から、変質層６ａは、保護層６の母材である有機系塗布材料とドライエッチングの原料ガスとが結びついた層であると考えられる。
なお、図８Ａに示すように、変質層６ａに含まれる塩素の濃度は、保護層６に含まれる塩素の濃度の少なくとも１０倍以上であることが分かる。また、図８Ｂに示すように、変質層６ａに含まれる炭素の濃度は、保護層６に含まれる炭素の濃度の少なくとも１／１００以下であることが分かる。
以上により、本願発明者は、この変質層６ａの存在によってハンプ現象が発生するという知見を得て、この変質層６ａを改質することにより、ハンプ現象の発生を抑制できると考えた。
そこで、本願発明者は、この知見に基づいて、上述のように、保護層６に対してプラズマ処理を行った。すなわち、ドライエッチングにて半導体層４０を島状にパターニングした後に、水素雰囲気下でプラズマ処理を施した。
実際に、図３Ａ〜図３Ｍに示される製造方法によって薄膜トランジスタ１０を作製して、電流電圧特性を測定してみたところ、図９に示すような特性が得られた。図９は、本発明の実施の形態に係る薄膜トランジスタの電流電圧特性（Ｉｄｓ−Ｖｇｓ特性）を示す図である。
図９に示すように、本実施の形態に係る薄膜トランジスタ１０では、電流電圧特性上にハンプ現象が発生していないことが分かる。特に、電流が急激に増加する領域で問題となっていたハンプ現象が解消していることが分かる。これは、プラズマ処理によって変質層６ａが改質されたからであると考えられる。この点について、図１０を用いて説明する。図１０は、本実施の形態に係る薄膜トランジスタにおける保護層の外周端部周辺の拡大断面図であり、図１の（ｃ）に対応する図である。なお、図１０においては、半導体層のバックチャネル側の固定電荷量が模式的に図示されている。
本実施の形態によれば、変質層６ａに対してプラズマ処理を行うことにより、図１０に示すように、ドライエッチングによって保護層６の表面付近に生成した変質層６ａが改質されて改質層６２となる。改質層６２は、寄生トランジスタの閾値（閾値電圧）がメイントランジスタの閾値（閾値電圧）よりも大きくなるように変質層６ａが改質された層であって、改質により変質層６ａの固定電荷量が低減された層である。改質層６２の固定電荷量は、プラズマ処理によって、非変質層６１の固定電荷量（すなわちドライエッチングにより変質されなかった保護層６の固定電荷量）とほぼ同程度にまで低減させることができる。この結果、非変質層６１及び改質層６２によって構成される保護層６では、プラズマ処理前における変質層６ａに伴う固定電荷量の偏りがなくなり、層全体における固定電荷量が均一になっている。これにより、半導体層４０のバックチャネル側の固定電荷量を面内均一にすることができる。
なお、プラズマ処理後の変質層６ａ（すなわち改質層６２）の塩素及び炭素の濃度を二次イオン分析計で測定してみたところ、図８Ａ及び図８Ｂに示す測定結果と同様の結果が得られた。すなわち、プラズマ処理前後において変質層６ａの塩素濃度及び炭素濃度は変化せず、改質層６２と変質層６ａとは塩素濃度及び炭素濃度が同じであることが分かった。すなわち、改質層６２に含まれる塩素の濃度は、非変質層６１に含まれる塩素の濃度の少なくとも１０倍以上である。また、改質層６２に含まれる炭素の濃度は、非変質層６１に含まれる炭素の濃度の少なくとも１／１００以下である。また、プラズマ処理によって変質層６ａの厚さも変わらず、改質層６２の厚さは変質層６ａの厚さと同程度である。本実施の形態において、改質層６２の膜厚は３０ｎｍ以上である。
さらに、本願発明者は、実験計画法を用いて変質層６ａが改質する制御因子と交互作用とを見極めた。この点について、図１１を用いて説明する。図１１は、本発明の実施の形態に係る薄膜トランジスタの製造方法における第２のプラズマ処理を、直交条件を用いて行った際のプラズマＣＶＤの条件別要因効果を示す図である。
図１１に示すように、Ｌ１８直交表を用いてハンプ量の要因効果図を作成して、有効因子を見極めた。ここで、ハンプ量とは、縦軸に薄膜トランジスタのドレイン電流値を２階微分した値をプロットするとともに横軸に電圧値をプロットして、そのカーブのピーク値のことであると定義した。つまり、ハンプ現象がより顕著に現れるほど、電流電圧特性のカーブの屈折が大きくなることを利用して、２階微分したドレイン電流のピーク値をハンプ量として、ハンプ現象の定量指標とした。
図１１に示す要因効果図より、ハンプ量（ハンプ現象）の有効因子は、ＲＦプラズマＣＶＤ装置の基板温度（成長温度）及び平行平板電極の間隔であることが分かった。また、ハンプ量を低減するためには、基板温度は２８０℃以上、電極間距離は５００ｍｍ以上に設定すればよいことが分かった。より好ましくは、基板の設定温度は２８０℃以上３５０℃以下であり、平行平板電極の間隔は５００ｍｍ以上６００ｍｍ以下である。
以上、本発明の実施の形態に係る薄膜トランジスタ１０によれば、プラズマ処理を行うことにより、ドライエッチングにより保護層６の表面付近に形成される固定電荷を多く含有した変質層６ａを改質して、当該変質層６ａの固定電荷量を減らすことができる。これにより、変質層６ａに起因する寄生トランジスタの発生を抑制することができるので、ハンプ現象を抑制することができる。従って、トランジスタ特性に優れた薄膜トランジスタを実現することができる。
特に、本実施の形態では、電流電圧特性の電流が急激に増加する領域で発生していたハンプ現象を解消することができる。これにより、本実施の形態に係る薄膜トランジスタ１０を有機ＥＬディスプレイの駆動トランジスタとして用いた場合、表示装置における低階調領域（黒表示領域）の特性を向上させることができる。
（変形例）
次に、本発明の実施の形態の変形例に係る薄膜トランジスタ１０Ａについて、図１２を用いて説明する。図１２は、本発明の実施の形態の変形例に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線の断面図、（ｂ）は透過平面図である。
図１２に示すように、本変形例に係る薄膜トランジスタ１０Ａは、保護層６Ａがゲート幅方向においてソース電極８Ｓ及びドレイン電極８Ｄからはみ出さない構成となっている。すなわち、上記実施の形態に係る薄膜トランジスタ１０では、保護層６はソース電極８Ｓ及びドレイン電極８Ｄからはみ出すように形成されていたが、本変形例に係る薄膜トランジスタ１０Ａでは、保護層６Ａがソース電極８Ｓ及びドレイン電極８Ｄからはみ出さない構成となっており、保護層６Ａのゲート幅方向の側面が、ソース電極８Ｓ及びドレイン電極８Ｄのゲート幅方向の側面よりも後退している。なお、それ以外の構成は、図１に示す実施の形態と同様である。
以上、本変形例に係る薄膜トランジスタ１０Ａによれば、上記実施の形態に係る薄膜トランジスタ１０と同様の効果を奏する。
（その他）
以上、本発明に係る薄膜トランジスタ及び薄膜トランジスタの製造方法について、実施の形態及び変形例に基づいて説明したが、本発明は上記の実施の形態及び変形例に限定されるものではない。
例えば、図４及び図１０においては、固定電荷として正の固定電荷を示しているが、固定電荷としては負の固定電荷でもよい。また、固定電荷は、層のバルクと層間の界面とのどちらに存在してもよい。本発明において、固定電荷は、半導体層４０からみたバックチャネル側の固定電荷量が、保護層６の外周端部と中央部とで等しくなっていることが重要である。
また、上記の実施の形態及び変形例では、シリコン元素のダングリングボンドを水素終端するために第１のプラズマ処理を行ったが、第１のプラズマ処理は必ずしも行う必要はない。例えば、半導体膜４０Ｆが酸化物半導体や有機物半導体等である場合には、第１のプラズマ処理は行う必要がない。まら、半導体膜４０Ｆにシリコン膜を用いた場合であっても、第１のプラズマ処理は必ずしも行う必要はない。
但し、第１のプラズマ処理を行う場合は、保護層６を形成する前に行うとよい。これは、炭素を含む有機系塗布材料によって保護層６を形成した後に水素プラズマ処理を行うと、発生させた水素プラズマによって保護層６に含有する炭素が削られてしまって（すなわち、保護層６に含まれる炭素によって水素プラズマが消費されてしまって）、水素プラズマが半導体膜４０Ｆに届かない場合があるからである。特に、保護層６の膜中に、塗布材料として用いられる感光剤（ナフトキノンジアジト等）が残っている場合、保護層６と水素プラズマとが反応しやすくなるので、さらに水素プラズマが保護層６で消費されてしまう。従って、半導体膜４０Ｆに対する水素プラズマ処理は、保護層６を形成する前に行う方がよい。
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
また、本実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置又は液晶表示装置等の表示装置に用いることができる。例えば、本実施の形態に係る薄膜トランジスタ１０を有機ＥＬ表示装置に適用した場合について、図１３を用いて説明する。図１３は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
図１３に示すように、本実施の形態に係る有機ＥＬ表示装置２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に配置された複数の画素２２と、複数の画素２２のそれぞれに対応して形成された有機ＥＬ素子２３と、画素２２の行方向に沿って形成された複数のゲート線２７と、画素２２の列方向に沿って形成された複数のソース線２８と、ソース線２８と並行して形成された電源線２９（不図示）とを備える。有機ＥＬ素子２３は、アクティブマトリクス基板２１上に順次積層された、陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）を有する。また、有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
なお、本実施の形態において、薄膜トランジスタ１０は、画素２２を選択するためのスイッチングトランジスタとして設けられているが、駆動トランジスタとして用いることもできる。
次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１４を用いて説明する。図１４は、本発明の実施の形態に係る薄膜トランジスタを用いた画素の回路構成を示す図である。
図１４に示すように、各画素２２は、直交するゲート線２７とソース線２８とによって区画されており、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子２３と、コンデンサ３３とを備える。駆動トランジスタ３１は、有機ＥＬ素子２３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
駆動トランジスタ３１において、ゲート電極３１Ｇがスイッチングトランジスタ３２のドレイン電極３２Ｄに接続され、ソース電極３１Ｓが中継電極（不図示）を介して有機ＥＬ素子２３のアノードに接続され、ドレイン電極３１Ｄが電源線２９に接続される。
また、スイッチングトランジスタ３２において、ゲート電極３２Ｇはゲート線２７に接続され、ソース電極３２Ｓはソース線２８に接続され、ドレイン電極３２Ｄはコンデンサ３３及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
この構成において、ゲート線２７にゲート信号が入力されて、スイッチングトランジスタ３２がオン状態になると、ソース線２８を介して供給された映像信号電圧がコンデンサ３３に書き込まれる。そして、コンデンサ３３に書き込まれた映像信号電圧は、１フレーム期間を通じて保持される。この保持された映像信号電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子２３のアノードからカソードへと流れて有機ＥＬ素子２３が発光する。これにより、所定の画像を表示することができる。
なお、本実施の形態に係る有機ＥＬ表示装置等の表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ又は携帯電話などの電子機器に適用することができる。
本発明に係る薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他薄膜トランジスタを有する様々な電気機器等に広く利用することができる。
１ 基板
２、３１Ｇ、３２Ｇ ゲート電極
３ ゲート絶縁層
４ 結晶質シリコン半導体層
４Ｆ 結晶質シリコン半導体膜
５ 非晶質シリコン半導体層
５Ｆ 非晶質シリコン半導体膜
６、６Ａ 保護層
６ａ 変質層
７ コンタクト層
７Ｆ コンタクト層用膜
８Ｓ、３１Ｓ、３２Ｓ ソース電極
８Ｄ、３１Ｄ、３２Ｄ ドレイン電極
８Ｆ ソースドレイン金属膜
９ パッシベーション層
１０、１０Ａ、１００ 薄膜トランジスタ
２０ 有機ＥＬ表示装置
２１ アクティブマトリクス基板
２２ 画素
２３ 有機ＥＬ素子
２４ 陽極
２５ 有機ＥＬ層
２６ 陰極
２７ ゲート線
２８ ソース線
２９ 電源線
３１ 駆動トランジスタ
３２ スイッチングトランジスタ
３３ コンデンサ
４０ 半導体層
４０Ｆ 半導体膜
６１ 非変質層
６２ 改質層

Claims (18)

  1. 基板を準備する工程と、
    前記基板上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上に半導体膜を形成する工程と、
    前記半導体膜上に有機材料を含むエッチストッパ層を形成する工程と、
    前記エッチストッパ層上に少なくとも一部が位置するように、ソース電極及びドレイン電極を互いに対向配置して形成する工程と、
    前記半導体膜をドライエッチングして、区画された半導体層を形成する工程と、
    前記ソース電極及び前記ドレイン電極から露出した前記エッチストッパ層の表面層が前記ドライエッチングにより変質した層であって少なくとも一部が前記半導体層の表面と接する層である変質層に対して、水素雰囲気下でプラズマ処理を行う工程と、を含む、
    薄膜トランジスタの製造方法。
  2. 前記変質層の密度は、前記エッチストッパ層のうち前記ドライエッチングにより変質しなかった部分の密度よりも高い、
    請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記変質層は、膜厚が３０ｎｍ以上である、
    請求項１又は２に記載の薄膜トランジスタの製造方法。
  4. 前記変質層に含まれる塩素の濃度は、前記エッチストッパ層に含まれる塩素の濃度の少なくとも１０倍以上である、
    請求項１〜３のいずれか一項に記載の薄膜トランジスタの製造方法。
  5. 前記変質層に含まれる炭素の濃度は、前記エッチストッパ層に含まれる炭素の濃度の少なくとも１／１００以下である、
    請求項１〜４のいずれか一項に記載の薄膜トランジスタの製造方法。
  6. 前記変質層に対して行う前記プラズマ処理を行う工程において、前記プラズマ処理は、平行平板電極型の高周波プラズマ装置を用いて行う、
    請求項１〜５のいずれか一項に記載の薄膜トランジスタの製造方法。
  7. 前記変質層に対して前記プラズマ処理を行う工程において、プラズマを発生させるときの前記基板の設定温度は、２８０℃以上３５０℃以下である、
    請求項６に記載の薄膜トランジスタの製造方法。
  8. 前記変質層に対して前記プラズマ処理を行う工程において、プラズマを発生させるときの前記平行平板電極の間隔は、５００ｍｍ以上６００ｍｍ以下である、
    請求項６又は７に記載の薄膜トランジスタの製造方法。
  9. 前記半導体膜は、シリコン膜である、
    請求項１〜８のいずれか一項に記載の薄膜トランジスタの製造方法。
  10. さらに、前記エッチストッパ層を形成する工程の前に、第１のプラズマ処理として前記半導体膜に対して水素雰囲気下でプラズマ処理を行う工程を含み、
    第２のプラズマ処理として前記変質層に対する前記プラズマ処理を行う、
    請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記第２のプラズマ処理において発生させるプラズマの強さは、前記第１のプラズマ処理において発生させるプラズマの強さよりも小さい、
    請求項１０に記載の薄膜トランジスタの製造方法。
  12. 前記第１のプラズマ処理及び前記第２のプラズマ処理は、平行平板電極型の高周波プラズマ装置を用いて行い、
    前記第２のプラズマ処理を行う際の前記平行平板電極の間隔は、前記第１のプラズマ処理を行う際の前記平行平板電極の間隔よりも長い、
    請求項１１に記載の薄膜トランジスタの製造方法。
  13. 前記第１のプラズマ処理を行う工程は、前記シリコン膜におけるシリコン元素のダングリングボンドを水素終端する工程であり、
    前記第２のプラズマ処理を行う工程は、前記エッチストッパ層において前記変質層の部分と前記変質層以外の部分との固定電荷量が等しくなるように前記変質層を改質する工程である、
    請求項１０〜１２のいずれか一項に記載の薄膜トランジスタの製造方法。
  14. 前記半導体膜は、酸化物半導体膜である、
    請求項１〜８のいずれか一項に記載の薄膜トランジスタの製造方法。
  15. 基板上に位置するゲート電極と、
    前記ゲート電極上に位置するゲート絶縁層と、
    前記ゲート絶縁層を間に介して、前記ゲート電極と対向する半導体層と、
    前記半導体層上に位置する、有機材料を含むエッチストッパ層と、
    互いに対向して配置され、前記エッチストッパ層上に少なくとも一部が位置するソース電極及びドレイン電極と、を有し、
    前記エッチストッパ層は、前記ソース電極及び前記ドレイン電極から露出した前記エッチストッパ層の表面領域であって少なくとも一部が前記半導体層の表面と接する領域に、前記エッチストッパ層の材料が変質した変質層が改質された改質層を有し、
    前記変質層は、前記エッチングストッパ層の材料と前記半導体層を区画するときのドライエッチングの原料ガスとが結びついた層であり、
    前記改質層は、前記変質層よりも固定電荷量が低減された層である、
    薄膜トランジスタ。
  16. 前記改質層は、膜厚が３０ｎｍ以上である、
    請求項１５に記載の薄膜トランジスタ。
  17. 前記改質層に含まれる塩素の濃度は、前記エッチストッパ層に含まれる塩素の濃度の少なくとも１０倍以上である、
    請求項１５又は１６に記載の薄膜トランジスタ。
  18. 前記改質層に含まれる炭素の濃度は、前記エッチストッパ層に含まれる炭素の濃度の少なくとも１／１００以下である、
    請求項１５〜１７のいずれか一項に記載の薄膜トランジスタ。
JP2013546111A 2012-06-08 2013-05-29 薄膜トランジスタ及び薄膜トランジスタの製造方法 Active JP6085758B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013546111A JP6085758B2 (ja) 2012-06-08 2013-05-29 薄膜トランジスタ及び薄膜トランジスタの製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012131319 2012-06-08
JP2012131319 2012-06-08
PCT/JP2013/003383 WO2013183251A1 (ja) 2012-06-08 2013-05-29 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2013546111A JP6085758B2 (ja) 2012-06-08 2013-05-29 薄膜トランジスタ及び薄膜トランジスタの製造方法

Publications (2)

Publication Number Publication Date
JPWO2013183251A1 JPWO2013183251A1 (ja) 2016-01-28
JP6085758B2 true JP6085758B2 (ja) 2017-03-01

Family

ID=49711659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013546111A Active JP6085758B2 (ja) 2012-06-08 2013-05-29 薄膜トランジスタ及び薄膜トランジスタの製造方法

Country Status (3)

Country Link
US (1) US9012914B2 (ja)
JP (1) JP6085758B2 (ja)
WO (1) WO2013183251A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015045213A1 (ja) * 2013-09-30 2015-04-02 パナソニック株式会社 薄膜トランジスタ基板及びその製造方法
KR101781175B1 (ko) * 2015-08-31 2017-09-22 가천대학교 산학협력단 초박막 저결정성 실리콘 채널을 갖는 무접합 전계효과 트랜지스터 및 그 제조방법
CN105244363A (zh) * 2015-11-04 2016-01-13 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制备方法、显示装置
CN105977205B (zh) * 2016-05-10 2019-10-15 京东方科技集团股份有限公司 薄膜晶体管、阵列基板的制备方法、阵列基板及显示装置
CN109256467B (zh) * 2018-09-07 2022-08-26 苏州希印纳米科技有限公司 高性能单壁碳纳米管薄膜晶体管及其制备方法
JP2020053638A (ja) * 2018-09-28 2020-04-02 株式会社ジャパンディスプレイ 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098311A (ja) * 1995-06-21 1997-01-10 Hitachi Ltd 薄膜半導体装置の製造方法とその構造
JPH1073841A (ja) * 1996-08-30 1998-03-17 Toshiba Corp アクティブマトリクス基板、液晶表示素子、およびそれらの製造方法
JPH10189499A (ja) 1996-12-27 1998-07-21 Sony Corp 半導体装置の製造方法
JP2002261287A (ja) 2001-02-28 2002-09-13 Hitachi Ltd 液晶表示装置およびその製造方法
JP3501793B2 (ja) * 2001-05-16 2004-03-02 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
JP4177993B2 (ja) * 2002-04-18 2008-11-05 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR101484297B1 (ko) 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
JP5395384B2 (ja) 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5488525B2 (ja) * 2011-04-22 2014-05-14 カシオ計算機株式会社 薄膜トランジスタおよびその製造方法

Also Published As

Publication number Publication date
WO2013183251A1 (ja) 2013-12-12
US9012914B2 (en) 2015-04-21
US20140124783A1 (en) 2014-05-08
JPWO2013183251A1 (ja) 2016-01-28

Similar Documents

Publication Publication Date Title
JP6085758B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP6007445B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
WO2012172617A1 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5820402B2 (ja) 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
WO2013021416A1 (ja) 薄膜半導体装置及び薄膜半導体装置の製造方法
WO2012117439A1 (ja) 薄膜半導体装置及びその製造方法
US8796692B2 (en) Thin-film semiconductor device and method for fabricating thin-film semiconductor device
JP6082911B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5508535B2 (ja) 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板
WO2013118233A1 (ja) 薄膜半導体装置の製造方法及び薄膜半導体装置
WO2013005250A1 (ja) 薄膜トランジスタおよびその製造方法ならびに表示装置
KR20100123327A (ko) 어레이 기판의 제조방법
WO2013001579A1 (ja) 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
KR20110053721A (ko) 어레이 기판 및 이의 제조방법
JPWO2013069056A1 (ja) 薄膜形成基板及び薄膜形成方法
KR20100123535A (ko) 어레이 기판의 제조방법
KR101123513B1 (ko) 박막트랜지스터 및 그 제조방법
JP5498892B2 (ja) 薄膜トランジスタ、及びこれを備えた表示装置、並びにそれらの製造方法
WO2013118234A1 (ja) 薄膜半導体装置の製造方法及び薄膜半導体装置
JP5253990B2 (ja) 薄膜トランジスタ
WO2013001580A1 (ja) 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
WO2013018123A1 (ja) 薄膜トランジスタ及びその製造方法
JPWO2013021416A1 (ja) 薄膜半導体装置及び薄膜半導体装置の製造方法
JPWO2012172617A1 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JPWO2013005250A1 (ja) 薄膜トランジスタおよびその製造方法ならびに表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160901

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161213

R150 Certificate of patent or registration of utility model

Ref document number: 6085758

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316303

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113