JP5805380B2 - 半導体集積装置における遅延回路及びインバータ - Google Patents
半導体集積装置における遅延回路及びインバータ Download PDFInfo
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Description
C101 電源電位印加回路
C102 接地電位印加回路
Claims (6)
- 一方のドレインと他方のソースとが第1接続点において互いに接続されており且つ夫々のゲート同士が入力点において接続されており前記一方のソースには第1電位が印加されており前記他方のドレインには出力点が接続されている互いに第1導電型のチャネルを有する一対の第1FETと、一方のドレインと他方のソースとが第2接続点において互いに接続されており且つ夫々のゲート同士が前記入力点において互いに接続されており前記一方のソースには第2電位が印加されており前記他方のドレインには前記出力点が接続されている互いに第2導電型のチャネルを有する一対の第2FETと、を含むインバータの複数が互いに縦列接続された遅延回路であって、
前記インバータは、
前記出力点が前記第2電位の状態となる場合に前記第2電位を前記第1接続点に印加する第1付加FETと、
前記第1付加FETに前記第2電位を供給する第2付加FETと、
ソースに前記第1電位が印加されておりドレインが前記第2付加FETのゲートに接続されている第3付加FETと、
ソースに前記第2電位が印加されておりゲート及びドレインが共に前記第3付加FETのゲートに接続されている第4付加FETと、
前記出力点が前記第1電位の状態となる場合に前記第1電位を前記第2接続点に印加する第5付加FETと、
前記第5付加FETに前記第1電位を供給する第6付加FETと、
ソースに前記第2電位が印加されておりドレインが前記第6付加FETのゲートに接続されている第7付加FETと、
ソースに前記第1電位が印加されておりゲート及びドレインが共に前記第7付加FETのゲートに接続されている第8付加FETと、を更に有することを特徴とする半導体集積装置における遅延回路。 - 前記第1FETにおける前記一方のソースには第1の抵抗を介して前記第1電位が印加されており、
前記第2FETにおける前記一方のソースには第2の抵抗を介して前記第2電位が印加されていることを特徴とする請求項1記載の半導体集積装置における遅延回路。 - 前記第1付加FET、前記第3付加FET、前記第6付加FET及び前記第8付加FETの各々は前記第1導電型のチャネルを有し、
前記第2付加FET、前記第4付加FET、前記第5付加FET及び前記第7付加FETの各々は前記第2導電型のチャネルを有することを特徴とする請求項1又は2記載の半導体集積装置における遅延回路。 - 入力信号のレベルを反転させた信号を出力する半導体集積装置におけるインバータであって、
一方のドレインと他方のソースとが第1接続点において互いに接続されており且つ夫々のゲート同士が入力点において接続されており前記一方のソースには第1電位が印加されており前記他方のドレインには出力点が接続されている互いに第1導電型のチャネルを有する一対の第1FETと、
一方のドレインと他方のソースとが第2接続点において互いに接続されており且つ夫々のゲート同士が前記入力点において互いに接続されており前記一方のソースには第2電位が印加されており前記他方のドレインには前記出力点が接続されている互いに第2導電型のチャネルを有する一対の第2FETと、
前記出力点が前記第2電位の状態となる場合に前記第2電位を前記第1接続点に印加する第1付加FETと、
前記第1付加FETに前記第2電位を供給する第2付加FETと、
ソースに前記第1電位が印加されておりドレインが前記第2付加FETのゲートに接続されている第3付加FETと、
ソースに前記第2電位が印加されておりゲート及びドレインが共に前記第3付加FETのゲートに接続されている第4付加FETと、
前記出力点が前記第1電位の状態となる場合に前記第1電位を前記第2接続点に印加する第5付加FETと、
前記第5付加FETに前記第1電位を供給する第6付加FETと、
ソースに前記第2電位が印加されておりドレインが前記第6付加FETのゲートに接続されている第7付加FETと、
ソースに前記第1電位が印加されておりゲート及びドレインが共に前記第7付加FETのゲートに接続されている第8付加FETと、を有することを特徴とする半導体集積装置におけるインバータ。 - 前記第1FETにおける前記一方のソースには第1の抵抗を介して前記第1電位が印加されており、
前記第2FETにおける前記一方のソースには第2の抵抗を介して前記第2電位が印加されていることを特徴とする請求項4記載の半導体集積装置におけるインバータ。 - 前記第1付加FET、前記第3付加FET、前記第6付加FET及び前記第8付加FETの各々は前記第1導電型のチャネルを有し、
前記第2付加FET、前記第4付加FET、前記第5付加FET及び前記第7付加FETの各々は前記第2導電型のチャネルを有することを特徴とする請求項4又は5記載の半導体集積装置におけるインバータ。
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