JP4834700B2 - Cmos遅延の変動を低減する方法 - Google Patents
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Description
図1は、供給電圧により遅延変動を低減させる従来の定電圧源を表すブロック図である。従来の設計では、CMOS遅延にかける供給電圧は一定に保たれる。しかしながら、CMOS遅延は温度とプロセス変動とともに変化しなければならない。
DLL設計上、遅延変動の問題は当業者に周知されており、それを克服するための一般的な解決策は、数多く存在する。解決策のひとつは、プルアップ抵抗とテール電流を利用して温度、プロセス、及び電圧供給の変動を制御する、共通モードの増幅回路を提供することである。もうひとつは、各遅延ステップユニットごとに局部的な供給を生じさせることである。しかし、DLL設計の遅延変動を克服する周知の多くの方法は、チップ面積および電力消費の増加という大きな欠点を抱えている。
Claims (8)
- CMOS遅延変動を低減するための被制御電圧回路であって、
電圧源と、
被制御供給源での電圧変動を制御するための被制御電圧を有する被制御供給源と、
前記電圧源に接続された第1の端子を有する定電流源と、
ユニティゲイン演算増幅器であって、前記定電流源の第2の端子に接続された正の入力ノード、および前記被制御供給源に接続された前記ユニティゲイン演算増幅器の出力に接続された負の入力ノードを有する、ユニティゲイン演算増幅器と、
前記定電流源の前記第2の端子と前記ユニティゲイン演算増幅器の正の入力ノードの間に接続された被制御電圧信号線と、
直列接続された第一トランジスタ、第二トランジスタ、第三トランジスタ、および第四トランジスタを含む複数のトランジスタとを含み、
当該被制御電圧回路の入力端子は、前記定電流源側にあり、当該被制御電圧回路の出力端子は、前記被制御供給源側にあり、前記被制御電圧信号線の電圧は、供給電圧、温度、およびプロセス変動による損失を補償するために調整され、前記ユニティゲイン演算増幅器の出力により、当該被制御電圧回路が制御され、
前記第一トランジスタは、P型チャネルMOSFETであり、前記第一トランジスタのソース端子は、前記定電流源の第2の端子および前記ユニティゲイン演算増幅器の正の入力ノードに接続され、
前記第一トランジスタのゲート端子は、直列接続された前記第三トランジスタおよび第四トランジスタのソース/ドレイン統合端子に接続されることを特徴とする被制御電圧回路。 - 前記第二トランジスタは、P型チャネルMOSFETであり、前記第二トランジスタのソース端子は、前記第一トランジスタのドレイン端子に接続され、前記第二トランジスタのゲート端子は接地される、請求項1に記載の被制御電圧回路。
- 前記第三トランジスタは、N型チャネルMOSFETであり、前記第三トランジスタのゲート端子は、前記ユニティゲイン演算増幅器の正の入力側に接続され、前記第三トランジスタのドレイン端子は、前記第二トランジスタのドレインに接続される、請求項2に記載の被制御電圧回路。
- 前記第四トランジスタは、N型チャネルMOSFETであり、前記第四トランジスタのゲート端子は、前記第一トランジスタのドレインおよび前記第二トランジスタのソースの両方に接続され、前記第四トランジスタのドレイン端子は、前記第三トランジスタのソース端子に接続され、前記第四トランジスタのソース端子は接地される、請求項3に記載の被制御電圧回路。
- 前記電圧源と前記被制御供給源は、複数のアナログ回路である、請求項4に記載の被制御電圧回路。
- 前記第三トランジスタは、N型チャネルMOSFETであり、前記第三トランジスタのゲート端子は、前記ユニティゲイン演算増幅器の正の入力側に接続され、前記第三トランジスタのドレイン端子は、前記第二トランジスタのドレインに接続される、請求項1に記載の被制御電圧回路。
- 前記第四トランジスタは、N型チャネルMOSFETであり、前記第四トランジスタのゲート端子は、前記第一トランジスタのドレインおよび前記第二トランジスタのソースの両方に接続され、前記第四トランジスタのソース端子は、接地される、請求項1に記載の被制御電圧回路。
- 前記電圧源と前記被制御供給源は、複数のアナログ回路である、請求項1に記載の被制御電圧回路。
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