JP4834700B2

JP4834700B2 - Ｃｍｏｓ遅延の変動を低減する方法

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Publication number: JP4834700B2
Application number: JP2008198110A
Authority: JP
Inventors: ファットトゥルオン; ジョングエン
Original assignee: 南亞科技股▲ふん▼有限公司
Priority date: 2008-05-30
Filing date: 2008-07-31
Publication date: 2011-12-14
Anticipated expiration: 2028-07-31
Also published as: JP2009289248A; TW200949485A; US20090295466A1; US7834683B2; TWI372956B

Description

本発明は、集積回路（ＩＣ）に関し、特にＣＭＯＳ（相補型金属酸化膜半導体）回路の遅延変動を低減する方法及び回路に関する。

多くの集積回路では、ＣＭＯＳ装置の性能は、電圧供給、温度及びプロセス条件または状態によって変化する。回路の速度は一般に、供給電圧の増加とともに向上する。一方、回路の速度は一般に、供給電圧の減少とともに低下する。供給電圧の増加に伴って、温度が低下し、動作プロセス状態が速くなり、ＣＭＯＳ装置の性能が向上するか、伝搬遅延が減少する。一方、ＣＭＯＳ装置の閾値電圧は、温度の増加、供給電圧の減少、及び動作プロセス状態のより遅い環境への移行とともに増加する。その結果、対応する集積回路の性能、特に遅延ロックループ（ＤＬＬ）の粗遅延ステップの設計に悪影響が生じる。
図１は、供給電圧により遅延変動を低減させる従来の定電圧源を表すブロック図である。従来の設計では、ＣＭＯＳ遅延にかける供給電圧は一定に保たれる。しかしながら、ＣＭＯＳ遅延は温度とプロセス変動とともに変化しなければならない。
ＤＬＬ設計上、遅延変動の問題は当業者に周知されており、それを克服するための一般的な解決策は、数多く存在する。解決策のひとつは、プルアップ抵抗とテール電流を利用して温度、プロセス、及び電圧供給の変動を制御する、共通モードの増幅回路を提供することである。もうひとつは、各遅延ステップユニットごとに局部的な供給を生じさせることである。しかし、ＤＬＬ設計の遅延変動を克服する周知の多くの方法は、チップ面積および電力消費の増加という大きな欠点を抱えている。
米国特許第７２８２９７２号明細書米国特許第７２７９９６０号明細書

本発明のある態様では、供給電圧、温度及びプロセスの変動により発生する性能変動を補償し、ＣＭＯＳ伝播遅延のギャップ変動を低減するための電圧制御回路を提供することである。

本発明の一実施例では、ＣＭＯＳ遅延変動を低減するための回路は、定電流源と、一つのユニティゲイン演算増幅器と、複数のトランジスタとを含む。当該トランジスタは直列接続されている。なお、前記回路は入力端子と出力端子を含む。前記トランジスタはＰ型チャネルＭＯＳＦＥＴ形式またはＮ型チャネルＭＯＳＦＥＴ形式である。Ｐ型チャネルＭＯＳＦＥＴトランジスタのソース端子入力と、Ｐ型チャネルＭＯＳＦＥＴトランジスタに隣接して設けられたＮ型チャネルＭＯＳＦＥＴトランジスタのゲート端子は、定電流源に接続される。また、Ｐ型チャネルＭＯＳＦＥＴトランジスタのソース端子入力は、ユニティゲイン演算増幅器の正入力端の入力でもある。定電流源は発生器または電流ミラーソースにより生成される。Ｐ型チャネルＭＯＳＦＥＴトランジスタのゲート端子は、Ｎ型チャネルＭＯＳＦＥＴのソース／ドレイン統合端子に直列接続されている。他のＰ型チャネルＭＯＳＦＥＴトランジスタ（第二Ｐ型チャネルＭＯＳＦＥＴ）は接地のゲートシンクを備える。また、Ｎ型チャネルＭＯＳＦＥＴトランジスタの入力では、第一Ｎ型チャネルＭＯＳＦＥＴトランジスタは、第一Ｐ型チャネルトランジスタのソース／ドレイン統合端子に接続されるゲートを備え、第二Ｎ型チャネルＭＯＳＦＥＴの第二入力端子は、その出力端子に接続されている。本実施例では、ユニティゲイン演算増幅器の入力端子は、供給電圧、動作温度、及び動作プロセス状態に基づいて、各組の実際のプロセス条件に対して、調整可能な電圧レベルを提供することができる。

本発明の別の実施例では、複数のトランジスタは、直列接続された第一トランジスタと第二トランジスタとを含む。第一トランジスタはＰ型チャネルＭＯＳＦＥＴトランジスタであって、第二トランジスタはＮ型チャネルＭＯＳＦＥＴである。本実施例では、第一トランジスタのソース端子は、定電流源とユニティゲイン演算増幅器の正入力端の両方に接続されている。一方、第一トランジスタのゲート端子は第二トランジスタのソース／ドレイン端子に接続されている。第二トランジスタのソース端子は、第一トランジスタのドレイン端子に接続されている。また、第二トランジスタのゲート端子は接地され、第二トランジスタのソース端子は接地電圧源に接続されている。

本発明のこれらのおよび他の目的は、多くの図面内に示された好適実施例の以下の詳細な説明を読むことにより、当業者には明らかとなるであろう。

図２は、本発明の実施例によるＣＭＯＳ遅延１１０を補償するための被制御供給源１００のブロック図である。被制御供給発生器１２０は、下記実施例に示すように、対応する回路を例示するために示されている。

図３は、本発明の第１実施例によるＣＭＯＳ遅延を低減するための被制御電圧回路５を示す。第１実施例による回路５は電圧源１０と、定電流源２０と、ユニティゲイン演算増幅器３０と、被制御供給源４０と、被制御電圧信号線５０と、複数のトランジスタ６０とを含む。被制御供給源４０は、被制御供給源４０での電圧変動を制御する被制御電圧Ｖｃを含む。電圧源１０及び被制御供給源４０は、アナログ回路形式であってもよい。

第１実施例によれば、前記トランジスタは相互に直列接続された第一トランジスタ６２と第二トランジスタ６４を含む。第一トランジスタ６２はＰ型チャネルＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）であって、そのソース端子は、定電流源とユニティゲイン演算増幅器３０の正入力端の両方にも接続されている。第一トランジスタ６２のゲート端子は、Ｎ型チャネルＭＯＳＦＥＴである第二トランジスタ６４のドレイン端子に接続されている。また、第二トランジスタ６４のドレイン端子は、第一トランジスタ６２のドレイン端子に接続されている。第二トランジスタ６４のゲート端子は第一トランジスタ６２のゲート端子に接続され、第二トランジスタ６４のソース端子は接地電圧源に接続されている。

前記回路５の入力端子は、定電流源２０にあり、回路５の出力端子は、被制御供給源４０にある。被制御電圧信号線５０の電圧は、供給電圧、温度、及びプロセス変動による損失を補償するために調整できる。なお、ユニティゲイン演算増幅器３０は、回路５に、より一定の遅延を提供する。

下記の表１を参照すると、第１実施例によれば、ＣＭＯＳＮＡＮＤをユニティーディレイとして用いるＤＬＬのシミュレーションに基づいて、ピコ秒（ｐｓ）で測定した遅延は、異なる組の動作温度と動作プロセス条件において、より均一で一定である。言い換えれば、高速ケース、通常ケース、低速ケースの、３種類の全ての遅延は、従来の方法を用いて得られるような、対応する遅延に比べて、本実施例では、より一貫している（図１参照）。また、表１に示すように、−１０℃、８５℃、１１０℃での遅延は、３種類の全ての動作プロセス状態の下、すなわち、高速ケース、通常ケース、低速ケースの下、従来の方法を用いて得られるような、対応する遅延よりも一貫している。

前述の遅延と図１に示す従来の方法による遅延の一貫性を定量化し比較するため、動作温度−１０℃、８５℃、１１０℃にわたり、全ての３種類の遅延の標準偏差を計算し、以下の表２に示した。

前記表１、表２に示すシミュレーション結果に基づく推論または分析でば、本発明の第１実施例による遅延変動性は、動作プロセス状態と動作温度の各種組み合わせ下における図１に示す従来の方法に比べてより少ない。

前述の実施例及び表１、表２に示す３種類の異なる動作プロセス状態を参照すると、高速ケースとは＋２シグマ、通常ケースとは標準動作状態、低速ケースとは−２シグマと定義される。

図４は、本発明の第２実施例によるＣＭＯＳ遅延を低減するための別の被制御電圧回路６を示す。図４に示す回路６は、電圧源１０と、被制御供給源４２と、定電流源２０と、ユニティゲイン演算増幅器３０と、被制御電圧信号線５２と、複数のトランジスタ６５とを含む。被制御供給源４２は、被制御供給源４２の電圧変動を制御する被制御電圧Ｖｃを含む。電圧源１０と被制御供給源４２は、アナログ回路形式であってもよい。

本発明の第２実施例によれば、前記トランジスタ６５は、第一トランジスタ６６、第二トランジスタ６７、第三トランジスタ６８、及び第四トランジスタ６９を含み、これらは、全て相互に直列に接続されている。第一トランジスタ６６は、Ｐ型チャネルＭＯＳＦＥＴであって、第一トランジスタ６６のソース端子は、定電流源２０とユニティゲイン演算増幅器３０の正入力端の両方に接続されている。また、第一トランジスタ６６のゲート端子は、第三トランジスタ６８及び第四トランジスタ６９のソース／ドレイン統合端子（ｊｏｉｎｔｔｅｒｍｉｎａｌ）に、直列に接続されている。また、第二トランジスタ６７のソース端子は、第一トランジスタ６６のドレイン端子に接続され、第二トランジスタ６７のゲート端子は、接地されている。第三トランジスタ６８は、Ｎ型チャネルＭＯＳＦＥＴであって、ユニティゲイン演算増幅器３０の正入力端に接続されたゲート端子を含む。一方、第三トランジスタ６８のドレイン端子は、第二トランジスタ６７のドレインに接続されている。第四トランジスタ６９は、Ｎ型チャネルＭＯＳＦＥＴであって、第一トランジスタ６６のドレインと第二トランジスタ６７のソースの両方に接続されたゲート端子を含む。また第四トランジスタ６９のソース端子は、接地されている。

図４を参照すると、回路６の入力端子は、定電流源２０側にあり、回路６の出力端子は、被制御供給源４２側にある。本実施例の特徴は、被制御電圧信号線５２の電圧を調整することにより、供給電圧、温度及びプロセスの変動による損失が補償されることである。なお、ユニティゲイン演算増幅器３０の出力は、より一貫した均一な遅延を提供することができ、この遅延は、供給電圧、温度及びプロセスの変動にあまり影響されない。

図４と図５を参照すると、本発明の別の実施例による方法が示されており、この方法では、回路６の動作温度または動作プロセス状態を決めた後に、動作温度に比例しまたは動作プロセス状態に関係する、電圧信号線の電圧が調整される。また、図５を参照すると、３種類の動作プロセス状態、すなわち高速ケース２００、通常ケース２１０および低速ケース２２０、の関連データが示されている。

前記方法によれば、入力端子は、定電流源２０において形成され、出力端子は、被制御供給源４２において形成されている。また、第２実施例による回路６を利用し、図５に示すデータを利用して被制御電圧信号線５２の電圧を調整することで、供給電圧、温度、プロセス変動によるＣＭＯＳ遅延変動を抑制することができ、これにより回路６に対してより一貫した遅延を提供することができる。

本発明から得られる教示を維持したまま、当業者には、装置及び方法に対して、多くの修正と変更がなされ得ることが容易に認識される。

供給電圧により遅延変動を低減させる従来の定電圧源を表すブロック図である。本発明の実施例によるＣＭＯＳ遅延を補償するための制御された電圧供給の使用を示すブロック図である。本発明の第１実施例によるＣＭＯＳ遅延を低減するための被制御電圧回路を示す説明図である。本発明の第２実施例によるＣＭＯＳ遅延を低減するための別の被制御電圧回路を示す説明図である。シミュレーションにより得られた、温度とプロセス条件に対する被制御供給の電圧の関係を示した図である。

Claims

ＣＭＯＳ遅延変動を低減するための被制御電圧回路であって、
電圧源と、
被制御供給源での電圧変動を制御するための被制御電圧を有する被制御供給源と、
前記電圧源に接続された第１の端子を有する定電流源と、
ユニティゲイン演算増幅器であって、前記定電流源の第２の端子に接続された正の入力ノード、および前記被制御供給源に接続された前記ユニティゲイン演算増幅器の出力に接続された負の入力ノードを有する、ユニティゲイン演算増幅器と、
前記定電流源の前記第２の端子と前記ユニティゲイン演算増幅器の正の入力ノードの間に接続された被制御電圧信号線と、
直列接続された第一トランジスタ、第二トランジスタ、第三トランジスタ、および第四トランジスタを含む複数のトランジスタとを含み、
当該被制御電圧回路の入力端子は、前記定電流源側にあり、当該被制御電圧回路の出力端子は、前記被制御供給源側にあり、前記被制御電圧信号線の電圧は、供給電圧、温度、およびプロセス変動による損失を補償するために調整され、前記ユニティゲイン演算増幅器の出力により、当該被制御電圧回路が制御され、
前記第一トランジスタは、Ｐ型チャネルＭＯＳＦＥＴであり、前記第一トランジスタのソース端子は、前記定電流源の第２の端子および前記ユニティゲイン演算増幅器の正の入力ノードに接続され、
前記第一トランジスタのゲート端子は、直列接続された前記第三トランジスタおよび第四トランジスタのソース／ドレイン統合端子に接続されることを特徴とする被制御電圧回路。
前記第二トランジスタは、Ｐ型チャネルＭＯＳＦＥＴであり、前記第二トランジスタのソース端子は、前記第一トランジスタのドレイン端子に接続され、前記第二トランジスタのゲート端子は接地される、請求項１に記載の被制御電圧回路。
前記第三トランジスタは、Ｎ型チャネルＭＯＳＦＥＴであり、前記第三トランジスタのゲート端子は、前記ユニティゲイン演算増幅器の正の入力側に接続され、前記第三トランジスタのドレイン端子は、前記第二トランジスタのドレインに接続される、請求項２に記載の被制御電圧回路。
前記第四トランジスタは、Ｎ型チャネルＭＯＳＦＥＴであり、前記第四トランジスタのゲート端子は、前記第一トランジスタのドレインおよび前記第二トランジスタのソースの両方に接続され、前記第四トランジスタのドレイン端子は、前記第三トランジスタのソース端子に接続され、前記第四トランジスタのソース端子は接地される、請求項３に記載の被制御電圧回路。
前記電圧源と前記被制御供給源は、複数のアナログ回路である、請求項４に記載の被制御電圧回路。
前記第三トランジスタは、Ｎ型チャネルＭＯＳＦＥＴであり、前記第三トランジスタのゲート端子は、前記ユニティゲイン演算増幅器の正の入力側に接続され、前記第三トランジスタのドレイン端子は、前記第二トランジスタのドレインに接続される、請求項１に記載の被制御電圧回路。
前記第四トランジスタは、Ｎ型チャネルＭＯＳＦＥＴであり、前記第四トランジスタのゲート端子は、前記第一トランジスタのドレインおよび前記第二トランジスタのソースの両方に接続され、前記第四トランジスタのソース端子は、接地される、請求項１に記載の被制御電圧回路。
前記電圧源と前記被制御供給源は、複数のアナログ回路である、請求項１に記載の被制御電圧回路。