JP2010278849A - スイッチング制御回路 - Google Patents
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Abstract
【課題】同時スイッチングノイズを低減するスイッチング制御回路を提供する。
【解決手段】本発明のスイッチング制御回路は、入力端子1、出力端子2及びスイッチング素子を有する出力回路10と、出力回路10のスイッチング素子の制御端子に接続され、出力回路10の出力信号が変化する期間において、入力信号を制御する第1の回路20と、第1の回路20の制御端子に接続され、出力回路10の出力信号が変化する期間において、第1の回路20に流れる電流を制御する制御信号を生成する第2の回路30と、を備えている。
【選択図】図1
【解決手段】本発明のスイッチング制御回路は、入力端子1、出力端子2及びスイッチング素子を有する出力回路10と、出力回路10のスイッチング素子の制御端子に接続され、出力回路10の出力信号が変化する期間において、入力信号を制御する第1の回路20と、第1の回路20の制御端子に接続され、出力回路10の出力信号が変化する期間において、第1の回路20に流れる電流を制御する制御信号を生成する第2の回路30と、を備えている。
【選択図】図1
Description
本発明は、出力回路のスイッチングノイズを低減するスイッチング制御回路に関する。
LSI(Large Scale Integrated Circuit)には、外部とのインタフェースとして動作する入出力(I/O)回路が設けられる。入出力回路は一般にはCMOSを用いて構成され、CMOSのオン/オフにより信号の入出力を行う。
通常、半導体デバイスは複数の出力ピンを有し、複数のCMOS回路が出力回路として形成されている。それら複数のCMOS回路が同時にスイッチングすると、電源配線やグランド配線に流れる電流の値が短時間に大きく変化し、電源配線やグランド配線の電位に変動が生じる。この種のノイズは一般に同時スイッチングノイズと呼ばれている。同時スイッチングノイズは、出力信号の波形や遅延に影響を与え、誤動作や動作速度の低下の原因となる。
例えば、特許文献1には、複数のCMOS回路を多段接続した構成が開示されている。複数のCMOS回路を多段接続した構成では、ゲート配線の寄生抵抗、寄生容量を利用して、各トランジスタのターンオンを段階的に行わせることができる。これにより、全トランジスタに流れる電流を時間的に分散させ、電源配線やグランド配線に流れる電流の時間的変化成分を減少させ、同時スイッチングノイズの抑制を図れる。
しかしながら、一般に出力回路では負荷駆動能力の仕様に基づいて出力電流最小値が保証されるため、トランジスタサイズが決まっており、ゲート配線の寄生抵抗、寄生容量によるCR遅延量が最大値となる接続構成でノイズ低減効果が限界に達してしまい、それ以上のノイズ低減を図るのが困難である。また、動作電源電圧が低い場合(減電圧時)、伝搬遅延時間が長くなってしまう問題もある。
本発明は、同時スイッチングノイズを低減するスイッチング制御回路を提供する。
本発明の一態様によれば、入力端子、出力端子及びスイッチング素子を有する出力回路と、前記スイッチング素子の制御端子に接続され、前記出力回路の出力信号が変化する期間において、入力信号を制御する第1の回路と、前記第1の回路の制御端子に接続され、前記出力回路の出力信号が変化する期間において、前記第1の回路に流れる電流を制御する制御信号を生成する第2の回路と、を備えたことを特徴とするスイッチング制御回路が提供される。
本発明によれば、同時スイッチングノイズを低減するスイッチング制御回路が提供される。
以下、図面を参照し、本発明の実施形態について説明する。
図1は、本発明の実施形態に係るスイッチング制御回路の概略構成を示す。
図1は、本発明の実施形態に係るスイッチング制御回路の概略構成を示す。
このスイッチング制御回路は、出力回路10と、第1の回路20と、第2の回路30とを有する。第1の回路20は、出力回路10の入力端子1と接地電位(グランド)との間に接続されている。第2の回路30は、電源電圧Vccが供給される電源ライン3と接地電位(グランド)との間に接続されている。また、第2の回路30は、第1の回路20を流れる電流を制御する制御信号を生成し、その制御信号を第1の回路20の制御端子に供給する。
図2(a)は、図1に示す回路の具体的な構成例を示す回路図である。
出力回路10は、スイッチング素子であるP型電界効果トランジスタP0及びN型電界効果トランジスタN0からなるCMOS回路を含む。P型電界効果トランジスタP0及びN型電界効果トランジスタN0の制御端子であるゲートは、入力端子1に接続されている。すなわち、P型電界効果トランジスタP0及びN型電界効果トランジスタN0のゲートは、出力回路10の入力端子として機能する。
P型電界効果トランジスタP0のソースは電源ライン3と接続され、N型電界効果トランジスタN0のソースはグランドに接続されている。P型電界効果トランジスタP0のドレインは、N型電界効果トランジスタN0のドレインと接続されている。P型電界効果トランジスタP0のドレイン及びN型電界効果トランジスタN0のドレインは、出力端子2と接続されている。
第1の回路20は、2つのN型電界効果トランジスタN1、N2を有する。N型電界効果トランジスタN1のドレインは、出力回路10におけるP型電界効果トランジスタP0及びN型電界効果トランジスタN0の両ゲート(入力端子1)と接続されている。N型電界効果トランジスタN1のソースは、N型電界効果トランジスタN2のドレインと接続されている。N型電界効果トランジスタN2のソースは、グランドに接続されている。N型電界効果トランジスタN2のゲートは、出力端子2と接続されている。
第2の回路30は、P型電界効果トランジスタP1と、P型電界トランジスタP2と、第1の抵抗11と、第2の抵抗12と、N型電界トランジスタN3とを有する。
P型電界効果トランジスタP1のソースは、電源ライン3に接続されている。P型電界効果トランジスタP1のドレインは、P型電界効果トランジスタP2のソースと接続されている。P型電界効果トランジスタP1のゲートをnode2とすると、そのnode2には、出力信号(出力端子2に現れる信号)と同相となる信号が供給される。この信号は、例えば入力端子1の前段の内部ロジックにより生成される。
P型電界効果トランジスタP2のドレインとゲートとが互いに接続されている。すなわち、P型電界効果トランジスタP2は、P型電界効果トランジスタP1と第1の抵抗11との間にダイオード接続されている。
第1の抵抗11の一端は、P型電界効果トランジスタP2のドレイン及びゲートと接続されている。第1の抵抗11の他端は、第2の抵抗12の一端と接続されている。第1の抵抗11と第2の抵抗12との接続node1は、第1の回路20におけるN型トランジスタN1のゲートに接続されている。
第2の抵抗12の他端は、N型電界効果トランジスタN3のドレインと接続されている。N型電界効果トランジスタN3のソースは、グランドに接続されている。N型電界効果トランジスタN3のゲートは、出力端子2に接続されている。
なお、出力回路10は、図3に示す構成であってもよい。この図3に示す回路は、複数のP型電界効果トランジスタQ2n(添字nは自然数)と、複数のN型電界効果トランジスタQ1m(添字mは自然数)を有する。添字nとmが同じP型電界効果トランジスタQ2nとN型電界効果トランジスタQ1mとは一つのCMOS回路を構成し、互いのドレインが接続されている。P型電界効果トランジスタQ2nの各々のドレインおよびN型電界効果トランジスタQ1mの各々のドレインは、出力端子2に接続されている。すなわち、各CMOS回路の出力端子は、出力端子2に接続されている。
P型電界効果トランジスタQ2nの各々のソースは、電源ライン3と接続されている。N型電界効果トランジスタQ1mの各々のソースは、グランドに接続されている。
P型電界効果トランジスタQ2nの各々のゲートは、ゲート配線41に接続されている。N型電界効果トランジスタQ1mの各々のゲートは、ゲート配線42に接続されている。ゲート配線41及びゲート配線42は、入力端子1に接続されている。
ゲート配線41、42には寄生抵抗及び寄生容量が存在する。このため、各電界効果トランジスタは、段階的にターンオンする。これにより、複数の電界効果トランジスタに同時に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させ、同時スイッチングノイズを抑制することができる。
入力端子1には、論理信号ハイレベルまたはローレベルが入力する。出力端子2には論理信号ハイレベルまたはローレベルが出力する。入力端子1にハイレベルが入力すると、出力回路10におけるP型電界効果トランジスタP0はオフに、N型電界効果トランジスタN0はオンになる。したがって、出力端子2は、グランド電位すなわちローレベルとなる。入力端子1にローレベルが入力すると、P型電界効果トランジスタP0はオンに、N型電界効果トランジスタN0はオフになる。したがって、出力端子2は、電源電圧Vccすなわちハイレベルとなる。
図3の出力回路では、入力端子1にハイレベルが入力すると、P型電界効果トランジスタQ2nはオフに、N型電界効果トランジスタQ1mは入力端子1に近いものから順にターンオンする。したがって、出力端子2は、グランド電位すなわちローレベルとなる。入力端子1にローレベルが入力すると、N型電界効果トランジスタQ1mはオフに、P型電界効果トランジスタQ2nは入力端子1に近いものから順にターンオンする。したがって、出力端子2は、電源電圧Vccすなわちハイレベルとなる。
次に、図2(b)の動作タイミング図を参照して、図2(a)の回路における第1の回路20と第2の回路30の動作について説明する。
時刻t1で入力端子1に与えられる入力信号がローレベルからハイレベルに切り替わったとする。node2には入力信号の反転信号が与えられるため、時刻t1でnode2の電位はハイレベルからローレベルに切り替わる。
node2の電位がローレベルになると、P型電界効果トランジスタP1がオンする。入力信号がローレベルからハイレベルに切り替わっても、すぐには出力信号はハイレベルからローレベルに切り替わらず、時刻tで出力信号はまだハイレベルである。したがって、N型電界効果トランジスタN3のゲートにはハイレベルが与えられ、N型電界効果トランジスタN3はオンする。
P型電界効果トランジスタP1及びN型電界効果トランジスタN3がオンすることで、電源ライン3からグランドに、P型電界効果トランジスタP1、P型電界効果トランジスタP2、第1の抵抗11、第2の抵抗12およびN型電界効果トランジスタN3を介して電流が流れる。すなわち、電流が第2の回路30を介して電源ライン3からグランドに流れる。これにより、node1の電位が設定される。したがって、第1の回路20におけるN型電界効果トランジスタN1のゲート電位が設定される。
図2(b)のnode1の電位変化を示すチャート中の1点鎖線は、N型電界効果トランジスタN1がオンする閾値電圧VthN1を示す。また、node1aは電源電圧Vccが相対的に高いときのnode1の電位変化を示し、node1bは電源電圧Vccが相対的に低いときのnode1の電位変化を示す。
電源電圧Vccが相対的に高いとき、node1の電位は時刻t1でN型電界効果トランジスタN1の閾値電圧VthN1をこえる。これにより、N型電界効果トランジスタN1がオンする。このとき、出力端子2に接続されたN型電界効果トランジスタN2のゲートはハイレベルであり、N型電界効果トランジスタN2はオンする。
したがって、N型電界効果トランジスタN1及びN型電界効果トランジスタN2がオン状態であり、これらN型電界効果トランジスタN1及びN型電界効果トランジスタN2を介して、入力端子1からグランドに電流が流れる。これにより、入力端子1の電位が低下し、ゲート配線のCR遅延量に依存せずに、出力回路10のスイッチングをゆるやかに行うことが可能となる。すなわち、出力回路10を構成するCMOS回路に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させることで、同時スイッチングノイズを抑制できる。
出力信号(出力端子2の電位)がハイレベルからローレベルに切り替わる途中の時刻t2で、N型電界効果トランジスタN3はターンオフする。N型電界効果トランジスタN3がターンオフすることで、時刻t2でnode1の電位はさらに上昇する。出力信号がローレベルの定常時は、N型電界効果トランジスタN3はオフであり、第2の回路30に電流は流れない。また、出力信号がハイレベルの定常時は、P型電界トランジスタP1はオフであり、第2の回路30に電流は流れない。
したがって、出力信号が変化しない定常時、第2の回路30には電流が流れず、不要な電流を消費しない。すなわち、出力信号が変化する過渡期だけ、第2の回路30を動作させて、第1の回路20に電流を流して、入力端子1の電位を低下させて、同時スイッチングノイズを抑制する。
また、第2の回路30においてダイオード接続したP型電界効果トランジスタP2を設けていることで、電源電圧Vccに応じて、node1の電位が設定される。電源電圧Vccが比較的低い減電圧時には、P型電界効果トランジスタP2のゲート−ソース間電圧Vgsが増大し、node1の電位は低下する。すなわち、図2(b)のnode1bに示されるように、減電圧時、時刻t1でnode1の電位はN型電界効果トランジスタN1の閾値電圧VthN1より低い。
したがって、N型電界効果トランジスタN1はオフであり、入力端子1とグランドとの間の電流経路が遮断される。したがって、減電圧時には、入力端子1の電位の低下を抑制し、出力回路10のスイッチング速度の低下を阻害しない。すなわち、伝搬遅延時間が遅くなることを抑制できる。
なお、減電圧時、時刻t1で電界効果トランジスタN1を完全に遮断しなくても、電界効果トランジスタN1を流れる電流を低減することでも、入力端子1の電位の低下を抑制できる。
時刻t2で、N型電界効果トランジスタN3がターンオフすることで、node1の電位は上昇し、VthN1をこえる。しかし、時刻t2で出力信号はハイレベルより低下しており、出力端子2にゲートが接続されたN型電界効果トランジスタN2はターンオフする。したがって、node1の電位上昇によりN型電界効果トランジスタN1がターンオンしても、入力端子1とグランドとの間の電流経路は遮断されている。
第2の回路30の動作解析は、下記で表すことができる。
Vccは、電源ライン3に与えられる電源電圧である。Vgs(P2)は、P型電界効果トランジスタP2のゲート−ソース間電圧である。Vnode1は、node1の電位である。i1は、第1の抵抗11を流れる電流値である。R1は、第1の抵抗11の抵抗値である。VgsN3は、N型電界効果トランジスタN3のゲート−ソース間電圧である。VthNは、N型電界効果トランジスタN3の閾値電圧である。R2は、第2の抵抗12の抵抗値である。VthPは、P型電界効果トランジスタP2の閾値電圧である。
βN3≡μ・Cox・(W/L)である。μは、N型電界効果トランジスタN3におけるキャリア移動度である。Coxは、N型電界効果トランジスタN3におけるゲート酸化膜の容量である。Wは、N型電界効果トランジスタN3におけるゲート幅である。Lは、N型電界効果トランジスタN3におけるゲート長である。
上記式(1)、(2)より、下記関係式が導かれる。
Vccが比較的低い減電圧時、ダイオード機能素子であるP型電界効果トランジスタP2のVgsが増大し、node1の電位が低下する。これにより、前述したように、入力端子1とグランドとの間を流れる電流が遮断もしくは減少し、出力回路10のスイッチング速度の低下を抑制する。
また、Vnode1調整項より、第1の抵抗11の抵抗値R1を小さくすると、入力端子1とグランドとの間を流れる電流が増加し、入力端子1の電位を低下させる。したがって、ゲート配線のCR遅延量に依存せずに、出力回路10のスイッチングをゆるやかに行うことが可能となる。すなわち、出力回路10を構成するCMOS回路に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させることで、同時スイッチングノイズを抑制できる。
以上説明したように、本実施形態によれば、CR遅延量に依存するノイズ低減効果の限界とは無関係に、同時スイッチングノイズを低減することが可能であり、かつ、動作電源電圧が低い減電圧時、伝搬遅延時間が遅くなってしまうことを抑制できる。本実施形態の回路は、例えば、基板間のインターフェイス、ゆるやかなスロープを持つ信号のバスインターフェイスにおける同時スイッチングノイズ低減回路として提供することができる。
なお、図2(a)におけるP型電界効果トランジスタP2に代えて、図4に示すように、N型電界効果トランジスタN4を用いてもよい。
N型電界効果トランジスタN4のドレイン及びゲートは互いに接続され、それらドレイン及びゲートはP型電界効果トランジスタP1のドレインと接続されている。N型電界効果トランジスタN4のソースは、第1の抵抗11と接続されている。すなわち、N型電界効果トランジスタN4は、P型電界効果トランジスタP1と第1の抵抗11との間にダイオード接続されている。
減電圧時、N型電界効果トランジスタN4のゲート−ソース間電圧Vgsが減少し、node1の電位は低下する。したがって、N型電界効果トランジスタN1はオフであり、入力端子1とグランドとの間の電流経路が遮断される。この結果、減電圧時には、入力端子1の電位の低下を抑制し、出力回路10のスイッチング速度の低下を阻害しない。すなわち、伝搬遅延時間が遅くなることを抑制できる。
図2(a)、図4に示す例では、電界効果トランジスタP2、N4をダイオード機能素子として用いているが、電界効果トランジスタP2、N4の代わりにダイオードを用いてもよい。
前述した回路は、半導体基板に集積回路として形成される。ダイオード機能素子として電界効果トランジスタP2、N4を用いることで、ダイオード接続されていない他の電界効果トランジスタと同じプロセスで電界効果トランジスタP2、N4も形成することができる。ダイオード形成のための別工程が不要となる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
10…出力回路、11…第1の抵抗、12…第2の抵抗、20…第1の回路、30…第2の回路、N0,N1,N2,N3,N4…N型電界効果トランジスタ、P0,P1,P2…P型電界効果トランジスタ
Claims (4)
- 入力端子、出力端子及びスイッチング素子を有する出力回路と、
前記スイッチング素子の制御端子に接続され、前記出力回路の出力信号が変化する期間において、入力信号を制御する第1の回路と、
前記第1の回路の制御端子に接続され、前記出力回路の出力信号が変化する期間において、前記第1の回路に流れる電流を制御する制御信号を生成する第2の回路と、
を備えたことを特徴とするスイッチング制御回路。 - 前記第1の回路は、前記スイッチング素子の前記制御端子と接地電位との間に直列接続される第1の電界効果トランジスタと第2の電界効果トランジスタとを有し、
前記第1の電界効果トランジスタのゲートに、前記第2の回路の前記制御信号が入力し、前記第2の電界効果トランジスタのゲートは、前記出力回路の前記出力端子に接続されることを特徴とする請求項1記載のスイッチング制御回路。 - 前記第2の回路は、電源電圧源と接地電位との間に前記電源電圧源側から順に直列接続されるダイオード機能素子と第1の抵抗と第2の抵抗とを有し、
前記第1の抵抗と前記第2の抵抗との接続ノードが、前記第1の回路の前記制御端子と接続されることを特徴とする請求項1または2に記載のスイッチング制御回路。 - 前記第2の回路は、電源電圧に応じて、前記第1の回路に流れる電流を制御することを特徴とする請求項3記載のスイッチング制御回路。
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