CN105446923B

CN105446923B - 具有上拉升压器和下拉升压器的差分驱动器

Info

Publication number: CN105446923B
Application number: CN201510607609.XA
Authority: CN
Inventors: W·张; H·黄; Y·范; R·斯珀利奇
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2014-09-23
Filing date: 2015-09-22
Publication date: 2020-03-27
Anticipated expiration: 2035-09-22
Also published as: CN105446923A; US10298238B2; US20160087633A1; US9660652B2; US20170257098A1

Abstract

本发明涉及具有上拉升压器和下拉升压器的差分驱动器。一种驱动器(100)包括第一电阻器和第二电阻器(RTN、RTP)，该第一电阻器和第二电阻器被耦合至电源电压(VCC)并且在正输出节点和负输出节点(OUT_P和OUT_N)处被耦合至多对主晶体管(MAIN_1、MAIN_2、MAIN_3和MAIN_4)。第一对主晶体管和第二对主晶体管(MAIN_1、MAIN_2、MAIN_3和MAIN_4)将在正输出节点和负输出节点(OUT_P与OUT_N)上提供加重和去加重。驱动器(100)还包括延迟反相器(110)、上拉升压器(150)和下拉升压器(180)。延迟反相器(110)对一对差分输入信号(INP_PREDRV和INN_PREDRV)中的每个差分输入信号都进行延迟和反相，以提供延迟和反相的差分信号(INN_DE和INP_DE)。上拉升压器(150)提供旁路电流路径，该旁路电流路径对第一电阻器和第二电阻器(RTN、RTP)进行旁路但是包括第一对主晶体管和第二对主晶体管(MAIN_1、MAIN_2、MAIN_3和MAIN_4)中的至少一些。下拉升压器(180)提供从电源电压(VCC)穿过第一电阻器或第二电阻器(RTN、RTP)到地的附加电流路径。

Description

具有上拉升压器和下拉升压器的差分驱动器

相关申请的交叉引用

本申请要求2014年9月23日提交的、题目为“低压差分驱动器的输出摆幅增压电路(An Output Swing Boosting Circuit Of Low Voltage Differential Drivers)”的美国临时专利申请号62/054,196的优先权，在此通过引用将全文结合至本文。

背景技术

驱动器电路被用于发送电信号。对于高频传输，驱动器可以包括预加重和去加重用于对高频通道损失进行补偿。预加重/去加重(emphasis)意味着传输位的输出信号幅值被扩大到大于非传输信号位的输出信号幅值。也就是说，在输入信号转变期间电压幅值的绝对值高于在输入信号转变之间的稳态区域中的电压幅值的绝对值。电压模式驱动器与电流模式驱动器一样都是可用的。两种类型的驱动器都具有其优点和缺点，并且每种驱动器都最佳用于某些应用。

发明内容

在一个实施例中，驱动器包括被耦合至电源电压并且在正输出节点与负输出节点处被耦合至多对主晶体管的第一电阻器和第二电阻器。该第一对主晶体管和第二对主晶体管在该正输出节点与负输出节点上提供加重和去加重。该驱动器还包括延迟反相器、上拉升压器和下拉升压器。该延迟反相器延迟和反相一对差分输入信号中的每个差分输入信号，从而提供经延迟和反相的差分信号。该上拉升压器提供旁路电流路径，该旁路电流路径对该第一电阻器和第二电阻器进行旁路但是包括该第一对主晶体管和第二对主晶体管中的至少一些。该下拉升压器提供从该电源电压穿过该第一电阻器或第二电阻器到地的附加电流路径。

在另一个实施例中，差分驱动器包括第一电阻器，该第一电阻器被耦合至电源电压并且在正输出节点处被耦合至第一对主晶体管。第二电阻器将被耦合至电源电压并且在负输出节点处被耦合至第二对主晶体管。该第一对主晶体管和第二对主晶体管被配置为在该正输出节点与负输出节点上提供加重和去加重。上拉升压器被耦合至该第一电阻器和该第二电阻器，并且被配置为仅在差分输入信号的转变期间提供旁路电流路径，该旁路电流路径对该第一电阻器和该第二电阻器进行旁路但是包括该第一对主晶体管和该第二对主晶体管中的至少一些。

在又一个实施例中，差分驱动器包括第一电阻器，该第一电阻器有待被耦合至电源电压并且在正输出节点处被耦合至第一对主晶体管。第二电阻器将被耦合至电源电压并且在负输出节点处被耦合至第二对主晶体管。该第一对主晶体管和第二对主晶体管被配置为在该正输出节点与负输出节点上提供加重和去加重。延迟反相器被配置为延迟和反相一对差分输入信号中的每个差分输入信号，从而提供经延迟和反相的差分信号。下拉升压器被耦合至该正输出节点和该负输出节点，并且被配置为仅在差分输入信号的转变期间提供从该电源电压穿过该第一电阻器或第二电阻器到地的附加电流路径，该附加电流路径是除了从该电源电压穿过该第一电阻器或第二电阻器和该第一对主晶体管与该第二对主晶体管的至少一些的电流路径之外的电流路径。

附图说明

为了详细描述各种实例，现在将参考附图，其中：

图1示出了根据各种实例的差分驱动器，包括用于较好加重和去加重的上拉升压器和下拉升压器；

图2示出了根据各种实例的时序图；

图3示出了另一个时序图，该时序图示出了由于该上拉升压器和下拉升压器而导致的增强的预加重和去加重；

图4示出了根据各种实例的图1的差分驱动器，该差分驱动器具有该上拉升压器和下拉升压器的附加细节；

图5示出了根据各种实例的时序图；

图6示出了用于该下拉升压器中的模拟反相器的实施方式；以及

图7示出了根据各种实例的方法流程图。

具体实施方式

贯穿以下描述和权利要求而使用的某些术语指代具体的***部件。如本领域技术人员将会意识到的，不同的公司可能以不同名称指代同一部件。本文档并不意于在名称上区分部件，而是在功能上进行区分。在以下讨论和权利要求中，以开放式的方式使用术语“包括”和“包含”，并且因此应当被解释成表示“包括但不限于......”。同样，术语“耦合”意为表示间接或直接的有线或无线连接。因此，如果第一器件被耦合至第二器件，则连接可能是通过直接连接或通过经由其他器件和连接的间接连接。

一些传输应用必须由相对低的电源电压(例如在1.2V或低于1.2V)来运行。这类低电源电压使电压模式驱动器难以有效地运行。相反，对于低电压应用，电流模式驱动器可以是优选的。大的输出电压摆幅有益于改善在接收器端处的信号质量。因此，对于电流模式驱动器，可能希望具有大的拖尾电流以改善输出电压摆幅。对于电流模式驱动器，重要的是，针对所有时序点保证恒定的拖尾电流。拖尾电流的精确度由例如拖尾电流其本身的输出阻抗、拖尾电流的饱和裕度和拖尾电流在信号转变时刻期间由于在拖尾电流源的漏极节点处的寄生电容的充电和放电而导致的行为的这类因素影响。由于这些限制，输出电压摆幅通常比拖尾电流的理论值乘以输出负载电阻更小，尤其是在信号转变周期期间。在低功率中增加输出摆幅，高速驱动器是成问题的。

所公开的实施例通过在差分电流模式驱动器中采用上拉升压器电路和下拉升压器电路(在这里表述为术语“上拉升压器”和“下拉升压器”)来解决这个问题。该差分驱动器被配置为接收一对差分输入信号。输出电压由流经一对电阻器并且流经一组主晶体管的电流的目标量来产生。每个电阻器都被连接至电源电压。每个电阻器的相对端子都代表输出电压节点。该上拉升压器仅在差分输入信号的转变周期期间有效。当该上拉升压器有效时，其提供旁路电流路径，该旁路电流路径对该第一电阻器和第二电阻器进行旁路但是包括该第一对主晶体管和第二对主晶体管中的至少一些。因为该电流对这些电阻器进行旁路，所以相比没有该上拉升压器的情况，这些电阻器两端产生了较小的压降并且因此在转变期间输出电压更高。

该下拉升压器还仅在差分输入信号的转变周期期间有效。该下拉升压器经配置为交互地提供从该电源电压穿过电阻器到地的附加电流路径。该附加电流路径是除了从该电源电压穿过每个电阻器和这些主晶体管的至少一些的电流路径之外的电流路径。因为附加电流被致使为流经这些电阻器，导致该附加电流流经的电阻器两端产生的压降升高。因此，与那个电阻器相关联的输出电压甚至低于在转变周期期间不存在该下拉升压器时应有的输出电压。

在一些实施例中，上拉升压器150和下拉升压器180都存在。在另外的实施例中，上拉升压器150可以存在而下拉升压器180不存在。在又另外的实施例中，下拉升压器180可以存在而上拉升压器150不存在。

图1示出了差分电流模式驱动器100的一个实例。如图所示，驱动器100包括多个主晶体管MAIN_1、MAIN_2、MAIN_3和MAIN_4，这些主晶体管可以实现为N-沟道金属氧化物半导体场效应晶体管(MOSFET)。术语“主”不指定任何具体功能或重要性，而仅旨于将那些晶体管与下面关于上拉和下拉升压器讨论的晶体管更好地区分开来。驱动器100还包括电阻器RTN和RPN以及反相/延迟电路110。电阻器RTN耦合在电源电压(VCC)与MAIN_3和MAIN_4晶体管的漏极端子之间。相似地，电阻器RTP耦合在VCC与MAIN_1和MAIN_2晶体管的漏极端子之间。MAIN_2和MAIN_3的源极端子被连接在一起并且被连接到共同的去加重电流源I_DE。MAIN_1和MAIN_4的源极端子也被连接在一起并且被连接到共同的主电流源I_MAIN。当不同的主晶体管导通时，I_DE和I_MAIN电流源致使固定量的电流流经RTN和RTP电阻器。优选地，I_MAIN电流源比I_DE电流源产生更大量的电流。

在任何时间点处导通哪个主晶体管MAIN_1、MAIN_2、MAIN_3和MAIN_4在很大部分上取决于差分输入信号(如图1中所示的INP_PREDRV和INN_PREDRV)的逻辑电平。INP_PREDRV输入信号控制MAIN_4的栅极而INN_PREDRV输入信号控制MAIN_1的栅极。输入信号INP_PREDRV和INN_PREDRV还被提供到反相/延迟电路110。反相/延迟电路110反相每个输入信号的逻辑状态。这样，标记为INN_DE的信号是INP_PREDRV的反相版本并且标记为INP_DE的信号是INN_PREDRV的反相版本。INN_DE和INP_DE信号被分别提供到MAIN_3和MAIN_2晶体管的栅极并且控制MAIN_3和MAIN_2晶体管的栅极。反相/延迟电路110还将时间延迟引入这些反相信号中。因此，当INP_PREDRV输入信号从低电平转变到高电平时，其反相对应信号INN_DE从高电平转变到低电平但具有预定时间延迟。这样，在每个输入信号转变周期期间，每个输入信号和其反相的对应信号处于相同的逻辑电平达短暂的时间段。因此，IPN_PREDRV和INN_DE短暂地处于相同电平，INN_PREDRV和INP_DE也是如此。

每个输入信号和其反相对应信号在每个边沿转变期间短暂地处于相同逻辑电平致使在标记为OUT_N和OUT_P的输出信号节点上产生一定量的预加重和去加重。OUT_N在电阻器RTN与MAIN_3晶体管的漏极之间的连接点处，而OUT_P在电阻器RTP与MAIN_2晶体管的漏极之间的连接点处。

忽略上拉升压器150和下拉升压器180的运行，在稳定相位(没有转变边沿)期间，INP_PREDRV是逻辑高电平而INN_PREDRV是逻辑低电平，MAIN_4将导通而MAIN_1将关断。因为INN_DE和INP_DE分别代表INP_PREDRV和INN_PREDRV的相反逻辑电平，所以MAIN_3将关断而MAIN_2将导通。这样，建立了从VCC、穿过RTN并且穿过MAIN_4的电流路径。在那条路径中的电流大小主要由I_MAIN电流源控制。因为MAIN_2也导通，从而建立了从VCC、穿过电阻器RTP并且穿过MAIN_2的另一条电流路径。在那条路径中的电流大小主要由I_DE电流源来控制。因为I_MAIN比I_DE发起更多的电流，所以穿过RTN的电流大小大于穿过RTP的电流大小。流经电阻器RTN和RTP的电流致使每个对应电阻器两端都产生了压降。由于每个电阻器的一个端子被连接至VCC，相对端子(其大部分也是输出电压节点)将是低于VCC的电压并且将是VCC减去电流与电阻器的电阻的乘积的电压。因为I_MAIN(当INP_PREDRV为高电平时其流经RTN)大于I_DE(当INN_PREDRV为低电平时其大多数流经RTP)，OUT_N输出电压(即逻辑低电平)将低于OUT_P输出电压(逻辑高电平)。

当INP_PREDRV为低电平并且INN_PREDRV为高电平时可以做出类似的分析。在那种状态中，只有MAIN_3和MAIN_1晶体管是导通的(MAIN_2和MAIN_4是关断的)。更多电流流经RTP(电流由I_MAIN控制)而非RTN(电流由I_DE控制)，并且因此OUT_N将是逻辑高电平并且OUT_P将是逻辑低电平。

以下的讨论与在差分输入信号的转变期间的这些主晶体管的运行有关。将参见图1的驱动器和图2的时序图。在图2中，所示出的INN_PREDRV和INP_PREDRV输入信号分别从高电平转变到低电平和从低电平转变到高电平。还示出了在进行转变时的信号INN_DE和INP_DE，即使其具有由反相/延迟电路110造成的时间延迟。在信号转变之前，OUT_N是高电平而OUT_P是低电平。在转变期间并且如在图2中所见，在该信号转变期间存在INN_PREDRV和其反相延迟对应信号INP_DE均为低电平的时间段T1。在这个时间段期间，INN_PREDRV已经转变为低状态，而INP_DE由于由反相/延迟电路110导致的延迟效应还没有变为高电平。由于这两个信号都是低电平，MAIN_1和MAIN_2传导非常少量的电流并且因此OUT_P具有高于稳态电压(标识为206)的电压电平(在图2中标识为202)。在INN_PREDRV为低电平的稳态期间，如以上所解释的，MAIN_2将导通而MAIN_1将关断，并且因此与MAIN_1和MAIN_2一般均关断相比，更多电流将流经电阻器RTP。在205处标识的该增加的电压电平代表对输出电压预加重，用于输出电压信号的上升沿，从而抵消在传输信道中惯有的高频损耗。

对于输出电压信号的下降沿也发生类似的效应。由于在信号转变之前的稳定状态中INP_PREDRV为高电平并且INN_DE是低电平，则OUT_P是低电平，因为由于I_MAIN电流源而导致的电流被致使流经电阻器RTN，这导致电阻器RTN两端相对较大的压降。在转变时间段T1期间，INP_PREDRV和INP_DE均为高电平(INPT_PREDRV已经从低电平转变为高电平，并且INP_DE之前为高电平并且由于反相/延迟电路110的延迟效应还未变为低电平)。因此，MAIN_3和MAIN_4均导通，这导致将源于I_MAIN和I_DE电流源的大量电流穿过RTN。这种短暂的大量电流在OUT_N电压节点上导致207处指示的大的压降。一旦INN_DE转变为逻辑低电平，由此关断MAIN_3，这使穿过RTN的电流量减少，OUT_N电压电平轻微地增加。

因此，在每个信号转变处，发生了用于预加重和去加重的电压的短暂上升(在绝对值的意义上)。然而，这种预加重和去加重电平可能不够大，特别是在VCC的较低电平处。在图1的实例中的驱动器100包括上拉升压器150和下拉升压器180以提供附加的预加重和去加重。

再次参考图1，上拉升压器150是一般并联连接在电阻器RTN和RTP两端的电路。因此，上拉升压器150与电阻器RTN和RTP一样连接至电源电压节点(VCC)、并且连接至电阻器RTN和RTP的相对端子。在差分输入信号INN_PREDRV和INP_PREDRV的稳定状态阶段期间，上拉升压器150是无效的并且一般什么都不做。上拉升压器150优选地仅在这些差分输入信号的转变时间段T1期间有效。当有效时，上拉升压器引入旁路电流路径，该旁路电流路径对其输出节点为高电平的电阻器RTN或RTP的任一个电阻器进行旁路。例如，参见图2，当INP_PREDRV和INP_DE都暂时为低电平时(其导致OUT_P上202处的加重电压)，该上拉升压器将流经RTN的电流中的一些电流进行旁路。该旁路电流路径包括如以上描述的持续运行的这些主晶体管中的一些主晶体管。作为由上拉升压器150产生的电流旁路路径的结果，甚至更少的电流流经RTN，这导致OUT_N输出电压电平比没有该上拉升压器时的输出电压电平更高。由上拉升压器150引起的所增强的预加重在图3的时序图中图示说明。所示的OUT_P信号电平从低信号电平升高到高信号电平。较低的预加重波形210是如上面所描述的当没有上拉升压器150时得到的波形。较高的预加重波形220是由添加上拉升压器150而产生的波形。

当对于输出电压节点为高电平的电阻器支路产生旁路电流路径时，上拉升压器150没有对另外的电阻器支路产生类似的电流路径。也就是说，上拉升压器150对每个信号转变仅产生一条旁路电流路径，并且在这两条电阻器支路之间交替所产生的电流路径。

下拉升压器180被耦合至输出电压节点OUT_P和OUT_N并且被配置为仅在这些差分输入信号的转变期间提供从电源电压VCC穿过电阻器RTN和RTP中的一个电阻器到地的附加电流路径，由于主晶体管中的一对晶体管导通(即MAIN_1和MAIN_2对、或MAIN_3和MAIN_4对)，使I_MAIN加I_DE流经该附加电流路径。该附加电流路径是除了从VCC穿过电阻器RTN或RTP以及导通的主晶体管的对应的一对的电流路径之外的电流路径。因为附加电流被致使流经电阻器RTN或RTP，该电阻器两端的压降比它本应的压降甚至更大，并且因此在该电阻器节点上的输出电压电平比它没有运转下拉升压器180时本应有的电平更低。

由下拉升压器180引起的所增强的去加重在图3的时序图中图示说明。所示的OUT_N信号电平从高电平降低到低电平。较低的去加重波形212是如上面所描述的当没有下拉升压器180时本应得到的波形。较高大小的预加重波形222是由于添加下拉升压器180而产生的波形。

图4示出了差分电流模式驱动器100，但也示出了上拉升压器150和下拉升压器180的实施方式的实例。驱动器100的其余部分包括主晶体管MAIN_1至MAIN_4、电流源I_MAIN和I_DE以及反相/延迟电路110。这些电路部件的说明在此不再重复。

上拉升压器150的一个实施例可以如图4中所示。在这个实施例中，上拉升压器150包括多个(在这个实例中为两个)串联连接的晶体管。串联连接的晶体管中的一组晶体管包括PUB_1和PUB_2，而串联连接的晶体管中的另一组晶体管包括PUB_3和PUB_4。PUB_1的漏极被连接至VCC并且PUB_1的源极和PUB_2的漏极连接在一起。类似地，PUB_3的漏极被连接至VCC并且PUB_3的源极和PUB_4的漏极连接在一起。PUB_2的源极连接至电阻器R2，而PUB_4的源极连接至电阻器R1。该上拉升压器的晶体管PUB_1至PUB_4在一些实施例中可以被实施为P-沟道MOSFET。

该上拉升压器的晶体管PUB_1至PUB_4的栅极由两个差分输入信号INP_PREDRV和INN_PREDRV以及其经反相和延迟的对应信号INN_DE和INP_DE进行控制。具体地，PUB_1的栅极由INP_PREDRV进行控制。PUB_2的栅极由INN_DE进行控制。PUB_3的栅极由INN_PREDRV进行控制。PUB_4的栅极由INP_DE进行控制。

图4中的下拉升压器180的实例包括模拟反相器202以及多对(在这个实例中为两对)串联连接的晶体管。一对包括PDB_1和PDB_2，而另一对包括PDB_3和PDB_4。该下拉升压器的晶体管PDB_1至PDB_4在一些实施例中可以被实施为N-沟道MOSFET。串联连接的晶体管对PDB_1和PDB_2如图所示连接在电阻器R2与地之间。类似地，串联连接的晶体管对PDB_3和PDB_4连接在电阻器R1与地之间。两个差分输入信号INP_PREDRV和INN_PREDRV及其经反相和延迟的对应信号INN_DE和INP_DE被提供至模拟反相器202并且由该反相器进行反相以产生这四个控制信号的反相对应信号(即

和

)。这些经反相的控制信号控制该下拉升压器的晶体管的栅极。具体而言，

控制PDB_1的栅极。控制信号

控制PDB_2的栅极。控制信号

控制PDB_3的栅极，并且控制信号

控制PDB_4的栅极。

现在将描述图4的上拉升压器150和下拉升压器180的实施例的运行。在稳定状态期间(即不在信号转变时)，串联连接的晶体管对PUB_1和PUB_2中的一个晶体管是关断的。相对于另一对晶体管PUB_3和PUB_4也是一样的。因为在该状态阶段期间每对晶体管中的一个晶体管是关断的，所以上拉升压器150没有形成旁路电流路径。上拉升压器150因此在该稳定状态阶段期间无效。对下拉升压器180也是一样的。在该稳定状态阶段期间，PDB_1或PDB_2是关断的并且PDB_3或PDB_4是关断的。因此，在该稳定状态阶段期间下拉升压器180没有产生到地的附加电流路径，并且该下拉升压器因此是无效的。

为了产生额外的预加重，上拉升压器150在每个信号转变时通过其串联连接的晶体管对中的一对形成旁路电流路径。参见图4和图5(时序图)，考虑INP_PREDRV为高电平并且其经延迟和反相的对应信号INN_DE为低电平的稳定状态(在图5中标识为302)。在那个状态中，MAIN_4导通，MAIN_3关断，并且由I_MAIN电流源导致的电流流经RTN。当在304处INP_PREDRV转变为低状态时，INN_DE如在311处所指示的保持为低电平(达时间延迟的持续时间)。因此INP_PREDRV和INN_DE均暂时为低电平。主晶体管MAIN_3和MAIN_4传导由可能在该差分输入信号上的共模电压导致的一些电流。在INP_PREDRV和IN_DE均为低电平的情况下，因为这些信号控制P-沟道MOSFETS PUB_1和PUB_2的栅极，所以PUB_1和PUB_2均处于导通状态，由此形成了对围绕电阻器RTN的电流进行旁路的旁路电流路径。当然，一些电流依然流经RTN但是因为PUB_1和PUB_2形成了较低电阻路径，流经那些晶体管的电流多于流经RTN的电流。该完整电流路径是从VCC、穿过PUB_1、穿过PUB_2、穿过电阻器R2并且穿过晶体管MAIN_3和MAIN_4，这些晶体管由于输入信号上的共模电压而依然部分地导通。由于很少电流流经RTN，OUT_N上的电压高于没有上拉升压器150时的电压。在图5中320处示出了这种增加的预加重效应。

分析包含电阻器RTP的另一个电阻器支路，在INN_PREDRV是低电平(标识为306)并且其经反相和延迟的对应信号INP_DE为高电平的稳定状态期间，MAIN_2导通，MAIN_1关断，并且由于I_DE电流源，电流流经RTP。因为I_DE是相对小的电流，OUT_P处于316处所指示的逻辑高状态。当在308处INN_PREDRV转变为高状态时，INP_DE如在312处所指示的保持为高电平(达时间延迟的持续时间)。因此INN_PREDRV和INP_DE均暂时为高电平。主晶体管MAIN_1和MAIN_2传导由电流源I_MAIN和I_DE导致的电流。在INN_PREDRV和INP_DE均为高电平的情况下，INP_PREDRV和INN_DE均为低电平，并且因此

和

均为高电平，由此串联连接的晶体管对PDB_3和PDB_4导通。在PDB_3和PDB_4导通的情况下，通过PDB_3和PDB_4晶体管对，从输出节点OUT_P到地的电流路径形成。这个附加电流路径致使附加电流流经电阻器RTP(除了由I_MAIN和I_DE电流源产生的电流之外)。这种附加电流使甚至更大的去加重下沉在OUT_P电压上，如图5中322处所示。示出了没有使用上拉升压器150和下拉升压器180的预加重和去加重波形。

图6示出了产生四个控制信号INP_PREDRV、INN_PREDRV、INN_DE和INP_DE的反相版本的模拟反相器202的实施例。在这个实例中示出的每个反相器都是电流模式反相器。将差分输入信号INP_PREDRV和INN_PREDRV提供至P-沟道MOSFETS 340和342的栅极，P-沟道MOSFETS 340和342的漏极被连接至电流源。还提供了由晶体管346和348实现的电流镜。如图所示，还包含了包括晶体管350、352、356和358的第二反相器以对控制信号INN_DE和INP_DE进行反相。

图7示出了根据实施例的方法。在402处，一旦检测到正的差分输入信号(例如INP_PREDRV)转变，旁路电流路径便能以围绕第一输出电阻器对电流路径进行旁路。例如，上拉升压器150可以使旁路电流路径接地，由此致使少量电流流经电阻器RTN。如以上所解释的，该旁路电流路径优选地仅在差分输入信号转变期间形成。

在404处，该方法进一步包括通过第二输出电阻器从有效电流源(例如I_DE)发起电流。例如，大部分由I_DE确定的电流可以被致使从VCC流经RTP和MAIN_2。在406处，一旦检测到负的差分输入信号转变，该方法包括使附加电流路径能够通过该第二输出电阻器接地。例如，下拉升压器180被致使产生从VCC、穿过电阻器RTP并且穿过下拉升压器180到地的电流路径，该电流路径是除了从VCC、穿过电阻器RTP并且穿过MAIN_2和I_DE的电流路径之外的电流路径。如以上所解释的，该附加电流路径和该旁路电流路径在这些差分输入信号的转变边沿上交互地发生。

以上讨论意在说明本发明的原理和各种实施例。一旦完全理解上述共公开内容，许多变化和修改对本领域技术人员将变得明显。下列权利要求意在被解释为包含所有这些变化和修改。

Claims

1.一种差分驱动器，包括：

第一电阻器，该第一电阻器被耦合至电源电压节点并且在正输出节点处被耦合至第一对主晶体管；

第二电阻器，该第二电阻器被耦合至该电源电压节点并且在负输出节点处被耦合至第二对主晶体管，其中，该第一对主晶体管和该第二对主晶体管被配置为在该正输出节点和该负输出节点上提供加重和去加重；

延迟反相器，该延迟反相器被配置为延迟和反相一对差分输入信号中的每一个差分输入信号以提供延迟和反相的差分信号；

上拉升压器，该上拉升压器被耦合至该第一电阻器和该第二电阻器并且被配置为仅在差分输入信号的转变期间提供旁路电流路径，该旁路电流路径对该第一电阻器和该第二电阻器进行旁路但是包括该第一对主晶体管和该第二对主晶体管中的至少一些；以及

下拉升压器，该下拉升压器被耦合至该正输出节点和该负输出节点并且被配置为仅在该差分输入信号的转变期间提供从该电源电压穿过该第一电阻器或第二电阻器到地的附加电流路径，该附加电流路径是除了从该电源电压穿过该第一电阻器或第二电阻器和该第一对主晶体管与该第二对主晶体管中的至少一些的电流路径之外的电流路径。

2.如权利要求1所述的差分驱动器，其中，该上拉升压器包括多对串联连接的晶体管，并且其中在该差分输入信号的每一次转变期间，一对该串联连接的晶体管被配置为导通，由此提供该旁路电流路径。

3.如权利要求2所述的差分驱动器，其中，该下拉升压器包括多对串联连接的晶体管，并且其中在该差分输入信号的每一次转变期间，一对该串联连接的晶体管被配置为导通，由此提供到地的该附加电流路径。

4.如权利要求3所述的差分驱动器，其中，该下拉升压器进一步包括模拟反相器以对该差分输入信号以及该延迟和反相的差分信号进行反相，从而产生控制信号以控制该下拉升压器的多对串联连接的晶体管。

5.如权利要求1所述的差分驱动器，其中，该下拉升压器包括多对串联连接的晶体管，并且其中在该差分输入信号的每一次转变期间，一对该串联连接的晶体管被配置为导通，由此提供到地的该附加电流路径。

6.一种差分驱动器，包括：

第一电阻器，该第一电阻器有待被耦合至电源电压并且在正输出节点处有待被耦合至第一对主晶体管；

第二电阻器，该第二电阻器有待被耦合至该电源电压节点并且在负输出节点处有待被耦合至第二对主晶体管，其中，该第一对主晶体管和该第二对主晶体管被配置为在该正输出节点和该负输出节点上提供加重和去加重；以及

上拉升压器，该上拉升压器被耦合至该第一电阻器和该第二电阻器并且被配置为仅在差分输入信号的转变期间提供旁路电流路径，该旁路电流路径对该第一电阻器和该第二电阻器进行旁路但是包括该第一对主晶体管和该第二对主晶体管中的至少一些。

7.如权利要求6所述的差分驱动器，其中，该上拉升压器包括多对串联连接的晶体管，并且其中在该差分输入信号的每一次转变期间，一对该串联连接的晶体管被配置为导通，由此提供该旁路电流路径。

8.如权利要求6所述的差分驱动器，该差分驱动器进一步包括下拉升压器，该下拉升压器被耦合至该正输出节点和该负输出节点并且被配置为仅在该差分输入信号的转变期间提供从该电源电压穿过该第一电阻器或第二电阻器到地的附加电流路径，该附加电流路径是除了从该电源电压穿过该第一电阻器或第二电阻器和该第一对主晶体管与该第二对主晶体管中的至少一些的电流路径之外的电流路径。

9.如权利要求8所述的差分驱动器，该差分驱动器进一步包括延迟反相器，该延迟反相器被配置为延迟和反相一对差分输入信号中的每一个差分输入信号以提供延迟和反相的差分信号。

10.如权利要求9所述的差分驱动器，其中，该下拉升压器进一步包括模拟反相器以对该差分输入信号以及该延迟和反相的差分信号进行反相，从而产生控制信号以控制该下拉升压器的工作状态。

11.一种差分驱动器，包括：

第二电阻器，该第二电阻器有待被耦合至该电源电压节点并且在负输出节点处有待被耦合至第二对主晶体管，其中，该第一对主晶体管和该第二对主晶体管被配置为在该正输出节点和该负输出节点上提供加重和去加重；

延迟反相器，该延迟反相器被配置为延迟和反相一对差分输入信号中的每一个差分输入信号以提供延迟和反相的差分信号；以及

12.如权利要求11所述的差分驱动器，该差分驱动器进一步包括上拉升压器，该上拉升压器被耦合至该第一电阻器和该第二电阻器并且被配置为仅在差分输入信号的转变期间提供旁路电流路径，该旁路电流路径对该第一电阻器和该第二电阻器进行旁路但是包括该第一对主晶体管和该第二对主晶体管中的至少一些。

13.如权利要求11所述的差分驱动器，该差分驱动器进一步包括延迟反相器，该延迟反相器被配置为延迟和反相一对差分输入信号中的每一个差分输入信号以提供延迟和反相的差分信号。

14.如权利要求12所述的差分驱动器，其中，该下拉升压器进一步包括模拟反相器以对该差分输入信号以及该延迟和反相的差分信号进行反相，从而产生控制信号以控制该下拉升压器的工作状态。