KR101970845B1 - 반도체 장치 - Google Patents

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Abstract

본 기술에 의한 반도체 장치는 입력된 다위상 신호를 지연 제어 신호에 따라 지연하는 제 1 가변 지연부, 제 1 가변 지연부에서 지연된 다위상 신호 중 두 신호를 선택하여 출력하는 선택부, 두 신호 중 어느 하나를 상기 지연 제어 신호에 따라 지연하는 제 2 가변 지연부, 제 2 가변 지연부에서 출력된 신호의 위상과 두 신호 중 다른 하나의 위상을 비교하는 위상 비교부, 위상 비교부에서 출력된 신호에 따라 지연 제어 신호를 갱신하는 필터; 및 지연 제어 신호를 제 1 가변 지연부 또는 제 2 가변 지연부에 제공하는 지연 제어 신호 선택부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 다위상 신호 사이의 위상 오차를 제거하기 위한 반도체 장치에 관한 것으로서 보다 구체적으로는 입력된 다위상 신호를 비교하면서 각 위상 신호의 지연량을 제어함으로써 다위상 신호의 위상 오차를 제거하는 반도체 장치에 관한 것이다.
도 1은 종래의 다위상 신호 발생 장치의 회로도 및 그 동작을 나타낸 타이밍도이다.
도 1(a)에 도시된 바와 같이 종래의 다위상 신호 발생 장치는 다수의 가변 지연부(11)를 포함하여 입력된 클록 신호(Vp0)를 지연하여 다수의 다위상 신호를 발생시키는 다위상 신호 발생부(10), 다위상 신호 발생부(10)에서 출력된 신호(Vp5)와 입력된 클록 신호(Vp0)의 위상을 비교하는 위상 비교기(20), 위상 비교기(20)의 비교 결과에 따라 출력 전압을 조정되는 전하 펌프(30), 및 전하 펌프(30)의 출력에 따라 다위상 신호 발생부(10)의 지연량을 제어하는 필터(40)를 포함한다.
도 1에서 다위상 신호(Vp0 ~ Vp4) 중 인접한 위상의 두 신호는 입력 신호(Vp0)의 1 주기를 5 등분하는 위상차를 갖는 것이 바람직하다. 그러나 도 1(b)에 도시된 바와 같이 종래의 다위상 신호 발생 장치는 입력된 신호(Vp0) 및 출력된 신호(Vp5)를 비교하여 두 신호의 위상이 일치하는 지점에서 필터(40)의 제어가 중단된다.
따라서 공정 변이 등의 이유로 인하여 다위상 신호 발생부(10) 내의 각 지연부(11)의 지연량이 달라지는 경우 위상이 인접한 두 신호 사이의 위상차가 일정하지 않을 수 있다. 즉 다위상 신호(Vp0 ~ Vp4) 중 위상이 인접한 두 신호는 1 주기를 5 등분하는 위상차를 갖지 못할 수 있다.
이에 따라 다위상 신호들의 위상차를 정확히 제어할 수 있는 반도체 장치가 필요로 된다.
본 발명은 입력된 다위상 신호들을 서로 비교하고 그 결과에 따라 각 신호의 지연량을 조절함으로써 다위상 신호에서 위상 오차를 제거하는 기술을 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 입력된 다위상 신호를 지연 제어 신호에 따라 지연하는 제 1 가변 지연부, 제 1 가변 지연부에서 지연된 다위상 신호 중 두 신호를 선택하여 출력하는 선택부, 두 신호 중 어느 하나를 상기 지연 제어 신호에 따라 지연하는 제 2 가변 지연부, 제 2 가변 지연부에서 출력된 신호의 위상과 두 신호 중 다른 하나의 위상을 비교하는 위상 비교부, 위상 비교부에서 출력된 신호에 따라 지연 제어 신호를 갱신하는 필터; 및 지연 제어 신호를 제 1 가변 지연부 또는 제 2 가변 지연부에 제공하는 지연 제어 신호 선택부를 포함한다.
본 발명은 입력된 다위상 신호들을 서로 비교하고 그 결과에 따라 각 신호의 지연량을 조절함으로써 다위상 신호에서 위상 오차를 제거하는 기술을 제공한다.
도 1은 종래의 기술에 의한 다위상 신호 발생 장치의 회로도.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 블록도.
도 3은 도 2의 제 1 제어부 및 선택부의 동작을 나타낸 타이밍도.
도 4는 도 2의 제 1 제어부의 구성을 나타낸 회로도.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 타이밍도.
도 6은 도 2의 제 2 제어부의 구성을 나타낸 회로도.
도 7은 도 2의 필터의 구성을 나타낸 회로도.
도 8은 도 2의 반도체 장치의 동작을 나타낸 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다. 이하의 설명에서 동일한 참조 부호는 실질적으로 동일한 대상을 지시한다.
이하에서는 다위상 신호의 예로서 4위상 신호(Quadrature signal)를 예로 들어 본 발명을 개시한다. 또한 위상차가 보정되기 전의 입력 신호를 제 1 입력 신호(Ii), 제 2 입력 신호(Qi), 제 3 입력 신호(IBi), 제 4 입력 신호(QBi)로 표시하고 오차가 보정된 신호를 위상 순서대로 제 1 신호(I), 제 2 신호(Q), 제 3 신호(IB), 제 4 신호(QB)로 표시한다.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치는 제 1 가변 지연부(100), 선택부(200), 제 1 제어부(300), 제 2 가변 지연부(400), 위상 비교부(500), 제 2 제어부(600), 필터(700), 지연 제어 신호 선택부(800)를 포함한다.
제 1 가변 지연부(100)는 제 1 입력 신호(Ii)를 지연하여 제 1 신호(I)를 출력하는 제 11 지연부(110), 지연 제어 신호(DCODE)에 따라 제 2 입력 신호(Qi)를 가변 지연하여 제 2 신호(Q)를 출력하는 제 12 지연부(120), 지연 제어 신호(DCODE)에 따라 제 3 입력 신호(IBi)를 가변 지연하여 제 3 신호(IB)를 출력하는 제 13 지연부(130), 지연 제어 신호(DCODE)에 따라 제 4 입력 신호(QBi)를 가변 지연하여 제 4 신호(QB)를 출력하는 제 14 지연부(140)를 포함한다.
선택부(200)는 제 1 선택부(210)와 제 2 선택부(220)를 포함한다.
제 1 선택부(210)는 제 1 선택 신호(SEL1)에 따라 제 1 신호 내지 제 4 신호 중 어느 하나를 선택하여 출력하고, 제 2 선택부(220)는 제 2 선택 신호(SEL2)에 따라 제 1 신호 내지 제 4 신호 중 어느 하나를 선택하여 출력한다.
제 1 제어부(300)는 제 1 신호 내지 제 4 신호를 참조하여 제 1 선택 신호(SEL1)와 제 2 선택 신호(SEL2)를 생성한다.
제 1 선택 신호(SEL1)와 제 2 선택 신호(SEL2)는 제 1 선택부(210)에서 선택된 신호와 제 2 선택부(220)에서 선택된 신호가 서로 인접한 위상의 신호가 되도록 생성된다.
예를 들어 제 1 선택부(210)에서 제 1 신호(I)가 선택되는 경우 제 2 선택부(220)에서는 제 2 신호(Q)가 선택되고, 제 1 선택부(210)에서 제 4 신호(QB)가 선택되는 경우 제 2 선택부(220)에서는 제 1 신호(I)가 선택된다.
제 1 선택 신호(SEL1), 제 2 선택 신호(SEL2) 및 선택부(200)에 대해서는 도 2, 3을 참조하여 구체적으로 살펴본다.
제 2 가변 지연부(400)는 제 1 선택부(210)에서 출력된 신호(Y1)을 지연한 신호(Y1D)를 출력하는 제 21 지연부(410)를 포함한다.
이하에서 기준 지연량은 제 21 지연부(410)의 지연량(△T)을 지칭한다.
기준 지연량(△T)은 제 1 신호 내지 제 4 신호 중 인접한 두 신호의 위상차를 결정하는 기준이 된다. 예를 들어 제 1 내지 제 4 신호의 주기가 800ps인 경우 기준 지연량(△T)은 200ps가되도록 제어된다.
본 실시예에서 기준 지연량(△T)은 제 1 가변 지연부(100)의 각 지연부의 지연량이 결정된 이후 최종적으로 원하는 값이 되도록 조정된다.
즉 인접한 두 신호의 위상차가 기준 지연량(△T)이 되도록 제 12 지연부(120), 제 13 지연부(130), 제 14 지연부(140)의 지연량이 조정된 이후 기준 지연량(△T) 지연량을 90도의 위상차에 대응하는 값이 되도록 조정한다.
그 결과 제 1 신호 내지 제 4 신호는 90도씩의 위상차를 가지도록 조정된다.
제 2 가변 지연부(400)는 필터(700)에서 출력된 지연 제어 신호(DCODE)의 부호를 반전하는 반전부(420)를 더 포함할 수 있다. 반전부(420)는 2의 보수를 이용하여 지연 제어 신호(DCODE)의 각 비트를 반전함으로써 부호를 반전하게 된다.
반전부(420)의 출력 신호는 제 21 지연부(410)의 지연량을 제어한다. 이에 대해서는 도 5 및 도 8을 참조하여 구체적으로 설명한다.
위상 비교부(500)는 제 2 가변 지연부(400)의 출력 신호(Y1D)와 제 2 선택부(220)의 출력 신호(Y2)의 위상을 비교한다.
본 실시예에서 위상 비교부(500)는 뱅뱅 타입의 위상 탐지기(Bang-Bang Phase Detector)를 사용하여 구현한다.
본 실시예에서 위상 비교부(500)는 제 2 선택부(220)의 출력 신호(Y2)의 위상이 제 2 가변 지연부(400)의 출력 신호(Y1D)의 위상보다 더 앞서는 경우 1 그렇지 않은 경우 0을 출력한다.
제 2 제어부(600)는 제 2 가변 지연부(400)의 출력 신호(Y1D)에 따라 제 3 선택 신호(SEL3), 제 1 클록 신호(CLK1), 제 2 클록 신호(CLK2)를 생성한다. 제 1 클록 신호(CLK1)는 필터(700)를 동기화하는데 사용되고, 제 2 클록 신호(CLK2)는 지연 제어 신호 선택부(800)를 동기화하는데 사용된다. 제 3 선택 신호(SEL3)는 지연 제어 신호 선택부(800)에서 지연 제어 신호의 출력 방향을 선택하는데 사용된다.
필터(600)는 위상 비교부(500)의 출력 신호(BB)에 따라 지연 제어 신호(DCODE)를 갱신한다. 지연 제어 신호(DCODE)는 멀티 비트의 디지털 신호의 형태를 가질 수 있다. 본 실시예에서 지연 제어 신호(DCODE)는 2의 보수에 따라 부호가 표현되는 6 비트의 신호이다.
본 실시예에서 필터(600)는 위상 비교 결과(BB)의 값이 1인 경우 지연 제어 신호(DCODE)의 값을 1씩 증가시키고 0인 경우 값을 1씩 감소시킬 수 있다. 증감되는 값의 크기는 실시예에 따라 다양하게 설계 변경할 수 있다.
지연 제어 신호 선택부(800)는 필터(600)에서 출력된 지연 제어 신호(DCODE)를 제 3 선택 신호(SEL3)에 따라 제 1 가변 지연부(100) 또는 제 2 가변 지연부(400)에 제공한다. 이때 지연 제어 신호 선택부(800)의 출력은 제 2 클록 신호(CLK2)에 동기될 수 있다.
도 3은 도 2의 제 1 제어부 및 선택부의 동작을 나타낸 타이밍도이다.
도 3의 타이밍도는 제 1 선택부(210)와 제 2 선택부(220)에서 인접한 위상의 신호를 선택하여 출력하는 동작을 나타낸다.
제 1 선택 신호(SEL1)는 제 1 신호(I)의 출력 여부를 결정하는 제 11 선택 신호(SEL1I), 제 2 신호(Q)의 출력 여부를 결정하는 제 12 선택 신호(SEL1Q), 제 3 신호(IB)의 출력 여부를 결정하는 제 13 선택 신호(SEL1IB), 제 4 신호(QB)의 출력 여부를 결정하는 제 14 선택 신호(SEL1QB)를 포함한다.
제 2 선택 신호(SEL2)는 제 1 신호(I)의 출력 여부를 결정하는 제 21 선택 신호(SEL2I), 제 2 신호(Q)의 출력 여부를 결정하는 제 22 선택 신호(SEL2Q), 제 3 신호(IB)의 출력 여부를 결정하는 제 23 선택 신호(SEL2IB), 제 4 신호(QB)의 출력 여부를 결정하는 제 24 선택 신호(SEL2QB)를 포함한다.
제 1 선택 신호(SEL1)와 제 2 선택 신호(SEL2)는 인접하는 위상의 신호가 각각 제 1 선택부(210)와 제 2 선택부(220)에서 선택되도록 활성화된다.
도 3에 도시된 바와 같이 제 1 신호(I)와 제 2 신호(Q), 제 2 신호(Q)와 제 3 신호(IB), 제 3 신호(IB)와 제 4 신호(QB), 제 4 신호(QB)와 제 1 신호(I)가 각각 제 1 선택부(210)와 제 2 선택부(220)에서 함께 출력되도록 제 1 선택 신호(SEL1)와 제 2 선택 신호(SEL2)가 생성된다.
본 실시예에서 제 1 선택부(210)와 제 2 선택부(220) 각각의 출력이 변경되는데 걸리는 시간(T)은 적어도 도 2에서 선택부(200)에서 출력된 신호에 의해 제 2 가변 지연부(400), 위상 비교부(500)를 거쳐 필터(700)에서 생성된 신호가 지연 제어 신호 선택부(800)를 거쳐 제 1 가변 지연부(100)에 제공되어 제 1 내지 제 4 신호의 지연량이 조정되기까지 걸리는 시간이 되도록 설정된다.
도 4는 제 1 제어부(300)의 일 실시예를 나타낸 회로도이다.
제 1 제어부(300)는 도 3에 도시된 타이밍과 같이 제 1 선택 신호(SEL1)와 제 2 선택 신호(SEL2)가 출력되도록 한다.
제 1 제어부(300)는 제 4 신호(QB)를 분주하여 출력하는 분주부(350), 리셋 신호에 따라 분주부(350)의 출력 또는 제 1 선택 신호(SEL1QB)를 선택하여 출력하는 제 3 선택부(360)를 포함한다.
본 실시예에서 분주부(350)는 입력되는 제 4 신호(QB)의 주기를 9배로 분주하되 제 4 신호(QB)가 처음 활성화되는 시점에서 1 주기 동안 하이 레벨을 갖고 나머지 8 주기 동안은 로우 레벨을 갖는 신호를 출력한다.
제 3 선택부(360)의 출력은 다수의 디 플립플롭(311 ~ 342)을 순서대로 통과하여 다시 제 3 선택부(360)로 입력된다.
제 3 선택부(360)는 리셋 신호(RESET)가 활성화 된 경우 분주부(350)의 출력을 선택하고, 그렇지 않은 경우 디 플립플롭(343)에서 피드백되는 신호를 선택하여 출력한다.
디 플립플롭(311 ~ 343)은 제 1 선택 신호(SEL1)와 제 2 선택 신호(SEL2)의 출력 타이밍을 조절하기 위하여 사용된다.
예를 들어 제 11 선택 신호(SEL1I)와 제 22 선택 신호(SELK2Q)는 위상이 인접한 제 1 신호(I)와 제 2 신호(Q)를 선택하여 출력할 수 있도록 도 3과 같이 인접한 위치에서 활성화된다.
본 실시예에서 제 11 선택 신호(SEL1I)는 그 활성화된 구간이 제 1 신호(I)가 활성화된 구간을 포함하도록 생성된다. 이를 위하여 제 11 선택 신호(SEL1I)는 제 4 신호(QB)에 동기되어 제 4 신호(QB)로부터 생성된 분주부(350)의 출력 신호를 래치하여 생성된다.
이에 따라 제 11 선택 신호(SEL1I)는 도 3에 도시된 바와 같이 제 4 신호(QB)의 상승 에지에서 시작하여 제 4 신호(QB)의 한 주기 동안 활성화되는 윈도우 형태의 파형을 가진다. 제 4 신호(QB)가 제 1 신호(I) 보다 90도 앞서는 신호이므로 제 11 선택 신호(SEL1I)의 활성화된 구간은 제 1 신호(I)의 활성화된 부분을 포함할 정도로 충분히 크게 된다.
유사하게 제 22 선택 신호(SEL2Q)는 제 1 신호(I)의 상승 에지에서 제 11 선택 신호(SEL1I)를 래치하여 생성되는데 제 1 신호(I)의 상승 에지에서 제 11 선택 신호(SEL1I)는 여전히 활성화된 상태이므로 제 22 선택 신호(SEL2Q)는 제 1 신호(I)의 상승 에지에서 시작하여 1주기 동안 활성화되는 윈도우 형태의 파형을 가진다. 제 1 신호(I)가 제 2 신호(Q) 보다 90도 앞서는 신호이므로 제 22 선택 신호(SEL2Q)의 활성화된 구간은 제 2 신호(Q)의 활성화된 부분을 포함할 정도로 충분히 크게 된다.
나머지 제 1 선택 신호(SEL1Q, SEL1IB, SEL1QB) 및 제 2 선택 신호(SEL2IB, SEL2IQB, SEL2I)를 생성하는 동작은 이상의 설명과 실질적으로 동일하므로 설명을 생략한다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 타이밍도이다.
도 5의 타이밍도는 먼저 제 1 선택부(210)의 출력 신호(Y1)가 제 1 신호(I)이고, 제 2 선택부(220)의 출력 신호(Y2)가 제 2 신호(Q)인 경우를 가정한다.
제 1 선택부(210)의 출력(Y1)은 제 2 가변 지연부(400)에 의해 지연되어 출력된다(Y1D).
전술한 바와 같이 제 2 가변 지연부(220)의 지연량은 위상이 인접한 두 신호의 위상차를 결정하는 기준 지연량(△T)에 대응한다.
위상 비교부(500)는 제 2 가변 지연부(400)의 출력(Y1D)과 제 2 선택부(220)의 출력(Y2)의 위상을 비교한다.
위상 비교부(500)는 제 2 선택부(220)에서 출력된 신호(Y2)의 위상이 제 2 가변 지연부(400)에서 출력된 신호(Y1D)의 위상보다 더 늦으면 0, 그렇지 않으면 1을 출력한다.
위상 비교부(500)의 출력 신호(BB)는 필터(500)에 제공되어 지연 제어 신호(DCODE)의 값을 갱신하는데 사용된다. 본 실시예에서 비교 결과(BB)가 1이면 지연 제어 신호(DCODE)의 값은 1 증가하고 비교 결과(BB)가 0이면 지연 제어 신호(DCODE)의 값은 1 감소하게 된다.
이때 변경된 지연 제어 신호(DCODE)는 제 12 지연부(120)의 지연량을 조절하기 위하여 사용된다.
이러한 피드백 제어 동작이 반복됨으로써 위상이 인접한 두 신호 사이의 위상차는 제 2 가변 지연부(400)의 지연량에 대응하는 값으로 정해진다.
본 실시예에서 제 1 신호(I)와 제 2 신호(Q)에 대한 비교 동작을 수행하면 제 2 입력 신호(Qi)의 지연량이 조절되어 제 2 신호(Q)가 갱신된다. 이후 갱신된 제 2 신호(Q)와 제 3 신호(IB)에 대한 비교 동작을 수행하게 된다.
도 5는 이와 같이 갱신된 제 2 신호(Q)와 제 3 신호(IB)의 비교 동작을 수행하는 과정을 함께 도시하고 있다. 비교 동작은 전술한 바와 실질적으로 동일하므로 설명을 생략한다.
도 6은 도 2의 제 2 제어부(600)의 구성을 나타낸 회로도.
제 2 제어부(600)는 제 2 가변 지연부(400)의 출력을 제 1 시간만큼 지연하여 제 1 클록 신호(CLK1)를 출력하는 제 61 지연부(611), 제 1 클록 신호(CLK1)를 제 2 시간만큼 지연하여 제 2 클록 신호(CLK2)를 출력하는 제 62 지연부(612)를 포함한다.
제 1 시간은 위상 비교부(500)의 동작에 걸리는 시간에 대응하고 제 2 시간은 필터(700)에서 지연 제어 신호(DCODE)가 갱신되는데 걸리는 시간에 대응한다.
제 2 제어부(600)는 제 1 클록 신호(CLK1)에 동기하여 2 비트의 제 3 선택 신호(SEL3)를 "00", "01", "10", "11"의 순서로 출력하는 디 플립플롭(621, 622)을 포함한다.
제 3 선택 신호(SEL3)는 필터(700)에서 출력된 지연 제어 신호(DCODE)가 제 12 지연부(120), 제 13 지연부(130), 제 14 지연부(140) 및 제 2 가변 지연부(400)에 순차적으로 제공되도록 한다.
도 7은 도 2의 필터(700)의 구성을 나타낸 회로도이다.
필터(700)는 제 4 선택부(710), 연산부(720) 및 레지스터(730)를 포함한다.
제 4 선택부(710)는 위상 비교부(500)의 출력(BB)에 따라 "111111", "000001"을 출력한다. 이 신호들은 2의 보수 형태로 부호가 표시되는 6 비트 신호로서 "111111"는 -1에 대응하는 값이다.
연산부(720)는 기존에 레지스터(730)에 저장된 6 비트의 지연 제어 신호(DCODE)의 값과 제 4 선택부(710)의 값을 더하여 갱신된 지연 제어 신호(DCODE)를 출력한다.
즉, 위상 비교부(500)의 출력(BB)이 0이면 지연 제어 신호(DCODE)는 값이 1 감소하도록 갱신되고 출력(BB)이 1이면 지연 제어 신호(DCODE)는 값이 1 증가하도록 갱신된다.
지연 제어 신호(DCODE)의 값이 갱신됨에 따라 제 1 가변 지연부(100)와 제 2 가변 지연부(400)의 지연량이 증감된다.
레지스터(730)는 제 1 클록 신호(CLK1)에 따라 지연 제어 신호(DCODE)를 쉬프트하여 출력한다. 이에 따라 제 12 지연부(120), 제 13 지연부(130), 제 14 지연부(140), 제 2 가변 지연부(400)를 위한 지연 제어 신호(DCODE)가 섞이지 않으면서 갱신될 수 있다.
도 8은 도 2의 반도체 장치의 동작을 나타낸 순서도이다.
먼저 제 1 신호(I)와 제 2 신호(Q)의 위상차(△IQ)를 기준 지연량(△T) 즉 제 2 가변 지연부(400)의 지연량과 비교한다(S100).
비교 결과 기준 지연량(△T)이 더 크면 제 2 신호(Q)의 지연량(△TQ)을 증가시키고(S110) 그렇지 않으면 제 2 신호(Q)의 지연량(△TQ)을 감소시킨다(S120).
다음으로 제 2 신호(Q)와 제 3 신호(IB)의 위상차(△QIB)를 기준 지연량(△T)과 비교한다(S200).
비교 결과 기준 지연량(△T)이 더 크면 제 3 신호(IB)의 지연량(△TIB)을 증가시키고(S210) 그렇지 않으면 제 3 신호(IB)의 지연량(△TIB)을 감소시킨다(S220).
다음으로 제 3 신호(IB)와 제 4 신호(QB)의 위상차(△IBQB)를 기준 지연량(△T)과 비교한다(S300).
비교 결과 기준 지연량(△T)이 더 크면 제 4 신호(QB)의 지연량(△TQB)을 증가시키고(S310) 그렇지 않으면 제 4 신호(QB)의 지연량(△TQB)을 감소시킨다(S320).
다음으로 제 4 신호(QB)와 제 1 신호(I)의 위상차(△QBI)를 기준 지연량(△T)과 비교한다(S400).
비교 결과 기준 지연량(△T)이 더 크면 기준 지연량(△T)을 감소시키고(S410) 그렇지 않으면 기준 지연량(△T)을 증가시킨다(S420).
제 4 신호와 제 1 신호의 위상차를 비교하는 경우는 제 1 신호의 지연량을 변경하는 것이 아니라 기준 지연량 자체를 변화시키므로 앞의 단계들과는 달리 부호의 방향이 반대로 된다.
즉 제 2 가변 지연부(400)를 제어하는 경우 지연 제어 신호(DCODE)는 부호의 방향이 반대가 되어야 한다. 이를 위하여 제 2 가변 지연부(400)는 지연 제어 신호(DCODE)의 부호를 반대로 하기 위하여 6 비트의 지연 제어 신호(DCODE)를 비트별로 반전하여 제 21 지연부(410)를 제어하는 반전부(420)를 더 포함한다.
이후에는 전술한 단계들을 다시 반복함으로써 제 1 가변 지연부(100) 및 제 2 가변 지연부(400)의 지연량을 지속적으로 피드백 제어한다.
피드백 제어가 반복되면서 제 1 신호 내지 제 4 신호의 위상차는 기준 지연량(△T)과 동일하도록 제어되고 동시에 기준 지연량(△T)은 90도의 위상차에 대응하는 지연량으로 설정되어 제 1 신호 내지 제 4 신호 중 인접한 위상의 두 신호의 위상차가 실질적으로 90도가 된다.
전술한 실시예는 4위상이 아닌 다른 다위상 신호를 위하여 용이하게 설계 변경될 수 있다. 예를 들어 제 1 가변 지연부(100)에 포함된 지연부의 개수를 다위상 신호의 개수에 부합하도록 변경하고 이에 따라 제 1 내지 제 3 선택 신호를 변경하며 필터에 포함된 레지스터의 쉬프트 단계를 변경할 수 있다. 이에 대한 구체적인 내용은 도면 및 발명의 상세한 설명을 참조하여 통상의 기술자가 용이하게 알 수 있는 것이므로 구체적인 설명은 생략한다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 설명을 위한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 제 1 가변 지연부
200: 선택부
210: 제 1 선택부
220: 제 2 선택부
300: 제 1 제어부
311 ~ 342: 디 플립플롭
350: 분주부
360: 제 3 선택부
400: 제 2 가변 지연부
410: 제 21 지연부
420: 반전부
500: 위상 비교부
600: 제 2 제어부
611: 제 61 지연부
612: 제 62 지연부
621, 622: 디 플립플롭
700: 필터
710: 제 4 선택부
720: 연산부
730: 레지스터
800: 지연 제어 신호 선택부

Claims (18)

  1. 입력된 다위상 신호를 지연 제어 신호에 따라 지연하는 제 1 가변 지연부;
    상기 제 1 가변 지연부에서 지연된 다위상 신호 중 두 신호를 선택하여 출력하는 선택부;
    상기 두 신호 중 어느 하나를 상기 지연 제어 신호에 따라 지연하는 제 2 가변 지연부;
    상기 제 2 가변 지연부에서 출력된 신호의 위상과 상기 두 신호 중 다른 하나의 위상을 비교하는 위상 비교부;
    상기 위상 비교부에서 출력된 신호에 따라 상기 지연 제어 신호를 갱신하는 필터; 및
    상기 지연 제어 신호를 상기 제 1 가변 지연부 또는 제 2 가변 지연부에 제공하는 지연 제어 신호 선택부
    를 포함하되,
    상기 다위상 신호는 주기는 동일하고 위상이 상이한 다수의 신호로서 헤드 신호와 테일 신호를 포함하고, 상기 테일 신호는 상기 헤드 신호의 위상을 기준으로 상기 다위상 신호 중 위상이 가장 뒤지는 신호에 대응하며, 상기 헤드 신호는 상기 테일 신호의 위상을 기준으로 상기 테일 신호보다 위상이 뒤지면서 상기 테일 신호에 가장 인접한 신호에 대응하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 위상 비교부는 상기 두 신호의 위상차와 상기 제 2 가변 지연부의 지연량을 비교하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 필터는 상기 두 신호의 위상차와 상기 제 2 가변 지연부의 지연량의 차이가 줄어드는 방향으로 상기 지연 제어 신호를 갱신하는 반도체 장치.
  4. 청구항 1에 있어서, 상기 제 1 가변 지연부는 상기 다위상 신호 중 상기 헤드 신호를 제외한 나머지 신호들을 상기 지연 제어 신호에 따라 가변 지연하는 다수의 지연부를 포함하는 반도체 장치.
  5. 청구항 4에 있어서, 상기 선택부는 제 1 선택 신호에 따라 상기 두 신호 중 하나를 선택하는 제 1 선택부와 제 2 선택 신호에 따라 상기 두 신호 중 다른 하나를 선택하는 제 2 선택부를 포함하는 반도체 장치.
  6. 청구항 5에 있어서, 상기 두 신호는 위상이 가장 인접한 신호인 반도체 장치.
  7. 청구항 6에 있어서, 상기 제 1 선택부에서 선택된 신호가 상기 테일 신호인 경우 상기 제 2 선택부는 상기 헤드 신호를 선택하는 반도체 장치.
  8. 청구항 5에 있어서, 상기 제 1 선택부에서 선택된 신호가 상기 테일 신호인 경우 상기 지연 제어 신호 선택부는 상기 지연 제어 신호를 상기 제 2 가변 지연부에 제공하고 상기 제 1 선택부에서 선택된 신호가 상기 테일 신호가 아닌 경우 상기 지연 제어 신호 선택부는 상기 지연 제어 신호를 상기 제 1 가변 지연부에 제공하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 제 1 선택부에서 선택된 신호가 상기 테일 신호가 아닌 경우 상기 1 가변 지연부는 상기 제 2 선택부에서 선택된 신호의 지연을 제어하는 지연부에 제공하는 반도체 장치.
  10. 청구항 8에 있어서, 상기 제 1 가변 지연부에서 출력된 신호에 따라 상기 제 1 선택 신호와 상기 제 2 선택 신호를 생성하는 제 1 제어부를 더 포함하는 반도체 장치.
  11. 청구항 10에 있어서, 상기 제 1 제어부는 상기 제 1 선택부가 상기 헤드 신호부터 상기 테일 신호까지 순차적으로 선택하도록 제 1 선택 신호를 생성하는 반도체 장치.
  12. 청구항 10에 있어서, 상기 제 1 제어부는 제 1 선택부에서 선택된 신호에 따라 갱신된 상기 지연 제어 신호가 상기 제 1 가변 지연부 또는 상기 제 2 가변 지연부에 제공되어 그 지연량이 변경된 이후에 다른 신호를 선택하도록 상기 제 1 선택 신호를 생성하는 반도체 장치.
  13. 청구항 8에 있어서, 상기 필터는 상기 제 1 가변 지연부에 제공할 지연 제어 신호와 상기 제 2 가변 지연부에 제공할 지연 제어 신호를 구분하여 저장하는 레지스터와 상기 위상 비교부의 비교 결과에 따라 상기 지연 제어 신호를 갱신하는 연산부를 포함하는 반도체 장치.
  14. 청구항 13에 있어서, 상기 레지스터는 제 1 클록 신호에 동기되어 동작하는 쉬프트 레지스터로서, 상기 제 1 클록 신호는 상기 제 2 가변 지연부의 출력을 제 1 시간만큼 지연한 신호인 반도체 장치.
  15. 청구항 14에 있어서, 상기 제 1 시간은 상기 위상 비교부의 동작 시간에 대응하는 반도체 장치.
  16. 청구항 8에 있어서, 상기 지연 제어 신호 선택부는 제 2 클록 신호에 동기되어 동작하되 상기 제 2 클록 신호는 상기 제 2 가변 지연부의 출력을 제 2 시간만큼 지연한 신호인 반도체 장치.
  17. 청구항 16에 있어서, 상기 제 2 시간은 상기 위상 비교부 및 상기 필터의 동작 시간에 대응하는 반도체 장치.
  18. 청구항 8에 있어서, 상기 제 2 가변 지연부는 상기 지연 제어 신호를 반전하는 반전부; 및 상기 반전부의 제어에 따라 상기 제 1 선택부의 출력을 가변 지연하여 출력하는 지연부를 포함하는 반도체 장치.
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