JP5756865B2 - 表示装置及びその制御方法 - Google Patents

Description

本発明は、表示装置及びその制御方法に関し、特に有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置及びその制御方法に関する。

昨今、有機ＥＬ素子を用いた表示装置（以下、有機ＥＬ表示装置）の開発及び実用化が進んでいる。有機ＥＬ表示装置は、一般に、各々が有機ＥＬ素子を有する複数の画素回路をマトリクス状に配置してなる表示部と、当該表示部を駆動するための駆動回路とを有している。

アクティブマトリクス型の有機ＥＬ表示装置に用いられる原理的な画素回路は、有機ＥＬ素子、選択スイッチングトランジスタ、キャパシタ、及び駆動トランジスタを用いて構成される。そのような画素回路では、まず、信号線に接続された選択スイッチングトランジスタを導通状態にし、当該画素の輝度に対応したデータ電圧を信号線よりキャパシタに記録した後、前記選択スイッチングトランジスタを非導通状態とすることで、前記キャパシタにデータ電圧を保持する。次いで、キャパシタに保持された電圧に応じた大きさの電流を駆動トランジスタから有機ＥＬ素子に供給し、有機ＥＬ素子が駆動トランジスタから供給された電流に応じて、データ電圧に対応した輝度で発光する。

このような原理的な画素回路に対し、有機ＥＬ素子をデータ電圧により正確に対応した輝度で発光させるための構成を設けた画素回路、及びその制御方法が、種々提案されている（例えば、特許文献１）。

図２０は、特許文献１に開示された従来の画素回路９０を示す回路図である。

画素回路９０は、駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ３、キャパシタＣｓ、及び有機ＥＬ素子ＥＬから構成される。

画素回路９０は、走査線駆動回路４から、信号線ＳＣＡＮ、ＭＥＲＧＥを介して、制御信号を供給され、信号線駆動回路５から、データ線ＤＡＴＡを介して、輝度に対応したデータ電圧を供給される。また、画素回路９０は、図示しない電源回路から、電源線ＶＤＤ、ＶＳＳを介して、有機ＥＬ素子ＥＬの発光に用いられる正、負の電源電圧を供給され、参照電圧線Ｖｒｅｆを介して、参照電圧を供給される。

有機ＥＬ素子ＥＬに電流を供給する電源線ＶＤＤ、ＶＳＳの画素回路９０との接続点には、電圧降下に起因する複雑な電圧変動が生じるが、直流電流を供給しない参照電圧線Ｖｒｅｆには、定常的な電圧降下がほとんど生じない。

このように構成された画素回路９０は、供給される制御信号に応じて、次のように動作する。なお、以下の説明では、キャパシタの一端に電圧Ａ、他端に電圧Ｂを印加し、当該キャパシタにて電圧Ａと電圧Ｂとの差である電圧（Ａ−Ｂ）を保持する動作を、電圧Ａを、電圧Ｂを基準として、キャパシタに保持する、と表現する。この表現は、本明細書の全体で用いられる。

まず、スイッチングトランジスタＴ２を非導通状態として、キャパシタＣｓを画素内の電流経路から電気的に切り離した状態で、スイッチングトランジスタＴ１、Ｔ３を導通状態とする。キャパシタＣｓは、データ電圧を、参照電圧を基準として保持する。

このときキャパシタＣｓに保持される電圧は、電源電圧の変動の影響を全く受けていない。次に、スイッチングトランジスタＴ１、Ｔ３を非導通状態とし、スイッチングトランジスタＴ２を導通状態とし、キャパシタＣｓに保持されている電圧を、駆動トランジスタＴＤのゲート端子−ソース端子間に印加する。

その結果、駆動トランジスタＴＤは、データ電圧のみに応じた電流を有機ＥＬ素子ＥＬに供給するので、有機ＥＬ素子ＥＬはデータ電圧に対応した正確な輝度で発光する。

国際公開第２０１０／０４１４２６号

ところで、有機ＥＬ素子の発光輝度の精度を損なう原因には、前述した従来技術によって解決される電源電圧の変動の他にも、例えば、駆動トランジスタの閾値電圧の変動がある。閾値電圧の変動とは、駆動トランジスタのゲート端子−ソース端子間に印加されたバイアス電圧の大きさに依存して、その後の閾値電圧が変動する現象である。

駆動トランジスタは、輝度に対応した大きさのバイアス電圧をゲート端子−ソース端子間に印加されて有機ＥＬ素子に所望の大きさの電流を供給するから、先行フレームにおける輝度に対応したゲート端子−ソース端子間電圧に応じて駆動トランジスタの閾値電圧が変動し、後続フレームに影響を及ぼす。すなわち、閾値電圧が変動すると、データ電圧に対して駆動トランジスタが有機ＥＬ素子に供給する電流量に誤差が生じ、この誤差は有機ＥＬ素子の発光輝度の誤差に反映される。

その様子を図６Ａに示す。図６Ａは、先行フレームにおいて黒または白が表示された後に、中間階調（灰色）を表示させた際の輝度の時間変化を示すグラフである。表示が変化してから１０以上のフレームにおいて、先行フレームの表示が白か黒かによる発光輝度の不一致が見られ、特に最初の１〜２フレームでは大きな差異が見られる。この現象により、例えば図６Ｂに示すように、中間階調の背景の中で白または黒のウィンドウをスクロールさせた場合には、ウィンドウが通過して再び背景になった領域が正しい中間階調の輝度に落ち着くまでにかなりの時間を要するため、尾引きと呼ばれる表示劣化が視認される。

しかしながら、前述した従来技術では、このような急激な階調変化に伴って駆動トランジスタ閾値電圧が変動して生じる表示劣化及びその対策について、検討されていない。

本発明は、上記の課題に鑑みてなされたものであり、有機ＥＬ素子をデータ電圧に対応したより正確な輝度で発光させることができる画素回路を備える表示装置及びその制御方法を提供することを目的とする。

上記目的を達成するために、本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ソース端子及びドレイン端子の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の端子が前記駆動トランジスタのゲート端子に接続された第１の容量素子と、前記第１の容量素子の第２の端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記第１の容量素子の第２の端子と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第１の端子と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の端子が前記駆動トランジスタのソース端子及びドレイン端子の他方と接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、第１の端子が前記第１の容量素子の第２の端子に接続され、第２の端子が前記第１の電源線または前記参照電圧線に接続された第２の容量素子と、を備え、前記第３のスイッチング素子が導通状態となる際、前記固定の参照電圧は、前記駆動トランジスタのゲート端子−ソース端子間及びゲート端子−ドレイン端子間に、前記駆動トランジスタの閾値電圧よりも大きな順バイアス電圧を与えるように設定されている。

本発明の表示装置によれば、前記閾値電圧よりも大きい固定の順バイアス電圧を印加して前記駆動トランジスタをオン状態にすることで、前記駆動トランジスタの閾値電圧の変動を抑制し、前記発光素子をより正確な輝度で発光させることができる。

図１は、実施の形態１における表示装置の構成の一例を示す機能ブロック図である。 図２は、実施の形態１における画素回路の構成の一例を示す回路図である。 図３は、実施の形態１における制御信号およびデータ信号の一例を示すタイミングチャートである。 図４は、実施の形態１における画素回路の動作の一例を示す回路図である。 図５Ａは、実施例の画素回路の発光輝度の時間変化を示すグラフである。 図５Ｂは、実施例の画素回路を用いた表示部によるスクロール表示の一例である。 図６Ａは、比較例の画素回路の発光輝度の時間変化を示すグラフである。 図６Ｂは、比較例の画素回路を用いた表示部によるスクロール表示の一例である。 図７は、実施例と比較例についてフレームごとの発光輝度の誤差を示すグラフである。 図８は、実施の形態１における画素回路の構成の一例を示す回路図である。 図９は、実施の形態１における画素回路の構成の一例を示す回路図である。 図１０は、実施の形態１の変形例における画素回路の構成の一例を示す回路図である。 図１１は、実施の形態１の変形例における画素回路の構成の一例を示す回路図である。 図１２は、実施の形態１の変形例における制御信号およびデータ信号の一例を示すタイミングチャートである。 図１３は、実施の形態２における表示装置の構成の一例を示す機能ブロック図である。 図１４は、実施の形態２における画素回路の構成の一例を示す回路図である。 図１５は、実施の形態２における制御信号、電源電圧、およびデータ信号の一例を示すタイミングチャートである。 図１６は、実施の形態２における画素回路の構成の一例を示す回路図である。 図１７は、実施の形態２における画素回路の構成の一例を示す回路図である。 図１８は、実施の形態２における画素回路の構成の一例を示す回路図である。 図１９は、本発明の表示装置を内蔵する薄型フラットＴＶの一例を示す外観図である。 図２０は、従来の画素回路の構成の一例を示す回路図である。

本発明の１つの態様に係る制御方法は、発光素子と前記発光素子に電流を供給する駆動トランジスタとを備えた表示装置の制御方法であって、前記駆動トランジスタのゲート端子に、ゲート端子に接続された参照電圧線を介して予め定められた参照電圧を印加すると共に、前記駆動トランジスタのソース端子及びドレイン端子のうちの一方に接続された電源線から、前記駆動トランジスタのソース端子及びドレイン端子のうちの他方に固定電圧を印加して、前記駆動トランジスタの閾値電圧の変動を抑制するリセットステップを含み、前記リセットステップでは、前記駆動トランジスタのゲート端子−ソース端子間の電圧が、前記駆動トランジスタの閾値電圧よりも大きな電圧となるよう、前記参照電圧が設定されている。

このような制御方法によれば、前記リセットステップで、前記閾値電圧よりも大きい固定の順バイアス電圧の印加によって前記駆動トランジスタをオン状態にして、前記駆動トランジスタの閾値電圧の変動を抑制するので、前記発光素子をより正確な輝度で発光させることができる。

また、前記電源線とＥＬ共通端子の電源線は、発光期間で設定された電圧と、前記リセットステップで設定された電圧とが、互いに等しくてもよい。

このような制御方法によれば、前記発光期間と、前記リセットステップとで、電源線の電圧を変更する必要がないので、前記表示装置の回路構成を簡素化するために役立つ。

前記制御方法は、さらに、一方の端子が前記駆動トランジスタのゲート端子に接続された容量素子に、発光輝度に対応したデータ電圧を保持するデータ書込みステップを含み、前記リセットステップの少なくとも一部と、前記データ書込みステップの少なくとも一部とが、同一の期間に並行して行われてもよい。

このような制御方法によれば、前記データ書込みステップと並行して、前記リセットステップに十分な時間をかけることで、前記駆動トランジスタの閾値電圧の変動をより小さく抑制することができる。

本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ソース端子及びドレイン端子の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の端子が前記駆動トランジスタのゲート端子に接続された第１の容量素子と、前記第１の容量素子の第２の端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、前記第１の容量素子の第２の端子と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第２のスイッチング素子と、前記第１の容量素子の第１の端子と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、第１の端子が前記駆動トランジスタのソース端子及びドレイン端子の他方と接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、第１の端子が前記第１の容量素子の第２の端子に接続され、第２の端子が前記第１の電源線または前記参照電圧線に接続された第２の容量素子と、を備え、前記第３のスイッチング素子が導通状態となる際、前記固定の参照電圧は、前記駆動トランジスタのゲート端子−ソース端子間に、前記駆動トランジスタの閾値電圧よりも大きな順バイアス電圧を与えるように設定されている。

このような構成によれば、前記閾値電圧よりも大きい固定の順バイアス電圧を印加して前記駆動トランジスタをオン状態にすることで、前記駆動トランジスタの閾値電圧の変動を抑制し、前記発光素子をより正確な輝度で発光させることができる。

また、前記画素回路の各々は、さらに、前記駆動トランジスタから前記発光素子に供給される電流の経路に挿入され、当該電流の経路の導通及び非導通を切り換える第４のスイッチング素子を備えてもよい。

また、前記第１のスイッチング素子を制御する制御線と、前記第３のスイッチング素子を制御する制御線とは共通化されており、前記第２のスイッチング素子を制御する制御線と、前記第４のスイッチング素子を制御する制御線とは共通化されていてもよい。

また、前記表示装置は、さらに、前記第１の電源線によって伝達される電源電圧を画素行ごとに制御する電源電圧制御回路を備えてもよい。

このような構成によれば、閾値電圧の変動を抑制するために前記駆動トランジスタに前記固定の順バイアス電圧を印加している間に、前記発光素子の発光を抑止することができるので、表示コントラストの向上や消費電力の低減に役立つ。

以下、本発明の実施の形態について説明する。なお、以下では、全ての図を通して同等の機能を発揮する要素には同じ符号を付し、重複する説明は適宜省略する。

（実施の形態１）
実施の形態１における表示装置は、複数の画素回路をマトリクス状に配置してなる表示部を有する表示装置であって、前記各画素回路が、駆動トランジスタの閾値変動を抑制するように構成されている。

以下、本発明の実施の形態１について、図面を参照しながら説明する。

図１は、実施の形態１における表示装置１の構成の一例を示す機能ブロック図である。

表示装置１は、表示部２、制御回路３、走査線駆動回路４、信号線駆動回路５、及び電源回路６から構成される。

表示部２は、複数の画素回路１０をマトリクスに配置してなる。当該マトリクスの各行には走査信号線が設けられ、当該マトリクスの各列にはデータ信号線が設けられる。

制御回路３は、表示装置１の動作を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部２に表示されるように、走査線駆動回路４、信号線駆動回路５を制御する。

走査線駆動回路４は、表示部２の各行に設けられた走査信号線を介して画素回路１０に、画素回路１０の動作を制御するための制御信号を供給する。

信号線駆動回路５は、表示部２の各列に設けられたデータ信号線を介して画素回路１０に、輝度に対応したデータ信号を供給する。

電源回路６は、表示装置１の動作用の電源を、表示装置１の各部に供給する。

図２は、画素回路１０の構成の一例、及び画素回路１０と走査線駆動回路４及び信号線駆動回路５との接続の一例を示す回路図である。

表示部２の各行には、同じ行に配置される複数の画素回路１０に共通に接続される走査信号線として、信号線ＳＣＡＮ、ＥＮＡＢが設けられており、表示部２の各列には、同じ列に配置される複数の画素回路１０に共通に接続されるデータ信号線として、データ線ＤＡＴＡが設けられている。

また、表示部２には、電源回路６から供給される正の電源電圧を伝達して、画素回路１０に分配する電源線ＶＤＤ、電源回路６から供給される負の電源電圧を伝達して、画素回路１０に分配する電源線ＶＳＳ、及び電源回路６から供給される固定の参照電圧を伝達して、画素回路１０に分配する参照電圧線Ｖｒｅｆが設けられている。電源線ＶＤＤ、ＶＳＳ、及び参照電圧線Ｖｒｅｆは、全ての画素回路１０に共通に接続される。

有機ＥＬ素子ＥＬに電流を供給する電源線ＶＤＤ、ＶＳＳの各々と画素回路１０との接続点には、電気抵抗に起因する電圧降下による複雑な電圧変動が生じるが、直流電流を供給しない参照電圧線Ｖｒｅｆには、定常的な電圧降下は生じない。

表示部２に配置されている各画素回路１０は、画素回路１０が配置されている行の信号線ＳＣＡＮ、ＥＮＡＢで走査線駆動回路４に接続されると共に、画素回路１０が配置されている列のデータ線ＤＡＴＡで信号線駆動回路５に接続されている。

信号線ＳＣＡＮ、ＥＮＡＢは、走査線駆動回路４から画素回路１０へ、画素回路１０の動作を制御するための制御信号を伝達する。データ線ＤＡＴＡは、信号線駆動回路５から画素回路１０へ、輝度に対応したデータ信号を伝達する。

画素回路１０は、データ信号に対応した輝度で有機ＥＬ素子を発光させる回路であり、駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４、キャパシタＣｓ、Ｃｓｕｂ、及び有機ＥＬ素子ＥＬから構成される。駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４は、ｎ型の薄膜トランジスタ（ＴＦＴ）で構成される。

駆動トランジスタＴＤは、ドレイン端子ｄが電源線ＶＤＤに接続され、ソース端子ｓがスイッチングトランジスタＴ４を介在して有機ＥＬ素子ＥＬの第１（紙面の上側）の端子に接続されている。

キャパシタＣｓは、第１（紙面の上側）の端子が駆動トランジスタＴＤのゲート端子ｇに接続されている。

キャパシタＣｓｕｂは、第１（紙面の上側）の端子がキャパシタＣｓの第２（紙面の下側）の端子に接続され、第２（紙面の下側）の端子が固定の電圧（たとえば電源線ＶＤＤまたは参照電圧線Ｖｒｅｆ）に接続されている。なお、キャパシタＣｓｕｂは、専用の領域に形成されたキャパシタである必要はなく、キャパシタＣｓの第２の端子を構成する導電体と電源線ＶＤＤまたは参照電圧線Ｖｒｅｆまたは信号線ＳＣＡＮ、ＥＮＡＢを構成する導電体との間に存在する寄生容量であってもよい。またはスイッチングトランジスタＴ１、Ｔ２の寄生容量であってもよい。したがって、キャパシタＣｓｕｂが明示されていない画素回路も本発明に含まれる。

有機ＥＬ素子ＥＬは、第２（紙面の下側）の端子が電源線ＶＳＳに接続されている。

スイッチングトランジスタＴ１は、信号線ＳＣＡＮで伝達される制御信号に従って、キャパシタＣｓの第２（紙面の下側）の端子とデータ線ＤＡＴＡとの導通及び非導通を切り換える。

スイッチングトランジスタＴ２は、信号線ＥＮＡＢで伝達される制御信号に従って、駆動トランジスタＴＤのソース端子ｓとキャパシタＣｓの第２の端子との導通及び非導通を切り換える。

スイッチングトランジスタＴ３は、信号線ＳＣＡＮで伝達される制御信号に従って、キャパシタＣｓの第１の端子と参照電圧線Ｖｒｅｆとの導通及び非導通を切り換える。

スイッチングトランジスタＴ４は、信号線ＥＮＡＢで伝達される制御信号に従って、駆動トランジスタＴＤのソース端子ｓと有機ＥＬ素子ＥＬの第２（紙面の上側）の端子との導通及び非導通を切り換える。

ここで、スイッチングトランジスタＴ１〜Ｔ４が、それぞれ第１〜第４のスイッチング素子の一例であり、キャパシタＣｓが容量素子の一例であり、有機ＥＬ素子ＥＬが発光素子の一例である。また、電源線ＶＤＤが第１の電源線の一例であり、電源線ＶＳＳが第２の電源線の一例である。また、データ信号がデータ電圧の一例である。

図３は、画素回路１０を動作させるための制御信号及びデータ信号の一例を、１フレーム期間にわたって示したタイミングチャートである。図３において、縦軸は各信号のレベル、横軸は時間の経過を表す。画素回路１０のスイッチングトランジスタＴ１〜Ｔ４はｎ型のトランジスタで構成されるので、スイッチングトランジスタＴ１〜Ｔ４の各々は、対応する制御信号がＨｉｇｈレベルの期間に導通状態となり、対応する制御信号がＬｏｗレベルの期間に非導通状態になる。

図３に示す制御信号及びデータ信号に従って行われる画素回路１０の動作を、図４（ａ）〜（ｃ）を参照して説明する。なお、説明の便宜上、電源線ＶＤＤ、ＶＳＳの各々と画素回路１０との接続点の電圧を、それぞれ正の電源電圧ＶＤＤ、負の電源電圧ＶＳＳと表記し、参照電圧線Ｖｒｅｆの電圧を参照電圧Ｖｒｅｆと表記している。

時刻ｔ１において、先行フレームにおける発光が終了する。

時刻ｔ２からｔ３までのデータ書込み期間において、データ書込み動作が行われる。データ書込み動作とは、データ線ＤＡＴＡから、スイッチングトランジスタＴ１を介して、データ電圧Ｖｄａｔａを取得する（つまり、データ電圧Ｖｄａｔａが画素回路１０内に書き込まれる）動作である。

図４（ａ）は、データ書込み動作を説明する回路図である。データ書込み期間において非導通状態になるスイッチングトランジスタＴ２、Ｔ４は点線で示されている。

データ書込み期間において、スイッチングトランジスタＴ１、Ｔ３が導通状態になり、データ線ＤＡＴＡからデータ電圧Ｖｄａｔａが取得され、参照電圧Ｖｒｅｆを基準として、キャパシタＣｓに保持される。後述のリセット動作を行うために、参照電圧Ｖｒｅｆには、正の電源電圧ＶＤＤに閾値電圧Ｖｔｈを加えた電圧よりも高い電圧が用いられる。

時刻ｔ２からｔ４までのリセット期間において、リセット動作が行われる。リセット期間の一部は、データ書込み期間と重複しており、リセット動作は、時刻ｔ２からｔ３まで、前述のデータ書込み動作と並行して行われる。リセット動作とは、駆動トランジスタの閾値電圧の変動を抑制するために、駆動トランジスタＴＤの閾値電圧Ｖｔｈよりも大きい順バイアス電圧を印加して、駆動トランジスタＴＤをオン状態にする動作である。

図４（ｂ）は、リセット動作を説明する回路図である。リセット期間のうち時刻ｔ３以降において非導通状態になるスイッチングトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４は点線で示されている。

リセット期間において、時刻ｔ２からｔ３まで、参照電圧線Ｖｒｅｆから駆動トランジスタＴＤのゲート端子ｇに参照電圧Ｖｒｅｆが印加され、時刻ｔ３からｔ４まで、キャパシタＣｓの第１（紙面の上側）の端子から駆動トランジスタＴＤのゲート端子ｇに参照電圧Ｖｒｅｆが印加される。

前述したように、参照電圧Ｖｒｅｆは、正の電源電圧ＶＤＤに閾値電圧Ｖｔｈを加えた電圧よりも高いので、駆動トランジスタＴＤはオン状態になり、リセット動作が行われる。このとき、スイッチングトランジスタＴ４が非導通状態になっているため、有機ＥＬ素子ＥＬの発光は抑止され、駆動トランジスタＴＤのドレイン端子およびソース端子の電位は共に正の電源電圧ＶＤＤと等しくなる。これにより、有機ＥＬ素子ＥＬの不要な発光による表示コントラストの低下、及び消費電力の増大が抑制される。

なお、リセット期間において有機ＥＬ素子ＥＬの発光を抑止することは、駆動トランジスタＴＤの閾値電圧Ｖｔｈの変動を抑制するためには必須ではない。有機ＥＬ素子ＥＬの発光を抑止せずにリセット動作を行った場合でも、駆動トランジスタＴＤの閾値電圧Ｖｔｈの変動を抑制する効果があることが確かめられている。

時刻ｔ４以降の発光期間において、発光動作が行われる。発光動作とは、データ電圧Ｖｄａｔａを反映したバイアス電圧を駆動トランジスタＴＤのゲート端子−ソース端子間に印加して、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに電流を供給する動作である。

図４（ｃ）は、発光動作を説明する回路図である。発光期間において非導通状態になるスイッチングトランジスタＴ１、Ｔ３は点線で示されている。

発光期間において、スイッチングトランジスタＴ１、Ｔ３が非導通状態になると共に、スイッチングトランジスタＴ２が導通状態になり、キャパシタＣｓに保持されている電圧Ｖｒｅｆ−Ｖｄａｔａが駆動トランジスタＴＤのゲート端子−ソース端子間に印加される。

その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した大きさの電流Ｉｓｄ＝β／２×（Ｖｒｅｆ−Ｖｄａｔａ−Ｖｔｈ）^２が供給される。

駆動トランジスタＴＤの閾値電圧Ｖｔｈは、発光動作に先行するリセット動作によって、前のフレームの表示状態に関わらず、どのフレームにおいても、そのフレーム期間内においてほぼ一定の値に設定されるので、閾値電圧の１フレーム内の変動の影響が排除され、有機ＥＬ素子ＥＬをデータ電圧Ｖｄａｔａに対応した正確な輝度で発光させることができる。

上記のように構成された画素回路１０の発光特性を確認するために行った実験の結果について説明する。実験では、画素回路１０による実施例、及び従来技術である画素回路９０による比較例について、画素回路の発光輝度の時間変化を測定した。

図５Ａは、実施例の画素回路１０の発光輝度の時間変化を示すグラフであり、白または黒の表示から、灰色の表示に切り替わった直後の３５フレームにおける発光輝度の測定結果が示されている。

実施例では、先行フレームの表示が白か黒かによって、灰色の表示に切り替わった後の最初のフレームで若干の発光輝度の差異が見られるものの、２番目のフレーム以降ではほぼ同一の発光輝度が得られ、速やかに正しい灰色表示に収束している。また、各フレーム内での発光輝度もほとんど変動がなく、よく安定している。

その結果、例えば図５Ｂに示すように、中間階調の背景の中で黒または白のウィンドウをスクロールさせた場合でも、ウィンドウが通過して再び背景になった領域が速やかに正しい中間階調の輝度に落ち着くため、尾引きは視認されない。

これに対し、図６Ａは、比較例の画素回路９０の発光輝度の時間変化を示すグラフであり、白または黒の表示から、灰色の表示に切り替わった直後から３５フレームにおける発光輝度の測定結果が示されている。

比較例では、先行フレームの表示が白か黒かによって、灰色の表示に切り替わった後の１０以上のフレームにおいて発光輝度の不一致が見られ、特に最初の１〜２フレームでの発光輝度には大きな差異が見られる。課題の項で指摘したように、この現象により、図６Ｂに示すような、中間階調の背景の中で白または黒のウィンドウをスクロールさせた際の尾引きが視認される。

図７は、フレームごとの輝度の誤差のフレーム間推移を示すグラフである。ここでは、輝度の誤差として、正しい灰色の輝度に対する実際の輝度のずれ量を示している。実施例は、比較例と比べて、輝度のずれ量がより小さく、かつ速やかに正しい灰色表示に収束している。

これらの結果から、閾値電圧Ｖｔｈよりも大きい固定の順バイアス電圧の印加にて駆動トランジスタＴＤをオン状態にしてリセットすることで、駆動トランジスタＴＤの閾値電圧Ｖｔｈの変動を抑制し、有機ＥＬ素子ＥＬをデータ電圧Ｖｄａｔａに対応した正確な輝度で発光させる効果が認められた。

さらに、リセット期間において、有機ＥＬ素子ＥＬの発光を抑止することで、表示コントラストを向上し、消費電力を低減する効果が得られる。

なお、上記で説明した画素回路１０は、次のような変形が可能である。

例えば、図８に示す画素回路１１のように、スイッチングトランジスタＴ４を、駆動トランジスタＴＤと電源線ＶＤＤとの間に挿入してもよい。スイッチングトランジスタＴ４は、有機ＥＬ素子ＥＬの発光を抑止するために、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに供給する電流の経路のどこに挿入されていてもよい。画素回路１１は、図３に示す制御信号に従って、画素回路１０と同等の動作を行う。

また例えば、図９に示す画素回路２０のように、駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４を全てｐ型のトランジスタで構成してもよい。画素回路２０は、図３に示す画素回路１０に用いられる制御信号およびデータ信号のレベルをそれぞれ単純に反転した制御信号およびデータ信号が与えられると、画素回路１０と同等の動作を行うように構成されている。したがって、画素回路２０によっても画素回路１０と同等の効果が得られる。

（実施の形態１の変形例）
本発明の実施の形態１の変形例について、図面を参照しながら説明する。本変形例では、図２に示した画素回路１０のスイッチングトランジスタＴ１、Ｔ３を、それぞれ独立したタイミングで制御するための構成および動作の一例が示される。

図１０は、実施の形態１の変形例における画素回路３０の構成の一例を示す回路図である。画素回路３０の基本的な構成は、画素回路１０と同一であるが、スイッチングトランジスタＴ１、Ｔ３のそれぞれのゲート端子が独立した制御線に接続されている点が異なる。画素回路３０に対応して、表示部２の各行に信号線ＲＥＳＥＴが設けられる。

画素回路３０において、スイッチングトランジスタＴ３は、信号線ＲＥＳＥＴで伝達される制御信号に従って、キャパシタＣｓの第１（紙面の上側）の端子と参照電圧線Ｖｒｅｆとの導通及び非導通を切り換える。

なお、図１１に示す画素回路３１のように、スイッチングトランジスタＴ４を、駆動トランジスタＴＤと電源線ＶＤＤとの間に挿入するように、画素回路３０を変形してもよい。

図１２は、画素回路３０、３１を動作させるための制御信号及びデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図１２において、縦軸は各信号のレベル、横軸は時間を表す。

図１２に示す制御信号及びデータ信号に従って行われる画素回路３０、３１の動作を説明する。

時刻ｔ１において、先行フレームにおける発光が終了する。

時刻ｔ２からｔ５までのリセット期間において、リセット動作が行われる。

リセット期間の全体において、スイッチングトランジスタＴ３が導通状態になり、参照電圧線Ｖｒｅｆから駆動トランジスタＴＤのゲート端子ｇに、正の電源電圧ＶＤＤに閾値電圧Ｖｔｈを加えた電圧よりも高い参照電圧Ｖｒｅｆが印加される。これにより、駆動トランジスタＴＤはオン状態になり、リセット動作が行われる。このとき、スイッチングトランジスタＴ４が非導通状態になっているため、有機ＥＬ素子ＥＬの発光は抑止される。

時刻ｔ３からｔ４までのデータ書込み期間において、データ書込み動作が行われる。データ書込み期間は、リセット期間の少なくとも一部と重複しており、データ書込み動作は、リセット動作と並行して行われる。

なお、データ書込み動作は行ごとに順次行われる。そのため、最初にデータ書込み動作が行われる行のデータ書込み期間は、リセット期間と同時に、時刻ｔ２に開始されてもよい。

時刻ｔ４以降の発光期間において、発光動作が行われる。

データ書込み動作及び発光動作は、画素回路１０について説明したデータ書込み動作及び発光動作と同様である。

画素回路３０、３１においても、画素回路１０と同様、駆動トランジスタＴＤの閾値電圧Ｖｔｈは、発光動作に先行するリセット動作によって、どのフレームにおいてもほぼ同一の値に設定されるので、閾値電圧の変動の影響が排除され、有機ＥＬ素子ＥＬをデータ電圧Ｖｄａｔａに対応した正確な輝度で発光させることができる。

画素回路３０、３１では、さらに、リセット期間の全体において、参照電圧線Ｖｒｅｆから駆動トランジスタＴＤのゲート端子ｇに参照電圧Ｖｒｅｆを印加できる。そのため、画素回路１０とは異なり、キャパシタＣｓのリークによって参照電圧Ｖｒｅｆが変動する懸念がなく、より確実なリセット動作が実現できる。

なお、制御信号ＲＥＳＥＴに信号線制御信号ＳＣＡＮと同じ信号を用いて、行ごとに順次、当該行のデータ書込み期間においてのみリセット動作を行ってもよい。その場合、信号線ＲＥＳＥＴと信号線ＳＣＡＮとを同じ信号線で共通化してもよい。信号線の共通化は、配線面積を削減するので、画素回路３０、３１の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路４の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。

また、キャパシタＣｓｕｂは、専用の領域に形成されたキャパシタである必要はなく、キャパシタＣｓの第２の端子を構成する導電体と電源線ＶＤＤまたは参照電圧線Ｖｒｅｆまたは信号線ＳＣＡＮ、ＥＮＡＢを構成する導電体との間に存在する寄生容量であってもよい。またはスイッチングトランジスタＴ１、Ｔ２の寄生容量であってもよい。

（実施の形態２）
本発明の実施の形態２について、図面を参照しながら説明する。本実施の形態では、有機ＥＬ素子の発光を抑止するための回路を画素回路の外部に設けた表示装置の一例が示される。

図１３は、実施の形態２における表示装置１ａの構成の一例を示す機能ブロック図である。

表示装置１ａは、実施の形態１の表示装置１と比べて、表示部２ａが変更され、電源電圧制御回路７が追加される。

表示部２ａは、複数の画素回路５０をマトリクス状に配置してなる。当該マトリクスの各行には走査信号線及び電源線が設けられ、当該マトリクスの各列にはデータ信号線が設けられる。

電源電圧制御回路７は、有機ＥＬ素子の発光に用いられる電源を電源回路６から供給され、表示部２ａの各行に設けられた電源線を介して、行ごとに独立して、画素回路５０に分配する。

図１４は、画素回路５０の構成の一例、及び画素回路５０と、走査線駆動回路４、信号線駆動回路５、及び電源電圧制御回路７との接続の一例を示す回路図である。

表示部２ａの各行には、同じ行に配置される複数の画素回路５０に共通に接続される走査信号線として、信号線ＲＥＳＥＴ、ＭＥＲＧＥ、ＳＣＡＮが設けられている。表示部２ａの各行には、さらに、同じ行に配置される複数の画素回路５０に共通に接続される電源線ＶＤＤ（ｋ）が設けられている。

信号線ＭＥＲＧＥは、表示部２における信号線ＥＮＡＢと同じものである。電源線ＶＤＤ（ｋ）は、第１の電源線の一例であり、表示部２における電源線ＶＤＤに対応している。

画素回路５０は、図１０に示す画素回路３０と比べて、スイッチングトランジスタＴ４が省略される点のみが異なる。

表示装置１ａにおいて、有機ＥＬ素子ＥＬの発光を抑止する機能は、電源電圧制御回路７によって果たされる。電源電圧制御回路７は電源線ＶＤＤ（ｋ）に、例えば、発光期間において正の電源電圧ＶＤＤを出力し、リセット期間において有機ＥＬ素子ＥＬが発光しない程度の低い電圧（例えば、負の電源電圧ＶＳＳ）を出力する。これにより、リセット期間において、電源線ＶＤＤ（ｋ）に接続されている画素回路５０における有機ＥＬ素子ＥＬの発光が抑止される。

また、参照電圧Ｖｒｅｆには、電源電圧ＶＤＤ（ｋ）のリセット期間における電圧に閾値電圧Ｖｔｈを加えた電圧よりも高い電圧が用いられる。

図１５は、画素回路５０を動作させるための制御信号、電源電圧、及びデータ信号の一例を、１フレーム期間にわたって示したタイミングチャートである。図１５において、縦軸は各信号のレベル、横軸は時間の経過を表す。なお、説明の便宜上、電源線ＶＤＤ（ｋ）で伝達される電圧を、電源電圧ＶＤＤ（ｋ）と表記している。電源電圧ＶＤＤ（ｋ）のＨｉｇｈレベルは正の電源電圧ＶＤＤであり、電源電圧ＶＤＤ（ｋ）のＬｏｗレベルは、例えば負の電源電圧ＶＳＳである。

有機ＥＬ素子ＥＬは、電源電圧ＶＤＤ（ｋ）がＬｏｗレベルの期間に発光が抑止されるから、図１５に示す制御信号及び電源電圧に従って行われる画素回路５０の動作は、図１２に示す制御信号に従って行われる画素回路３０の動作と同等である。

なお、上記で説明した画素回路５０は、次のような変形が可能である。

例えば、図１６に示す画素回路６０のように、駆動トランジスタＴＤ、スイッチングトランジスタＴ１〜Ｔ４を全てｐ型のトランジスタで構成してもよい。画素回路６０は、図１３に示す画素回路５０に用いられる制御信号およびデータ信号のレベルをそれぞれ単純に反転した制御信号およびデータ信号が与えられると、画素回路５０と同等の動作を行うように構成されている。したがって、画素回路６０によっても画素回路５０と同等の効果が得られる。

また例えば、図１７に示す画素回路５１、及び図１８に示す画素回路６１のように、スイッチングトランジスタＴ２を省略してもよい。

なお、各行の画素回路における駆動トランジスタＴＤを、行ごとに異なるタイミングでリセットしてもよいし、全ての行の画素回路における駆動トランジスタＴＤを、同一の期間に一括してリセットしてもよい。

全ての駆動トランジスタを一括してリセットする制御方法は、行ごとに異なるタイミングで電源電圧を制御する必要がないから、表示装置１ａによって実行できることはもちろんのこと、実施の形態１で説明した表示装置１のように、電源線ＶＤＤ、ＶＳＳが、全ての画素回路に共通に接続されている構成の表示装置によっても実行することができる。

以上、本発明に係る表示装置及びその制御方法、特には、表示装置に用いられる特徴的な画素回路とその動作について、いくつかの実施の形態及び変形例を挙げて説明したが、本発明は、これらの実施の形態や変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また実施の形態及び変形例における構成要素及び動作を任意に組み合わせて実現される表示装置およびその制御方法も本発明に含まれる。

本発明に係る表示装置は、図１９に記載されたような薄型フラットＴＶに内蔵されてもよい。本発明に係る表示装置が内蔵されることにより、映像信号で表される画像を高精度に表示可能な薄型フラットＴＶが実現される。

本発明は、有機ＥＬ素子を用いた表示装置に有用であり、特には、アクティブマトリクス型の有機ＥＬ表示装置に有用である。

１、１ａ 表示装置
２、２ａ 表示部
３ 制御回路
４ 走査線駆動回路
５ 信号線駆動回路
６ 電源回路
７ 電源電圧制御回路
１０、１１、２０、３０、３１、５０、５１、６０、６１、９０ 画素回路
ＴＤ 駆動トランジスタ
Ｔ１〜Ｔ４ スイッチングトランジスタ
Ｃｓ キャパシタ
ＥＬ 有機ＥＬ素子

Claims (10)

1. 発光素子と前記発光素子に電流を供給する駆動トランジスタとを備えた表示装置の制御方法であって、
   前記駆動トランジスタのゲート端子に、ゲート端子に接続された参照電圧線を介して予め定められた参照電圧を印加すると共に、前記駆動トランジスタのソース端子及びドレイン端子のうちの一方に接続された電源線から、前記駆動トランジスタのソース端子及びドレイン端子のうちの他方に固定電圧を印加して、前記駆動トランジスタの閾値電圧の変動を抑制するリセットステップを含み、
   前記リセットステップでは、前記駆動トランジスタのゲート端子−ソース端子間の電圧及びゲート端子−ドレイン端子間の電圧が、前記駆動トランジスタの閾値電圧よりも大きな電圧となるよう、前記参照電圧が設定されている、
   表示装置の制御方法。
2. 前記電源線とＥＬ共通端子の電源線は、発光期間で設定された電圧と、前記リセットステップで設定された電圧とが、互いに等しい、
   請求項１に記載の表示装置の制御方法。
3. さらに、一方の端子が前記駆動トランジスタのゲート端子に接続された容量素子に、発光輝度に対応したデータ電圧を保持するデータ書込みステップを含み、
   前記リセットステップの少なくとも一部と、前記データ書込みステップの少なくとも一部とが、同一の期間に並行して行われる、
   請求項１に記載の表示装置の制御方法。
4. 複数の画素回路を配置してなる表示部を有する表示装置であって、
   前記画素回路の各々は、
   ソース端子及びドレイン端子の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
   第１の端子が前記駆動トランジスタのゲート端子に接続された第１の容量素子と、
   前記第１の容量素子の第２の端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチング素子と、
   前記第１の容量素子の第２の端子と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第２のスイッチング素子と、
   前記第１の容量素子の第１の端子と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第３のスイッチング素子と、
   第１の端子が前記駆動トランジスタのソース端子及びドレイン端子の他方と接続され、第２の端子が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
   第１の端子が前記第１の容量素子の第２の端子に接続され、第２の端子が前記第１の電源線または前記参照電圧線に接続された第２の容量素子と、を備え、
   前記第３のスイッチング素子が導通状態となる際、前記固定の参照電圧は、前記駆動トランジスタのゲート端子−ソース端子間及びゲート端子−ドレイン端子間に、前記駆動トランジスタの閾値電圧よりも大きな順バイアス電圧を与えるように設定されている、
   表示装置。
5. 前記画素回路の各々は、さらに、前記駆動トランジスタから前記発光素子に供給される電流の経路に挿入され、当該電流の経路の導通及び非導通を切り換える第４のスイッチング素子を備える、
   請求項４に記載の表示装置。
6. 前記第１のスイッチング素子を制御する制御線と、前記第３のスイッチング素子を制御する制御線とは共通化されており、
   前記第２のスイッチング素子を制御する制御線と、前記第４のスイッチング素子を制御する制御線とは共通化されている、
   請求項５に記載の表示装置。
7. 前記表示装置は、さらに、前記第１の電源線によって伝達される電源電圧を画素行ごとに制御する電源電圧制御回路を備える、
   請求項４に記載の表示装置。
8. 前記リセットステップにおいて、前記駆動トランジスタのドレイン端子の電位とソース端子の電位とが等しくなる、
   請求項１に記載の表示装置の制御方法。
9. 前記駆動トランジスタのゲート端子に、前記固定の参照電圧を印加すると共に、前記第１の電源線から、前記駆動トランジスタのソース端子及びドレイン端子の他方に固定電圧を印加して、前記駆動トランジスタの閾値電圧の変動を抑制するリセット動作を行う、
   請求項４に記載の表示装置。
10. 前記リセット動作を行う期間において、前記駆動トランジスタのドレイン端子の電位とソース端子の電位とが等しくなる、
    請求項９に記載の表示装置。

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