JP6196809B2 - 画素回路及びその駆動方法 - Google Patents

Description

本発明は電気光学装置における画素回路及びその駆動方法に関する発明である。

近年、表示装置として例えば液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）や有機ＥＬ素子等の自発光素子を利用した有機ＥＬ表示装置が多く採用されている。ＬＣＤの画素回路は選択トランジスタと液晶キャパシタと保持容量を有し、有機ＥＬ表示装置の画素回路は発光素子と当該発光素子を駆動する駆動トランジスタと選択トランジスタと保持容量を有し、当該発光表示装置は当該画素回路が格子状に配置されている。

これらの表示装置では、輝度を調整するための階調データを各画素回路に書き込む。一度書き込みを行った階調データは、次に階調データを書き込みまでの一定期間保持する必要がある。ここで、階調データを保持した回路のスイッチトランジスタにオフリークが流れてしまうと、画素に印加される電圧が経時的に変化してしまい、輝度の変化やちらつきなどの問題が生じてしまう。

特許文献１、２では、階調データを保持した回路のスイッチトランジスタのオフリーク電流低減を目的として、スイッチトランジスタを直列に接続する構成が開示されている。この構成によって、スイッチトランジスタのオフ抵抗を大きくし、オフリーク電流を低減することができる。

しかしながら、直列に接続されたスイッチトランジスタ数を増やしても、スイッチトランジスタの寄生容量に蓄積された電荷がスイッチトランジスタのオフリークによって移動し、書き込まれた階調データを変化させてしまう。

特開２００７−１０８７２号公報 特開２００８−１７５９４５号公報

本発明は、１画素当たりの素子や配線の数を抑えて高精細化を図りつつ、輝度の変化やちらつきなどを抑制することで画質向上を実現することを目的とする。

本発明の一実施形態に係る画素回路は、マトリクス状に配置された画素に対応して設けられ、印加される電圧に応じて前記画素の階調を制御する電圧を保持するデータ保持容量と、信号線と前記データ保持容量との間に直列に接続され、各々のゲート電極が同一の第１ゲート制御信号線に接続されている複数のトランジスタを含むスイッチトランジスタと、前記スイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードと、隣接する画素における前記ノードとの間に接続され、ゲート電極が第２ゲート制御信号線に接続されている隣接間トランジスタと、を有する。

この画素回路によれば、従来と比較して少ない追加素子および配線で、画素の階調を調整する保持容量に設けられたスイッチトランジスタのオフリークを抑制することができ、また、データ信号線の電圧変動が階調に及ぼす影響を低減できるため、１画素当たりの素子や配線の数を抑えて高精細化を図りつつ、駆動トランジスタのゲートに接続されたスイッチトランジスタのオフリークに起因する輝度の変化やちらつきを抑制することができる。

この画素回路の別の好ましい態様によれば、少なくとも一つの画素の画素回路において、前記ノードは複数の前記隣接間トランジスタを介して所定電圧の電源線に接続されるようにしてもよい。

この画素回路によれば、前記ノードの電位がより安定するため、画素の階調を調整する保持容量に設けられたスイッチトランジスタのオフリークを更に抑制することが可能である。また、データ信号線の電圧変動が階調に及ぼす影響を更に低減できる。

この画素回路の別の好ましい態様によれば、前記データ保持容量に印加される電圧がゲート端子に印加され、供給電流に応じて発光する発光素子への供給電流の大きさを制御する駆動トランジスタと、前記駆動トランジスタと前記発光素子の間に設けられ、前記隣接間トランジスタと共に制御され、前記発光素子への電流の供給を制御するエミッショントランジスタと、前記スイッチトランジスタは、第１の前記信号線と前記データ保持容量との間に接続された第１のスイッチトランジスタと、第２の前記信号線と前記データ保持容量との間に接続された第２のスイッチトランジスタと、を含み、前記第１のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードと、前記第２のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードとが接続され、前記スイッチトランジスタをオンにしている期間において前記隣接間トランジスタがオフされ、前記スイッチトランジスタがオフされた以後の少なくとも一部の期間において前記隣接間トランジスタがオンするようにしてもよい。

この画素回路によれば、有機ＥＬ表示装置の画素回路においても、隣接間トランジスタとエミッショントランジスタとの制御線を共有化することで、新たな制御信号線を追加する必要がない。よって、配線の数を抑えつつ、駆動トランジスタのゲート電極の電圧変動を抑制することができるため、高精細化と輝度の変化やちらつき抑制が両立される。

本発明の一実施形態に係る画素回路は、マトリクス状に配置された画素に対応して設けられ、印加される電圧に応じて前記画素の階調を制御する電圧を保持するデータ保持容量と、信号線と前記データ保持容量との間に直列に接続され、各々のゲート電極が同一の第１ゲート制御信号線に接続されている複数のトランジスタを含むスイッチトランジスタと、前記スイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードと、隣接する画素における前記ノードとの間に接続され、ゲート電極が第２ゲート制御信号線に接続されている隣接間トランジスタと、を有する電気光学装置の画素回路を駆動する方法であって、前記隣接間トランジスタをオフした以後に前記スイッチトランジスタをオンし、前記スイッチトランジスタをオフした以後に前記隣接間トランジスタをオンすることを特徴とする画素回路の駆動方法を備えている。

この画素回路によれば、従来と比較して少ない追加素子および配線で、画素の階調を調整する保持容量に設けられたスイッチトランジスタのオフリークを抑制することができ、また、データ信号線の電圧変動が階調に及ぼす影響を低減できる。

この画素回路の別の好ましい態様によれば、前記隣接間トランジスタがオンの期間には前記ノードが所定電圧の電源線に接続されるようにしてもよい。

この画素回路によれば、前記ノードの電位がより安定するため、従来と比較して少ない追加素子および配線でスイッチトランジスタのオフリークによる保持容量に蓄積された電荷移動による電圧変動を更に抑制することが可能であり、また、データ信号線の電圧変動による保持容量に蓄積された電荷移動による電圧変動を更に抑制することができる。

この画素回路の別の好ましい態様によれば、少なくとも一つの画素の画素回路において、前記ノードは複数の前記隣接間トランジスタを介して所定電圧の電源線に接続されるようにしてもよい。

この画素回路によれば、前記ノードの電位がより安定するため、従来と比較して少ない追加素子および配線で、画素の階調を調整する保持容量に設けられたスイッチトランジスタのオフリークを抑制することが可能であり、また、データ信号線の電圧変動が階調に及ぼす影響を更に低減できる。

この画素回路の別の好ましい態様によれば、前記データ保持容量に印加される電圧がゲート端子に印加され、供給電流に応じて発光する発光素子への供給電流の大きさを制御する駆動トランジスタを有し、前記駆動トランジスタと前記発光素子の間に設けられ、前記発光素子への電流の供給を制御するエミッショントランジスタを有し、前記エミッショントランジスタは前記スイッチトランジスタと共にオンし、前記スイッチトランジスタと共にオフするようにしてもよい。

この画素回路によれば、有機ＥＬ表示装置においても、従来と比較して少ない追加素子および配線で、画素の階調を調整する保持容量に設けられたスイッチトランジスタのオフリークを抑制することができ、また、データ信号線の電圧変動が階調に及ぼす影響を低減できるため、駆動トランジスタのゲート電極の電圧変動を抑制することができる。

この画素回路の別の好ましい態様によれば、前記スイッチトランジスタは、第１の前記信号線と前記データ保持容量との間に接続された第１のスイッチトランジスタと、第２の前記信号線と前記データ保持容量との間に接続された第２のスイッチトランジスタと、を含み、前記第１のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードと、前記第２のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードとが接続されていることを特徴とする電気光学装置の画素回路を駆動する方法であって、前記隣接間トランジスタをオフした以後に前記第１のスイッチトランジスタをオンし、前記第１のスイッチトランジスタをオフした以後に前記第２のスイッチトランジスタをオンし、前記第２のスイッチトランジスタをオフした以後に前記隣接間トランジスタをオンするようにしてもよい。

この画素回路によれば、従来と比較して少ない追加素子および配線で、画素の階調を調整する保持容量に設けられたスイッチトランジスタのオフリークを抑制することができ、また、データ信号線の電圧変動が階調に及ぼす影響を低減できる。

本発明によれば、１画素当たりの素子や配線の数を抑えて高精細化を図りつつ、駆動トランジスタの閾値ばらつきに起因する輝度の変化やちらつきを抑制することができる。

本発明の実施形態１における発光表示装置の構成。 本発明の実施形態１における詳細な回路構成を示す回路図。 本発明の実施形態１における画素回路の回路構成。 本発明の実施形態１におけるタイミングチャート。 従来の動作時における電圧変動を示す図。 本発明の動作時における電圧変動を示す図。 本発明の実施形態２における発光表示装置の構成。 本発明の実施形態２における画素回路の回路構成。 本発明の実施形態２におけるタイミングチャート。 本発明の実施形態３における発光表示装置の構成。 本発明の実施形態３における画素回路の回路構成。 本発明の実施形態３におけるタイミングチャート。 本発明の実施形態４における回路図。

以下、図面を参照して本発明に係る発光素子を駆動する画素回路及びそれを用いた表示装置について説明する。但し、本発明の発光素子を駆動する画素回路及びそれを用いた表示装置は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施形態１）
図１〜図４を用いて、実施形態１に係る発光表示装置の構成および動作方法を説明する。図１は、実施形態１に係る発光表示装置の構成の一例を示す概略図である。発光表示装置は画素回路１０がｎ行ｍ列のマトリクス状に配置されており、各画素回路はスキャンドライバ２０、エミッションドライバ３０、データドライバ４０によって制御される。ここで、ｎ＝１，２，３，・・・、ｍ＝１，２，３，・・・であり、例えばｎ＝３であれば３行目に配置された画素回路群を指し、ｍ＝３であれば３列目に配置された画素回路群を指す。なお、図１において、画素回路１０は３行３列のマトリクス状に配置されているが、この配置に限られない。

スキャンドライバ２０は、データの書き込みを実行する行を選択する駆動回路であり、各行の画素回路１０に対応して設けられたゲート制御信号線２１，２２，２３にゲート制御信号ＳＣＡＮ（ｎ）を供給する。この例では、各行毎に所定の順番で順次排他的に選択される。

エミッションドライバ３０は、発光素子への信号を供給するタイミングを制御する駆動回路であり、各行の画素回路１０に対応して設けられたゲート制御信号線３１，３２，３３にゲート制御信号ＥＭ（ｎ）を供給する。

データドライバ４０は、入力された画像データに基づいて階調を決定し、決定した階調に応じたデータ電圧を画素回路１０に供給する駆動回路であり、各列の画素回路１０に対応して設けられたデータ信号線４１，４２，４３にデータ信号ＤＴ（ｍ）を供給し、データ値ＶＤＡＴＡ（ｎ）を画素に書き込む。

また、本実施形態において、各行方向に配置された画素回路１０は基準電源ＶＤＭに接続されており、エミッションドライバ３０から供給されたゲート制御信号ＥＭ（ｎ）によって制御される隣接間トランジスタＭ３（ｍ）が各画素回路間、および画素回路と基準電源ＶＤＭとの間に配置されている。

図２は、ｎ行目の画素回路について、より詳細な回路構成の一例を示す回路図である。図２は、画素回路を構成するトランジスタが全てｐチャネル型である場合を示している。一つの画素回路は、アノード電源ＥＬＶＤＤ、カソード電源ＥＬＶＳＳ、駆動トランジスタＭ１（ｍ）、スイッチトランジスタＭ２１（ｍ）およびＭ２２（ｍ）、容量素子Ｃｓｔ（ｍ）、発光素子Ｄ１（ｍ）で構成される。ここで、データを保持する容量（データ保持容量）は容量素子Ｃｓｔ（ｍ）と、スイッチトランジスタの寄生容量と、配線間の寄生容量と、が含まれる。このように、一つの画素回路が４個のトランジスタと１個の容量素子から構成されている。

画素回路の各々の素子の接続関係を、１列目（ｍ＝１）の画素回路を用いて説明する。駆動トランジスタＭ１（１）のソース電極またはドレイン電極の一方はアノード電源ＥＬＶＤＤに接続され、他方は発光素子Ｄ１（１）のアノード側の電極に接続される。駆動トランジスタＭ１（１）のゲート電極は容量素子Ｃｓｔ（１）の一方の電極に接続される。駆動トランジスタＭ１（１）のゲート電極とデータ信号線４１との間にスイッチトランジスタＭ２１（１）およびＭ２２（１）が直列に接続されている。容量素子Ｃｓｔ（１）の他方の電極はアノード電源ＥＬＶＤＤに接続される。また、発光素子Ｄ１（１）のカソード側の電極はカソード電源ＥＬＶＳＳに接続される。スイッチトランジスタＭ２１（１）とＭ２２（１）とはゲート制御信号線２４によって供給されるゲート制御信号ＳＣＡＮ（ｎ）によって同時に制御される。また、スイッチトランジスタＭ２１（１）とＭ２２（１）との間のノードＳＭ（１）は隣接間トランジスタＭ３（１）を介して、隣接する画素回路のスイッチトランジスタＭ２１（２）とＭ２２（２）との間のノードＳＭ（２）に接続される。これらのノードは画素回路端で基準電源ＶＤＭに接続される。また、隣接間トランジスタＭ３（１）、Ｍ３（２）、Ｍ３（３）はゲート制御信号線３４によって供給されるゲート制御信号ＥＭ（ｎ）によって同時に制御される。

図３には１つの画素回路の回路構成を示し、図４には回路動作のタイミングチャートを示す。図３および図４を用いて、当該画素回路の動作について説明する。

以下では、画素回路を動作させる各種信号が、「ローレベル」と「ハイレベル」の論理レベルを示す電圧信号であるものとして説明する。また、以下では、トランジスタが導通することを“トランジスタがオンする”または“トランジスタがオンとなる”と示し、トランジスタが導通しないことを“トランジスタがオフする”または“トランジスタがオフとなる”と示す場合がある。

図４にタイミングチャートを示す。まず、ゲート制御信号線３５に供給されるゲート制御信号ＥＭがハイレベルになり、隣接間トランジスタＭ３がオフとなった後に、ゲート制御信号線２５に供給されるゲート制御信号ＳＣＡＮをローレベルにしてスイッチトランジスタＭ２１およびＭ２２を同時にオンする。データ線４５を介して駆動トランジスタＭ１のゲート電極にデータ信号ＤＴを供給し、容量素子Ｃｓｔにデータ信号に対応するデータ値ＶＤＡＴＡを充電することで、階調データの書き込みを実行する。ここで、少なくともデータ書き込み期間（ゲート制御信号ＳＣＡＮがローレベルで、Ｍ２１，Ｍ２２がオンの期間）はゲート制御信号ＥＭをハイレベルにして隣接間トランジスタＭ３をオフする。

図４では、ゲート制御信号ＥＭをハイレベルにする（隣接間トランジスタＭ３をオフする）タイミングは、ゲート制御信号ＳＣＡＮをローレベルにする（スイッチトランジスタＭ２１およびＭ２２をオンする）タイミングよりも早い場合が示されているが、両者のタイミングが同時でもよい。

ゲート制御信号ＳＣＡＮをハイレベルにしてスイッチトランジスタＭ２１およびＭ２２をオフすることで、データ信号ＤＴの供給が停止され、階調データの書き込みが完了する。書き込みが完了した後にゲート制御信号ＥＭをローレベルにすることで隣接間トランジスタＭ３をオンし、隣接する画素回路間のＭ２１とＭ２２との間のノードＳＭ同士を接続し、さらに基準電源ＶＤＭと接続する。本実施形態では、基準電源ＶＤＭの電位を同一画素回路行に書き込んだＶＤＡＴＡの最大値と最小値の平均値に設定しているが、基準電源ＶＤＭの電位は、同一画素回路行に書き込んだ全てのＶＤＡＴＡの平均値、もしくは、全ての画素回路に書き込んだ全てのＶＤＡＴＡの平均値になるようにしてもよい。

本実施形態では、隣接する画素回路間のＭ２１とＭ２２との間のノードＳＭ同士を接続し、さらに基準電源ＶＤＭと接続することで、非選択のスイッチトランジスタＭ２２が接続されたデータ信号ＤＴの電圧変動によってスイッチトランジスタＭ２２がオフリークしても、駆動トランジスタＭ１のゲート電位に与える影響を緩和することができ、その結果、クロストーク等による画質劣化も改善される。

以上のように、Ｍ２１とＭ２２との間のノードＳＭの電位を固定するための基準電源ＶＤＭに接続することで、書き込みが終了した後のノードＳＭの電荷はすぐに基準電源ＶＤＭに固定される。その結果、Ｍ２１のソース・ドレイン電極間の電位差が小さくなるため、スイッチトランジスタＭ２１のオフリークはほとんど発生せず、安定した駆動トランジスタＭ１の動作が得られる。

また、上記の回路動作時において、スイッチトランジスタＭ２２が非選択のときは、データ信号ＤＴの電圧変動が駆動トランジスタＭ１のゲート電極に与える影響を抑制することができ、安定した駆動トランジスタＭ１の動作が得られる。

次に、本発明の効果について、従来例と比較して詳細に説明する。図５に従来技術における動作時の電圧変動を示す。隣接画素間のノードＳＭが接続されていない従来技術では、ゲート制御信号ＳＣＡＮをハイレベルにしてスイッチトランジスタＭ２１およびＭ２２をオフすると、スイッチトランジスタＭ２１およびＭ２２の寄生容量に蓄積されていた電荷の影響でＭ２１とＭ２２との間のノードＳＭの電位が上昇する。例えば、電位の関係がＳＭ＞ＶＧＡＴＥとなってしまう場合がある。この場合、スイッチトランジスタＭ２１のオフリーク電流によってＳＭからＶＧＡＴＥへ電流が流れ、ＶＧＡＴＥの電位が変化してしまう。また、非選択状態のＭ２２にデータ信号が供給されたときに、Ｍ２２のオフリークによってＳＭやＶＧＡＴＥの電位を変動させてしまう。

図６に本実施形態における動作時の電圧変動を示す。本実施形態では、スイッチトランジスタＭ２１とＭ２２との間のノードＳＭが隣接間トランジスタＭ３を介して基準電源ＶＤＭに接続されている。基準電源ＶＤＭの電位はＶＧＡＴＥと概ね同じ電位に固定される。ゲート制御信号ＥＭをハイレベルにして隣接間トランジスタＭ３をオフした以降にゲート制御信号ＳＣＡＮをローレベルにしてスイッチトランジスタＭ２１およびＭ２２をオンする。その後、ゲート制御信号ＳＣＡＮをハイレベルにしてスイッチトランジスタＭ２１およびＭ２２をオフする以降にゲート制御信号ＥＭをローレベルにして隣接間トランジスタＭ３をオンする。スイッチトランジスタＭ２１およびＭ２２がオフしたとき、スイッチトランジスタＭ２１およびＭ２２の寄生容量に蓄積されていた電荷の影響でノードＳＭの電位は上昇するが、隣接間トランジスタＭ３がオンすることでノードＳＭは基準電源ＶＤＭと接続され、ＶＤＭから供給されるＶＧＡＴＥ付近の電位に固定される。

スイッチトランジスタＭ２１のソース・ドレイン電極間にはほとんど電位差がないため、オフリークはほとんど流れない。また、スイッチトランジスタＭ２２にオフリークが発生しても、Ｍ２１とＭ２２との間のノードＳＭが基準電源ＶＤＭに固定されているため、データ信号がＶＧＡＴＥに影響を与えることはない。

以上のように、本発明の実施形態１によれば、少ない追加素子および配線でスイッチトランジスタのオフリークによる駆動トランジスタのゲート電極電圧変動を抑制することが可能であり、また、データ信号線の電圧変動による駆動トランジスタのゲート電極電圧変動を抑制することができる。その結果、データ保持容量の容量素子サイズを大幅に縮小できるため、開口率を上げることができ、高精細化が実現する。

（実施形態２）
図７〜図９に実施形態２に係る発光表示装置の構成および動作方法を説明する。図７は、実施形態２に係る発光表示装置の構成の一例を示す概略図である。実施形態１と異なる点としては、エミッションドライバ３０に接続されたゲート制御信号線３１，３２，３３を介してゲート制御信号ＥＭ（ｎ）が、隣接間トランジスタＭ３と各画素回路とにそれぞれ供給されている点である。それ以外の点は図１と同じなので、ここでは詳しい説明は省略する。ＥＭ（ｎ）と回路画素内の接続関係については、図８にて詳細を説明する。

図８には１つの画素回路の回路構成を示し、図９には回路動作のタイミングチャートを示す。図８および図９を用いて、当該画素回路の動作について説明する。基本的な回路動作は実施形態１と同じであるので、実施形態１とは異なる点について説明する。

図８の画素回路図は、図３の画素回路図にエミッショントランジスタＭ４が追加されている。エミッショントランジスタＭ４のソース・ドレイン電極はそれぞれ駆動トランジスタＭ１と発光素子Ｄ１にそれぞれ接続されており、Ｍ４のゲート電極はゲート制御信号線３５に接続されている。隣接間トランジスタＭ３とエミッショントランジスタＭ４はゲート制御信号ＥＭで同時に制御される。この実施形態２により、新たに制御信号線を追加することなく発光制御を行うことが可能になる。

図９にタイミングチャートを示す。まず、ゲート制御信号ＥＭがハイレベルになり、隣接間トランジスタＭ３、エミッショントランジスタＭ４がオフとなった後に、ゲート制御信号ＳＣＡＮをローレベルにしてスイッチトランジスタＭ２１およびＭ２２を同時にオンする。データ信号線４５を介して駆動トランジスタＭ１のゲート電極にデータ信号ＤＴを供給する。容量素子Ｃｓｔにデータ信号ＤＴに対応するデータ値ＶＤＡＴＡを充電することで、階調データの書き込みを実行する。ここで、少なくともデータ書き込み期間（ゲート制御信号ＳＣＡＮがローレベルで、Ｍ２１，Ｍ２２がオンの期間）はゲート制御信号ＥＭをハイレベルにして隣接間トランジスタＭ３およびエミッショントランジスタＭ４をオフし、隣接する画素回路間のＭ２１とＭ２２との間のノードＳＭ同士を遮断すると同時に発光素子Ｄ１の発光を停止する。

図９では、ゲート制御信号ＥＭをハイレベルにする（隣接間トランジスタＭ３およびエミッショントランジスタＭ４をオフする）タイミングは、ゲート制御信号ＳＣＡＮをローレベルにする（スイッチトランジスタＭ２１およびＭ２２をオンする）タイミングよりも早い場合が示されているが、両者のタイミングが同時でもよい。

ゲート制御信号ＳＣＡＮをハイレベルにしてスイッチトランジスタＭ２１およびＭ２２をオフすることで、データ信号ＤＴの供給が停止され、階調データの書き込みが完了する。書き込みが完了した後にゲート制御信号ＥＭをローレベルにすることで隣接間トランジスタＭ３およびエミッショントランジスタＭ４をオンし、隣接する画素回路間のＭ２１とＭ２２との間のノードＳＭ同士を接続し、さらに基準電源ＶＤＭと接続すると同時に発光素子Ｄ１にアノード電源ＥＬＶＤＤを供給してＤ１を発光させる。

図９では、ゲート制御信号ＥＭをローレベルにする（隣接間トランジスタＭ３およびエミッショントランジスタＭ４をオンする）タイミングは、ゲート制御信号ＳＣＡＮをハイレベルにする（スイッチトランジスタＭ２１およびＭ２２をオフする）タイミングよりも遅い場合が示されているが、両者のタイミングが同時でもよい。

このように、隣接間トランジスタＭ３とエミッショントランジスタＭ４を同じタイミングでオン／オフの制御を行う場合には、Ｍ３とＭ４のゲート制御信号を共通にすることができる。新たに制御信号線を追加する必要がないため、高精細化、開口率向上と機能追加の両立が可能である。もちろん、Ｍ３とＭ４のそれぞれを独立したゲート制御信号で制御することも可能である。

以上のように、本発明の実施形態２によれば、発光デューティー制御や、データ書き込み動作時に発光を停止制御する場合においても、新たに制御信号線を追加する必要がないため、高精細化、開口率向上と機能追加の両立が可能である。なお、実施形態１と同様にオフリーク低減効果があることは言うまでもない。

（実施形態３）
図１０〜図１２に実施形態３に係る発光表示装置の構成および動作方法を説明する。図１０は、実施形態３に係る発光表示装置の構成の一例を示す概略図である。実施形態１と異なる点としては、エミッションドライバ３００に接続されたゲート制御信号線３０１，３０２，３０３を介してゲート制御信号ＥＭ（ｎ）が隣接間トランジスタＭ３と画素回路にそれぞれ供給され、スキャンドライバ２００に接続されたゲート制御信号線２０１，２０２，２０３，２１１，２１２，２１３を介してゲート制御信号ＳＣＡＮ（ｎ−１）およびＳＣＡＮ（ｎ）が各画素回路に供給されている点である。それ以外の点は図１と同じなので、ここでは詳しい説明は省略する。ＥＭ（ｎ）、ＳＣＡＮ（ｎ−１）、ＳＣＡＮ（ｎ）と回路画素内の接続関係については、図１１にて詳細を説明する。

図１１には１つの画素回路の回路構成を示し、図１２には回路動作のタイミングチャートを示す。図１１および図１２を用いて、当該画素回路の動作について説明する。

図１１に示す画素回路構成は、駆動トランジスタＭ１と、スイッチトランジスタＭ２１，Ｍ２２，Ｍ５，Ｍ７１，Ｍ７２と、エミッショントランジスタＭ４，Ｍ６と、隣接する画素回路間のＭ２１とＭ２２との間のノードＳＭ１同士と隣接する画素回路間のＭ７１とＭ７２との間のノードＳＭ２同士とを接続する隣接間トランジスタＭ３と、容量素子Ｃｓｔと、発光素子Ｄ１と、を有し、アノード電源ＥＬＶＤＤと、カソード電源ＥＬＶＳＳと、データ信号線４０５と、ゲート制御信号線２０５、２１５と、初期化信号線２と、ゲート制御信号線３０５を備える。ここで、データを保持する容量は容量素子Ｃｓｔ（ｍ）と、スイッチトランジスタの寄生容量と、配線間の寄生容量と、が含まれる。

図１１に示すアノード電源ＥＬＶＤＤは、発光期間における発光素子Ｄ１のアノードの電源であり、カソード電源ＥＬＶＳＳは発光素子Ｄ１のカソードの電源である。スイッチトランジスタＭ７１，Ｍ７２に接続される初期化信号線２は、駆動トランジスタＭ１のゲート電位をある所望の電位に初期化するための初期化信号ＶＩＮＩＴを供給する。また、スイッチトランジスタＭ７１，Ｍ７２のゲート電極はゲート制御信号線２０５に接続されており、ゲート制御信号ＳＣＡＮ（ｎ−１）によって同時に制御される。スイッチトランジスタＭ２１，Ｍ２２およびＭ５のゲート電極はゲート制御信号線２１５に接続されており、ゲート制御信号ＳＣＡＮ（ｎ）によって同時に制御される。また、スイッチトランジスタＭ２１，Ｍ２２は駆動トランジスタＭ１のゲート電極とソース・ドレイン電極（Ｍ１とＭ４の間）の間に直列に接続されており、所謂ダイオード接続となっている。Ｍ３，Ｍ４，Ｍ６のゲート電極はゲート制御信号３０５に接続されており、ゲート制御信号ＥＭ（ｎ）によって同時に制御される。この実施形態３により、閾値補償と発光制御を行うことが可能になる。この回路構成は一般に閾値補償回路と呼ばれており、駆動トランジスタＭ１の閾値電圧Ｖｔｈのばらつきの影響が低減することができる。

また、図１１では、トランジスタＭ１，Ｍ２１，Ｍ２２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７１，Ｍ７２の各トランジスタがＰチャネル型のトランジスタで構成されており、各トランジスタは、ゲート端子に印加される制御信号（ゲート制御信号ＳＣＡＮ（ｎ−１）、ＳＣＡＮ（ｎ）、ゲート制御信号ＥＭ（ｎ））によって、選択的にオン／オフする。以上に示すように、６つのトランジスタと、１つの容量素子から構成される。

まず、ゲート制御信号ＥＭ（ｎ）がハイレベルになり、隣接間トランジスタＭ３、エミッショントランジスタＭ４，Ｍ６がオフとなった後に、ゲート制御信号ＳＣＡＮ（ｎ−１）がローレベルとなり、スイッチトランジスタＭ７１，Ｍ７２がオンすることによって、駆動トランジスタＭ１のゲート電位は初期化信号線ＶＩＮＩＴの電位に初期化される。

次に、ゲート制御信号ＳＣＡＮ（ｎ−１）がハイレベルとなると同時にゲート制御信号ＳＣＡＮ（ｎ）がローレベルとなり、スイッチトランジスタＭ７１，Ｍ７２がオフすると同時にスイッチトランジスタＭ２１，Ｍ２２，Ｍ５がオンする。Ｍ２１，Ｍ２２，Ｍ５がオンすることによって、データ信号線４０５を介してデータ信号ＤＴが、Ｍ５→Ｍ１→Ｍ２１→Ｍ２２を経由して、Ｍ１のゲート電極に印加される。このとき、Ｍ１とＭ２１，Ｍ２２との接続関係をみると、Ｍ２１，Ｍ２２はＭ１のゲート電極とソース・ドレイン電極（Ｍ１とＭ４の間）との間に直列に接続されており、所謂ダイオード接続となっている。本実施形態では、ＳＣＡＮ（ｎ−１）がハイレベルになるタイミングとＳＣＡＮ（ｎ）がローレベルになるタイミングとが同時の場合を説明したが、ＳＣＡＮ（ｎ−１）がハイレベルになった後、一定期間後にＳＣＡＮ（ｎ）がローレベルになってもよい。

続いて、ゲート制御信号ＳＣＡＮ（ｎ）がハイレベルとなり、スイッチトランジスタＭ２１，Ｍ２２，Ｍ５がオフする。その後、ゲート制御信号ＥＭ（ｎ）がローレベルとなることによって、隣接間トランジスタＭ３、エミッショントランジスタＭ４，Ｍ６がオンとなる。Ｍ３がオンとなることで、隣接する画素回路間のＭ２１、Ｍ２２の間のノードＳＭ１同士およびＭ７１，７２の間のノードＳＭ２同士を接続し、さらに基準電源ＶＤＭと接続する。

また、Ｍ４，Ｍ６がオンとなることで、Ｃｓｔに蓄積されたデータ値ＶＤＡＴＡに対応する電圧によってバイアスされた電流が、アノード電源ＥＬＶＤＤからＭ６→Ｍ１→Ｍ４を経由して供給され、発光素子Ｄ１を発光させる。

ここで、少なくとも初期化期間とデータ書き込み期間（ゲート制御信号ＳＣＡＮ（ｎ−１）、ＳＣＡＮ（ｎ）のいずれかがローレベルで、Ｍ２１，Ｍ２２，Ｍ７１，Ｍ７２のいずれかがオンの期間）はゲート制御信号ＥＭ（ｎ）をハイレベルにしてＭ３をオフし、隣接する画素回路間のＭ２１、Ｍ２２の間のノードＳＭ１およびＭ７１，７２の間のノードＳＭ２同士を遮断する。

図１１では、ゲート制御信号ＥＭ（ｎ）をハイレベルにするタイミングは、ゲート制御信号ＳＣＡＮ（ｎ−１）をローレベルにするタイミングよりも早く、また、ゲート制御信号ＥＭ（ｎ）をローレベルにするタイミングは、ゲート制御信号ＳＣＡＮ（ｎ）をハイレベルにするタイミングよりも遅い場合が示されているが、両者あるいはそのいずれかのタイミングが同時でもよい。

以上のように、本発明の実施形態３によれば、駆動トランジスタＭ１のゲート電極に接続されたスイッチは全てオフリークの影響を受けるが、ノードを互いにショートさせ、更に隣接する画素回路のノードと隣接間トランジスタを介してショートさせることで、駆動トランジスタＭ１のゲート電極に接続されたスイッチが複数存在する場合でも、制御信号線、トランジスタを追加する必要がなく、高精細化、開口率向上と機能追加の両立が可能である。

（実施形態４）
図１３に実施形態４における画素回路構成を示す。図１３に示す画素回路はＬＣＤの一例である。データ信号線４５と、ゲート制御信号線２５と、一方の電極が共通電極ＣＯＭＭＯＮに接続された容量素子Ｃｓｔと、一方の電極が共通電極ＣＯＭＭＯＮに接続された液晶ＬＣと、容量素子Ｃｓｔの他方の電極および液晶ＬＣの他方の電極とデータ信号線４５との間に直列に接続されたスイッチトランジスタＭ８１，Ｍ８２と、隣接する画素回路間のＭ８１，Ｍ８２との間のノードＳＭ同士を接続する隣接間トランジスタＭ３と、基準電源ＶＤＭと、Ｍ３のゲート電極に接続されたゲート制御信号線３５とで構成され、一つの画素が３個のトランジスタと１個の容量素子から構成されている。ここで、データを保持する容量は容量素子Ｃｓｔ（ｍ）と、スイッチトランジスタの寄生容量と、配線間の寄生容量と、が含まれる。

ＬＣＤにおいても、スイッチトランジスタＭ８１、Ｍ８２にリークがあると容量素子Ｃｓｔに蓄積された電位が変化し、液晶ＬＣに印加される電圧が変動する。その結果、液晶ＬＣの透過率が変化して輝度ばらつきの原因となる。

以上のように、本発明の実施形態４によれば、ＬＣＤにおいても少ない追加素子および配線でスイッチトランジスタのオフリークによる容量素子Ｃｓｔの電位変動を抑制することができる。その結果、データ保持容量の容量素子サイズを大幅に縮小できるため、開口率を上げることができ、高精細化が実現する。ここで、実施形態４の詳細な動作方法は実施形態１に示した動作と極めて類似しているため、ここではその動作方法に関しては省略する。

本発明の実施形態１〜実施形態４に記載の回路動作時において、Ｍ２１とＭ２２との間のノードＳＭ同士、またはＭ７１とＭ７２との間のノードＳＭ同士、またはＭ８１とＭ８２との間のノードＳＭ同士のみを接続し、基準電源ＶＤＭに接続しない場合、ノードＳＭの電位は接続された隣接する画素回路間の全ノードの電位で平均化される。このような構成においても、従来例に比べると駆動トランジスタＭ１のゲート電極に直接接続されたスイッチトランジスタのソース・ドレイン電極の電位差を小さくすることができる。その結果、駆動トランジスタＭ１のゲート電極の電圧変動が抑制され、駆動トランジスタの閾値ばらつきに起因する輝度の変化やちらつきを抑制することができる。

また、本発明の実施形態１〜実施形態３に記載の回路構成において、ゲート制御信号線方向に配置された隣接する画素電極間のノード同士を接続しているが、データ信号線方向に配置された隣接画素間のノード同士を接続してもよい。その場合は、１フレームの書き込み（非発光）期間と発光期間に分けて駆動する、所謂Ｓｉｍｕｌｔａｎｅｏｕｓ駆動で動作させ、少なくとも非発光期間は隣接間トランジスタＭ３をオフし、その後の発光期間の少なくとも一部でＭ３をオンするように動作させてもよい。

また、本発明の実施形態１〜実施形態４に記載の回路構成では、画素回路がＰチャネル型トランジスタで構成されているが、Ｎチャネル型トランジスタ、もしくはＮチャネル型とＰチャネル型の両方（ＣＭＯＳ型）で構成されていてもよい。

また、本発明の実施形態１〜実施形態４に記載の回路構成では、スイッチトランジスタを介して保持容量と接続する信号線の例としてデータ信号線と初期化信号線を挙げたが、例えば、少なくとも一部の期間においてデータ保持容量に印加された電圧とは異なる電圧が供給される信号線であれば同様な効果が得られる。

以上のように、実施形態１〜実施形態４に記載の発明によって、少ない追加素子および配線でスイッチトランジスタのオフリークによる画素の階調変動を抑制することができる。その結果、データ保持容量の容量素子サイズを大幅に縮小できるため、表示領域内のレイアウトサイズを縮小することができ、高精細化や開口率向上が実現する。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１：基準電源線、 ２：初期化信号線、 １０：画素回路、 ２０，２００：スキャンドライバ、 ２１，２２，２３，２４，２５：ゲート制御信号線、 ２０１，２０２，２０３，２０５：ゲート制御信号線、 ２１１，２１２，２１３，２１５：ゲート制御信号線、 ３０，３００：エミッションドライバ、 ３１，３２，３３，３４，３５：ゲート制御信号線、 ３０１，３０２，３０３，３０５：ゲート制御信号線、 ４０，４００：データドライバ、 ４１，４２，４３，４５：データ信号線、 ４０１，４０２，４０３，４０５：データ信号線

Claims (11)

1. マトリクス状に配置された画素に対応して設けられ、供給されるデータ信号に応じて前記画素の階調を制御する電圧を保持するデータ保持容量と、
   信号線と前記データ保持容量との間に直列に接続され、各々のゲート電極が同一の第１ゲート制御信号線に接続されている複数のトランジスタを含むスイッチトランジスタと、
   第１画素の前記スイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つの第１ノードと、前記第１画素に隣接する第２画素の前記スイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つの第２ノードとの間に接続され、ゲート電極が第２ゲート制御信号線に接続されている隣接間トランジスタと、
   を有し、
   前記隣接間トランジスタがオンされることによって、前記第１ノードおよび前記第２ノードは、前記データ信号に基づいて生成される基準電位が供給されることを特徴とする画素回路。
2. 少なくとも一つの画素の画素回路において、前記第１ノードまたは前記第２ノードは複数の前記隣接間トランジスタを介して所定電圧の電源線に接続されることを特徴とする請求項１に記載の画素回路。
3. 前記データ保持容量に印加される電圧がゲート端子に印加され、供給電流に応じて発光する発光素子への供給電流の大きさを制御する駆動トランジスタと、
   前記駆動トランジスタと前記発光素子の間に設けられ、ゲート電極が前記第２ゲート制御信号線に接続され、前記発光素子への電流の供給を制御するエミッショントランジスタと、
   をさらに有することを特徴とする請求項１又は請求項２に記載の画素回路。
4. 前記信号線は、第１の信号線および第２の信号線を含み、
   前記スイッチトランジスタは、前記第１の信号線と前記データ保持容量との間に接続された第１のスイッチトランジスタと、前記第２の信号線と前記データ保持容量との間に接続された第２のスイッチトランジスタと、を含み、
   前記第１のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードと、前記第２のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードとが接続され、
   前記スイッチトランジスタをオンにしている期間において前記隣接間トランジスタがオフされ、前記スイッチトランジスタがオフされた以後の少なくとも一部の期間において前記隣接間トランジスタがオンされることを特徴とする請求項１乃至３のいずれか一に記載の画素回路。
5. 少なくとも３つの前記隣接間トランジスタが直列で接続されていることを特徴とする請求項１乃至４のいずれか一に記載の画素回路。
6. マトリクス状に配置された画素に対応して設けられ、供給されるデータ信号に応じて前記画素の階調を制御する電圧を保持するデータ保持容量と、
   信号線と前記データ保持容量との間に直列に接続され、各々のゲート電極が同一の第１ゲート制御信号線に接続されている複数のトランジスタを含むスイッチトランジスタと、
   第１画素の前記スイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つの第１ノードと、前記第１画素に隣接する第２画素の前記スイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つの第２ノードとの間に接続され、ゲート電極が第２ゲート制御信号線に接続されている隣接間トランジスタと、
   を有し、
   前記隣接間トランジスタがオンされることによって、前記第１ノードおよび前記第２ノードは、前記データ信号に基づいて生成される基準電位が供給される電気光学装置の画素回路を駆動する方法であって、
   前記隣接間トランジスタをオフした以後に前記スイッチトランジスタをオンし、
   前記スイッチトランジスタをオフした以後に前記隣接間トランジスタをオンすることを特徴とする画素回路の駆動方法。
7. 前記隣接間トランジスタがオンの期間には前記第１ノードおよび前記第２ノードが所定電圧の電源線に接続されることを特徴とする請求項６に記載の画素回路の駆動方法。
8. 少なくとも一つの画素の画素回路において、前記第１ノードまたは前記第２ノードは複数の前記隣接間トランジスタを介して所定電圧の電源線に接続されることを特徴とする請求項６もしくは請求項７に記載の画素回路の駆動方法。
9. 前記データ保持容量に印加される電圧がゲート端子に印加され、供給電流に応じて発光する発光素子への供給電流の大きさを制御する駆動トランジスタを有し、前記駆動トランジスタと前記発光素子の間に設けられ、前記発光素子への電流の供給を制御するエミッショントランジスタを有し、前記エミッショントランジスタは前記スイッチトランジスタと共にオンし、前記スイッチトランジスタと共にオフすることを特徴とする請求項６乃至請求項８のいずれかに記載の画素回路の駆動方法。
10. 前記スイッチトランジスタは、第１の前記信号線と前記データ保持容量との間に接続された第１のスイッチトランジスタと、第２の前記信号線と前記データ保持容量との間に接続された第２のスイッチトランジスタと、を含み、
    前記第１のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードと、前記第２のスイッチトランジスタにおける前記複数のトランジスタ間の少なくとも１つのノードとが接続されていることを特徴とする電気光学装置の画素回路を駆動する方法であって、
    前記隣接間トランジスタをオフした以後に前記第１のスイッチトランジスタをオンし、
    前記第１のスイッチトランジスタをオフした以後に前記第２のスイッチトランジスタをオンし、
    前記第２のスイッチトランジスタをオフした以後に前記隣接間トランジスタをオンすることを特徴とする請求項６乃至請求項９のいずれかに記載の画素回路の駆動方法。
11. 少なくとも３つの前記隣接間トランジスタが直列で接続されていることを特徴とする請求項６乃至１０のいずれか一に記載の画素回路の駆動方法。

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