JP5742134B2 - 半導体装置の製造方法 - Google Patents
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HEMTでは、AlGaNとGaNとの格子定数差に起因したひずみがAlGaNに生じる。これにより発生したピエゾ分極により、高濃度の二次元電子ガスが得られるため、AlGaN/GaN HEMTについては、高出力デバイスが実現できる。
われる。C(炭素)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiCが形成される。半導体基板1の裏面に形成されたSiCはアモルファス状態であるため、応力はほとんど生じないので、半導体基板1に反りが発生しない。半導体体基板1に反りがなく、半導体基板1が略平板である場合、半導体基板1を加熱しても、半導体基板1の温度分布を均一にすることができる。
E(Molecular Beam Epitaxy)法によって、半導体基板1の表面に化合物半導体を結晶成長することにより、図2に示すように、半導体基板1の表面に化合物半導体層3を形成する。
00℃以上1100℃以下としている。i−GaNは、意図的に不純物のドーピングを行
っていないGaNである。
、i−AlGaNの結晶成長時の圧力を常圧とし、成長温度を1000℃以上1100℃以下としている。i−AlGaNは、意図的に不純物のドーピングを行っていないAlGaNである。
Nの結晶成長時の圧力を常圧とし、成長温度を約1000℃以上1100℃以下としている。n−AlGaNは、n型の不純物のドーピングを行っているAlGaNである。例えば、n型の不純物としてSi(ケイ素)を用い、不純物濃度は1×1018/cm3以上1
×1020/cm3以下である。
以上1100℃以下としている。n−GaNは、n型の不純物のドーピングを行っているGaNである。例えば、n型の不純物としてSi(ケイ素)を用い、不純物濃度は1×1018/cm3以上1×1020/cm3以下である。
の熱膨張係数よりも大きい。GaNのa軸の熱膨張係数は、5.6×10-6/Kであり、AlNのa軸の熱膨張係数は、4.2×10-6/Kである。AlGaNのa軸の熱膨張係数は、Al(アルミニウム)の比率により、4.2×10-6〜5.6×10-6/Kの間で変動する。例えば、半導体基板1がSi基板であり、化合物半導体層3が、GaN、AlN及びAlGaNを含む場合、化合物半導体層3の熱膨張係数は、半導体基板1の熱膨張係数よりも大きい。
、化合物半導体層3、ソース電極30及びドレイン電極31を覆うように、パッシベーション膜32を形成する。パッシベーション膜32は、例えば、SiN膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜32にゲ
ート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜32の上に形成し、レジストパターンの開口部に、例えば、Ni(ニッケル)及びAu(金)を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図5に示すように、ゲート電極33を化合物半導体層3の上に形成する。その後、必要に応じて、配線(図示せず)等を形成する。
ルマニウム)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiGeが形成される。半導体基板1の裏面に形成されたSiGeはアモルファス状態であるため、応力はほとんど生じないので、半導体基板1に反りが発生しない。半導体体基板1に反りがなく、半導体基板1が略平板である場合、半導体基板1を加熱しても、半導体基板1の温度分布を均一にすることができる。
E(Molecular Beam Epitaxy)法によって、半導体基板1の表面に化合物半導体を結晶成長することにより、図8に示すように、半導体基板1の表面に化合物半導体層3を形成する。
導体基板1の裏面に形成されたα−SiGe層40が結晶化することにより、図9に示すように、半導体基板1の裏面に結晶SiGe層50が形成される。すなわち、半導体基板1の表面に化合物半導体層3を形成する際の加熱処理により、半導体基板1の裏面に形成されたα−SiGe層40を結晶化させて、半導体基板1の裏面に結晶SiGe層50を形成する。結晶SiGe層50は、単結晶SiGeであってよいし、多結晶SiGeであってもよい。
(アルミニウム)を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図10に示すように、ソース電極30及びドレイン電極31を化合物半導体層3の上に形成する。その後、例えば、窒素雰囲気中にて600℃で熱処理を行い、オーミックコンタクトを確立する。
、化合物半導体層3、ソース電極30及びドレイン電極31を覆うように、パッシベーション膜32を形成する。パッシベーション膜32は、例えば、SiN膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜32にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜32の上に形成し、レジストパターンの開口部に例えばNi(ニッケル)及びAu(金)を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図11に示すように、ゲート電極33を化合物半導体層3の上に形成する。その後、必要に応じて、配線(図示せず)等を形成する。
150keV、室温の条件で行われる。C(炭素)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiCが形成される。Ge(ゲルマニウム)のイオン注入は、例えば、ドーズ量約1.0×1018/cm2、注入電圧約80keV、
室温の条件で行われる。Ge(ゲルマニウム)のイオン注入は、室温で行われるため、半導体基板1の裏面にアモルファス状態のSiGeが形成される。半導体基板1の裏面に形成されたSiC及びSiGeはアモルファス状態であるため、応力はほとんど生じないので、半導体基板1に反りが発生しない。半導体体基板1に反りがなく、半導体基板1が略平板である場合、半導体基板1を加熱しても、半導体基板1の温度分布を均一にすることができる。
層3を形成する。
及び結晶SiGe層50の合計応力とが釣り合うことにより、半導体基板1が略平板の状態となる。
、化合物半導体層3、ソース電極30及びドレイン電極31を覆うように、パッシベーション膜32を形成する。パッシベーション膜32は、例えば、SiN膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜32にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜32の上に形成し、レジストパターンの開口部に例えばNi(ニッケル)及びAu(金)を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図16に示すように、ゲート電極33を化合物半導体層3の上に形成する。その後、必要に応じて、配線(図示せず)等を形成する。
層13に形成されたリセスにゲート電極33を形成する。その後、必要に応じて、配線(図示せず)等を形成する。
二次側回路のスイッチング素子68として用いている。
2 α−SiC(アモルファス炭化ケイ素)層
3 化合物半導体層
10 電子走行層
11 スペーサ層
12 電子供給層
13 キャップ層
20 結晶SiC層
30 ソース電極
31 ドレイン電極
32 パッシベーション膜
33 ゲート電極
40 α−SiGe(アモルファスシリコンゲルマニウム)層
50 結晶SiGe層
Claims (1)
- 基板の一方の面にイオン注入によりアモルファス半導体層を形成する工程と、
前記基板の他方の面に化合物半導体層を形成する際の加熱処理により、前記アモルファス半導体層を結晶化させる工程と、
を備え、
前記アモルファス半導体層は、アモルファスSiC層及びアモルファスSiGe層であり、前記アモルファスSiC層は、前記アモルファスSiGe層よりも前記基板の内部に形成されることを特徴とする半導体装置の製造方法。
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