JP2013201397A - 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板 - Google Patents

半導体装置の製造方法、半導体装置及び半導体結晶成長用基板 Download PDF

Info

Publication number
JP2013201397A
JP2013201397A JP2012070383A JP2012070383A JP2013201397A JP 2013201397 A JP2013201397 A JP 2013201397A JP 2012070383 A JP2012070383 A JP 2012070383A JP 2012070383 A JP2012070383 A JP 2012070383A JP 2013201397 A JP2013201397 A JP 2013201397A
Authority
JP
Japan
Prior art keywords
substrate
layer
semiconductor device
nitride semiconductor
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012070383A
Other languages
English (en)
Inventor
Shuichi Tomabechi
秀一 苫米地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2012070383A priority Critical patent/JP2013201397A/ja
Priority to US13/725,964 priority patent/US9136344B2/en
Priority to TW101150062A priority patent/TWI518746B/zh
Priority to KR1020120155345A priority patent/KR101371933B1/ko
Priority to CN201210587265.7A priority patent/CN103367112B/zh
Publication of JP2013201397A publication Critical patent/JP2013201397A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
    • H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
    • H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】窒化物半導体層をエピタキシャル成長した際、基板の反りの少ない半導体装置の製造方法を提供する。
【解決手段】基板の裏面を研削する研削工程と、前記研削工程の後、前記基板の表面に窒化物半導体層をエピタキシャル成長させる窒化物半導体層形成工程と、を有し、前記形成される窒化物半導体層には、圧縮応力が生じていることを特徴とする半導体装置の製造方法により上記課題を解決する。
【選択図】 図５

Description

本発明は、半導体装置の製造方法、半導体装置及び半導体結晶成長用基板に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
具体的には、窒化物半導体を用いたＨＥＭＴは、基板上に、ＡｌＧａＮ／ＧａＮ（窒化アルミニウムガリウム／窒化ガリウム）へテロ構造が形成されており、ＧａＮ層を電子走行層とするものである。尚、基板としては、通常、サファイア、ＳｉＣ（シリコンカーバイド）、ＧａＮ（窒化ガリウム）、Ｓｉ（シリコン）等により形成されているものが用いられる。
窒化物半導体の一種であるＧａＮは、高い飽和電子速度や広いバンドギャップを有しており、高い耐圧特性を得ることができ、優れた電気的特性を有している。また、ＧａＮは、ｃ軸に平行な［０００１］方向に極性を有している（ウルツ鉱型）。よって、ＡｌＧａＮ／ＧａＮのヘテロ構造を形成した場合には、ＡｌＧａＮとＧａＮとの格子定数の違いによる格子歪みにより、ピエゾ分極が誘起され、ＧａＮ層における界面近傍には高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。
特開２００２−３５９２５６号公報 特開２００８−９８４３４号公報
ところで、Ｓｉやサファイア等の基板の上に、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法により、ＡｌＧａＮ層及びＧａＮ層を含む窒化物半導体層をエピタキシャル成長させた場合、成膜のなされた基板に反りが発生する。このような基板の反りは、基板と半導体層を形成している材料との格子定数の差、熱膨張係数の差等により、成膜された半導体層において応力が発生することにより生じるものと考えられる。
このように、基板に半導体層をエピタキシャル成長させた場合に基板が反ってしまうと、その後の工程、例えば、レジスト塗布や電極形成等の工程において、基板をうまく吸着することができず、基板を搬送することができないといった問題が生じてしまう。また、反りの発生している基板では、露光装置による露光の際に、パターン揺らぎ等が生じ、所望の精度で露光することができないといった問題も生じてしまう。従って、半導体装置を製造する際の製造工程におけるトラブルの原因となり、また、半導体装置の歩留りの低下を招く。
よって、基板の表面にＭＯＣＶＤ法により半導体層をエピタキシャル成長させた場合においても、基板の反りが少ない半導体装置の製造方法、半導体装置及び半導体結晶成長用基板が求められている。
本実施の形態の一観点によれば、基板の裏面を研削する研削工程と、前記研削工程の後、前記基板の表面に窒化物半導体層をエピタキシャル成長させる窒化物半導体層形成工程と、を有し、前記形成される窒化物半導体層には、圧縮応力が生じていることを特徴とする。
また、本実施の形態の他の一観点によれば、シリコン、サファイア、ＳｉＣのいずれかにより形成された基板と、前記基板の裏面に研削により形成された破砕層と、前記基板の表面の上に窒化物半導体により形成されたバッファ層と、前記バッファ層の上に窒化物半導体により形成された電子走行層と、前記電子走行層の上に窒化物半導体により形成された電子供給層と、前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有するものであることを特徴とする。
また、本実施の形態の他の一観点によれば、シリコン、サファイア、ＳｉＣのいずれかにより形成されている半導体結晶成長用基板において、裏面には研削により破砕層が形成されており、表面の形状は凹状となっており、前記表面上に、窒化物半導体層をエピタキシャル成長させるものであることを特徴とする。
開示の半導体装置の製造方法、半導体装置及び半導体結晶成長用基板によれば、基板の表面にＭＯＣＶＤ法により半導体層をエピタキシャル成長させた場合においても、基板の反りが少ないため、半導体装置の製造工程におけるトラブル等を減らすことができ、また、製造される半導体装置の歩留りを向上させることができる。
膜応力と結晶性及び素子特性との関係の説明図 第１の実施の形態における半導体装置の構造図 基板裏面における研削による基板表面の変化の説明図 基板裏面における研削による基板の変化を示す模式図 第１の実施の形態における半導体装置の製造方法の工程図 第２の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第２の実施の形態における電源装置の回路図 第２の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
ところで、Ｓｉ等の基板１０の表面に、ＭＯＣＶＤにより窒化物半導体層２０をエピタキシャル成長させた場合においては、図１に示されるように、窒化物半導体層２０に圧縮応力が生じる場合と引張応力が生じる場合とがある。このように、窒化物半導体層２０に生じる圧縮応力または引張応力は、ＭＯＣＶＤにおける成膜条件に依存して生じるものであり、このような窒化物半導体層２０に圧縮応力または引張応力が生じることにより、基板１０に反りが発生する。
ところで、半導体層２０に応力が生じている場合、図１（ａ）に示されるように引張応力が生じている場合よりも、図１（ｂ）に示されるように圧縮応力が生じている場合の方が、結晶性及びＨＥＭＴを作製した際の電気的特性（素子特性）が良い。即ち、基板１０の上に窒化物半導体層２０をエピタキシャル成長させた際、窒化物半導体層２０に圧縮応力が生じているものの方が、結晶性が良く、また、作製されるＨＥＭＴの電気的特性は良好であることが、知見として得られている。
尚、Ｓｉ等の基板１０を用いて、ＨＥＭＴを作製する場合には、図２に示されるように、一般的に、窒化物半導体層２０として、第１のバッファ層２１、第２のバッファ層２２、電子走行層２３、電子供給層２４をエピタキシャル成長させることにより形成する。第１のバッファ層２１はＡｌＮにより形成されており、第２のバッファ層２２はＡｌＧａＮにより形成されており、電子走行層２３はＧａＮにより形成されており、電子供給層２４はＡｌＧａＮにより形成されている。これにより、電子走行層２３における電子走行層２３と電子供給層２４との界面近傍には、２ＤＥＧ２３ａが形成される。
一方、Ｓｉ等の基板の裏面を研削装置等により研削した場合、基板の表面が凹状になることも、知見として得られている。具体的には、図３（ａ）に示されるように、研削される前に、表面が若干凹状になっている基板（表面における高低差が約４０μｍ）の裏面を約２０〜３０μｍ研削する。これにより、図３（ｂ）に示されるように、基板の表面は、凹状の形状がより顕著（表面における高低差が約２５０μｍ）になる。図３に示される場合では、基板の表面に半導体層が形成されているため、最初の状態において、基板の表面が若干凹状になっているが、半導体層が形成されていない平らなＳｉ基板の裏面を研磨した場合においても、基板の表面が凹状になるものと考えられる。また、図３に示す場合では、基板の裏面を２０〜３０μｍ研削した場合について示しているが、発明者の経験等に基づくならば、表面の平らな基板の裏面を２〜３μｍ研削しただけでも基板の表面が凸状になることが、知見として得られている。即ち、基板の裏面を２μｍ以上研削すれば、基板の表面を凸状にすることができることが、知見として得られているのである。このように、基板の裏面を研削することにより、基板の表面が凹状になるのは、基板の裏面の研削を行なうことによって、図４に示されるように、基板１０の裏面に破砕層１１が形成されることによるものと考えられる。即ち、基板１０の裏面の研削は、基板１０の裏面に力が加わった状態で行なわれるため、基板１０の裏面において破砕層１１が形成されている部分は、研削の際に加えられた力により、密度が高くなるものと考えられる。これにより、破砕層１１において圧縮応力が生じるため、基板１０の裏面は凸状となり、これに伴い、基板の表面が凹状になるものと考えられる。尚、図３は、基板１０がＳｉにより形成されている場合について示すものであるが、サファイア、ＳｉＣにより形成された基板においても、破砕層１１が形成されれば、同様の傾向になるものと推察される。また、基板の裏面を研削する研削装置としては、グラインダ等が挙げられる。
以上の内容は、発明者が鋭意研究を行なった結果、知見として得られたものであり、本発明に係る本実施の形態は、このような知見に基づいてなされたものである。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図５に基づき説明する。
最初に、図５（ａ）に示すように、基板１０を準備する。この基板１０は、シリコン（１１１）面基板であって、表面が平らな基板である。
次に、図５（ｂ）に示すように、研削装置により基板１０の裏面を数十μｍ研削する。これにより、基板１０の裏面には、ダメージ層とも呼ばれる破砕層１１が約１０μｍ形成される。このように破砕層１１が基板１０の裏面に形成されることにより、基板１０の裏面は凸状となる形状に変形し、これに伴い、基板１０の表面が凹状となる形状に変形する。尚、この後、十分に洗浄を行なう。これにより、本実施の形態における半導体結晶成長用基板を得ることができる。
次に、図５（ｃ）に示すように、ＭＯＣＶＤにより、基板１０の表面に、窒化物半導体層２０である第１のバッファ層２１、第２のバッファ層２２、電子走行層２３、電子供給層２４を順次エピタキシャル成長により積層形成する。尚、第１のバッファ層２１はＡｌＮにより形成されており、第２のバッファ層２２はＡｌＧａＮにより形成されており、電子走行層２３はＧａＮにより形成されており、電子供給層２４はＡｌＧａＮにより形成されている。これにより、電子走行層２３における電子走行層２３と電子供給層２４との界面近傍には、２ＤＥＧ２３ａが形成される。
ＭＯＣＶＤによるエピタキシャル成長による成膜の条件は、第１のバッファ層２１、第２のバッファ層２２、電子走行層２３、電子供給層２４を形成することにより、基板１０の表面が凸状となる条件、即ち、膜に圧縮応力が生じるような条件により成膜する。これにより、ＭＯＣＶＤによる成膜前は、基板１０の表面が凹状であったものが、ＭＯＣＶＤにより窒化物半導体層２０をエピタキシャル成長させることにより、略平ら、または、若干凸状となる。即ち、研削により生じた破砕層１１により基板１０の表面が凹状になる応力と、窒化物半導体層２０のエピタキシャル成長により生じた基板１０の表面が凸状になる応力とが一部相殺されるため、基板１０の表面は、略平ら、または、若干凸状の状態となる。この状態は、最初に平らな基板を用いて、圧縮応力が生じる条件における窒化物半導体層を成膜した場合と比べると、平坦に近い状態である。このように、本実施の形態においては、基板１０の表面が平坦に近い状態となるため、基板搬送の際の吸着も支障なく行なうことができ、露光装置による露光においても、パターン揺らぎ等が発生することなく緻密なパターンを形成することができる。よって、半導体製造工程におけるトラブルの発生を抑制することができ、また、半導体装置の歩留り等を向上させることができる。
次に、図５（ｄ）に示すように、電子供給層２４の上に、金属材料によりゲート電極３１、ソース電極３２、ドレイン電極３３を形成し、ダイシングソー等により、素子ごとに分離する。これにより、本実施の形態における半導体装置を作製することができる。
本実施の形態における半導体装置の製造方法により製造された半導体装置は、窒化物半導体層２０には圧縮応力が生じているため、電気的特性が良好である。また、窒化物半導体層２０を形成した後の基板１０の表面が平坦に近い状態であるため、基板搬送を支障なく行なうことができ、更には、露光の際にパターン揺らぎの発生を抑制することができるため、微細な配線等を正確に形成することができる。よって、本実施の形態における半導体装置の製造方法により製造された半導体装置は、電気的特性等が良好であり、また歩留りも高い。
尚、上記においては、ＭＯＣＶＤにより窒化物半導体層２０を成膜する前に、基板１０の表面を凹状にするため、基板１０の裏面を研削する方法について説明した。しかしながら、研削以外にも基板１０の表面を凹状にすることができる方法があれば、その方法により基板１０の表面を凹状にしたものを用いてもよい。また、最初から基板１０の表面が凹状となっている基板１０を他の方法により作製することが可能であるならば、そのような、最初から表面が凹状となっている基板１０の表面の上に、ＭＯＣＶＤによるエピタキシャル成長により窒化物半導体層２０を形成してもよい。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図６に基づき説明する。尚、図６は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１の実施の形態に示されているものとは、異なっている。
最初に、第１の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１の実施の形態における半導体装置のドレイン電極３３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１の実施の形態における半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図７に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図７に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図７に示す例では３つ）４６８を備えている。図７に示す例では、第１の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図８に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図８に示す例では、パワーアンプ４７３は、第１の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図８に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の裏面を研削する研削工程と、
前記研削工程の後、前記基板の表面に窒化物半導体層をエピタキシャル成長させる窒化物半導体層形成工程と、
を有し、
前記形成される窒化物半導体層には、圧縮応力が生じていることを特徴とする半導体装置の製造方法。
（付記２）
前記基板は、シリコン基板、サファイア基板、ＳｉＣ基板であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記基板は、シリコン（１１１）面基板であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記研削工程により、前記基板の表面が凹状となるものであることを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５）
前記研削工程は、前記基板の裏面を２μｍ以上研削するものであることを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記研削工程は、スクライブ装置により、基板の裏面を研削することにより行なわれるものであることを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。
（付記７）
前記窒化物半導体層は、ＭＯＣＶＤにより形成されるものであることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
（付記８）
前記窒化物半導体層は、エピタキシャル成長により形成されるものであることを特徴とする付記１から７のいずれかに記載の半導体装置の製造方法。
（付記９）
前記窒化物半導体層は、バッファ層、電子走行層、電子供給層が順次積層形成されているものであることを特徴とする付記１から８のいずれかに記載の半導体装置の製造方法。
（付記１０）
前記バッファ層は、第１のバッファ層と第２のバッファ層を有しており、前記基板上に、前記第１のバッファ層、前記第２のバッファ層の順に形成されるものであって、
前記第１のバッファ層は、ＡｌＮを含む材料により形成されており、
前記第２のバッファ層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記電子走行層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記９または１０に記載の半導体装置の製造方法。
（付記１２）
前記電子供給層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする９から１１のいずれかに記載の半導体装置の製造方法。
（付記１３）
前記窒化物半導体層形成工程の後、前記電子供給層の上に、ゲート電極、ソース電極及びドレイン電極を形成する電極形成工程を有するものであることを特徴とする付記１から１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
シリコン、サファイア、ＳｉＣのいずれかにより形成された基板と、
前記基板の裏面に研削により形成された破砕層と、
前記基板の表面の上に窒化物半導体により形成されたバッファ層と、
前記バッファ層の上に窒化物半導体により形成された電子走行層と、
前記電子走行層の上に窒化物半導体により形成された電子供給層と、
前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有するものであることを特徴とする半導体装置。
（付記１５）
前記バッファ層、前記電子走行層及び前記電子供給層により形成される窒化物半導体層には、圧縮応力が生じていることを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記半導体装置は、ＨＥＭＴであることを特徴とする１４または１５に記載の半導体装置。
（付記１７）
シリコン、サファイア、ＳｉＣのいずれかにより形成されている半導体結晶成長用基板において、
裏面には研削により破砕層が形成されており、
表面の形状は凹状となっており、
前記表面上に、窒化物半導体層をエピタキシャル成長させるものであることを特徴とする半導体結晶成長用基板。
（付記１８）
付記１４から１６のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１９）
付記１４から１６のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
１１ 破砕層
２０ 窒化物半導体層
２１ 第１のバッファ層
２２ 第２のバッファ層
２３ 電子走行層
２３ａ ２ＤＥＧ
２４ 電子供給層
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極

Claims (9)

  1. 基板の裏面を研削する研削工程と、
    前記研削工程の後、前記基板の表面に窒化物半導体層をエピタキシャル成長させる窒化物半導体層形成工程と、
    を有し、
    前記形成される窒化物半導体層には、圧縮応力が生じていることを特徴とする半導体装置の製造方法。
  2. 前記基板は、シリコン基板、サファイア基板、ＳｉＣ基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記研削工程により、前記基板の表面が凹状となるものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記窒化物半導体層は、ＭＯＣＶＤにより形成されるものであることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記窒化物半導体層は、バッファ層、電子走行層、電子供給層が順次積層形成されているものであることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 前記窒化物半導体層形成工程の後、前記電子供給層の上に、ゲート電極、ソース電極及びドレイン電極を形成する電極形成工程を有するものであることを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. シリコン、サファイア、ＳｉＣのいずれかにより形成された基板と、
    前記基板の裏面に研削により形成された破砕層と、
    前記基板の表面の上に窒化物半導体により形成されたバッファ層と、
    前記バッファ層の上に窒化物半導体により形成された電子走行層と、
    前記電子走行層の上に窒化物半導体により形成された電子供給層と、
    前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
    を有するものであることを特徴とする半導体装置。
  8. 前記バッファ層、前記電子走行層及び前記電子供給層により形成される窒化物半導体層には、圧縮応力が生じていることを特徴とする請求項７に記載の半導体装置。
  9. シリコン、サファイア、ＳｉＣのいずれかにより形成されている半導体結晶成長用基板において、
    裏面には研削により破砕層が形成されており、
    表面の形状は凹状となっており、
    前記表面上に、窒化物半導体層をエピタキシャル成長させるものであることを特徴とする半導体結晶成長用基板。
JP2012070383A 2012-03-26 2012-03-26 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板 Pending JP2013201397A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012070383A JP2013201397A (ja) 2012-03-26 2012-03-26 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板
US13/725,964 US9136344B2 (en) 2012-03-26 2012-12-21 Manufacturing method of semiconductor device, semiconductor device, and semiconductor crystal growth substrate
TW101150062A TWI518746B (zh) 2012-03-26 2012-12-26 半導體裝置的製造方法
KR1020120155345A KR101371933B1 (ko) 2012-03-26 2012-12-27 반도체 장치의 제조 방법, 반도체 장치 및 반도체 결정 성장용 기판
CN201210587265.7A CN103367112B (zh) 2012-03-26 2012-12-28 半导体器件的制造方法、半导体器件以及半导体晶体生长衬底

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012070383A JP2013201397A (ja) 2012-03-26 2012-03-26 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板

Publications (1)

Publication Number Publication Date
JP2013201397A true JP2013201397A (ja) 2013-10-03

Family

ID=49210959

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012070383A Pending JP2013201397A (ja) 2012-03-26 2012-03-26 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板

Country Status (5)

Country Link
US (1) US9136344B2 (ja)
JP (1) JP2013201397A (ja)
KR (1) KR101371933B1 (ja)
CN (1) CN103367112B (ja)
TW (1) TWI518746B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018053269A1 (en) * 2016-09-16 2018-03-22 Ii-Vi Optoelectronic Devices, Inc. Metallic, tunable thin film stress compensation for epitaxial wafers
JP2018046677A (ja) * 2016-09-15 2018-03-22 三菱電機株式会社 電力変換装置
WO2019188901A1 (ja) * 2018-03-30 2019-10-03 株式会社フジミインコーポレーテッド 半導体基板の製造方法および研磨用組成物セット等のセット
JP2020031093A (ja) * 2018-08-21 2020-02-27 富士ゼロックス株式会社 半導体基板の製造方法
CN117476743A (zh) * 2023-10-27 2024-01-30 中环领先半导体材料有限公司 一种氮化镓外延片及其制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105745366B (zh) * 2013-11-07 2018-12-11 日本碍子株式会社 GaN模板基板和器件基板
JP2015156418A (ja) * 2014-02-20 2015-08-27 株式会社ニューフレアテクノロジー 気相成長方法
JP2015176924A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
CN110574245A (zh) * 2017-05-01 2019-12-13 松下知识产权经营株式会社 氮化物系发光装置
CN107611012B (zh) * 2017-08-31 2020-10-02 长江存储科技有限责任公司 一种预制背面薄膜的应力控制方法及结构
KR102483923B1 (ko) 2017-12-27 2023-01-02 삼성전자 주식회사 베벨부를 갖는 반도체 웨이퍼
JP6424974B1 (ja) * 2018-01-25 2018-11-21 富士ゼロックス株式会社 半導体基板の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030033974A1 (en) * 2001-07-11 2003-02-20 Tetsuzo Ueda Layered substrates for epitaxial processing, and device
JP2003179022A (ja) * 2001-12-10 2003-06-27 Fuji Electric Co Ltd 半導体ウェハ反り量の低減方法
JP2005136167A (ja) * 2003-10-30 2005-05-26 Sumitomo Electric Ind Ltd 窒化物半導体基板の製造方法と窒化物半導体基板
JP2009094335A (ja) * 2007-10-10 2009-04-30 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2011068503A (ja) * 2009-09-24 2011-04-07 Sumitomo Electric Ind Ltd 窒化物半導体基板
JP2011187654A (ja) * 2010-03-08 2011-09-22 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなるｈｅｍｔ、およびその製造方法
JP2011222607A (ja) * 2010-04-06 2011-11-04 Mitsubishi Electric Corp ＳｉＣ半導体素子の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
JP4340866B2 (ja) * 2003-11-14 2009-10-07 日立電線株式会社 窒化物半導体基板及びその製造方法
TWM298776U (en) 2006-02-23 2006-10-01 Arima Optoelectronics Corp Double low temperature buffer layers of high electron mobility transistor (HEMT)
JP5186096B2 (ja) 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP4584293B2 (ja) * 2007-08-31 2010-11-17 富士通株式会社 窒化物半導体装置、ドハティ増幅器、ドレイン電圧制御増幅器
KR100964328B1 (ko) * 2008-06-02 2010-06-17 세메스 주식회사 스크라이빙 장치 및 방법
JP2013513944A (ja) 2009-12-11 2013-04-22 ナショナル セミコンダクター コーポレーション ガリウム窒化物又は他の窒化物ベースの半導体デバイスの裏側応力補償
JPWO2011142401A1 (ja) 2010-05-14 2013-07-22 古河電気工業株式会社 硬質ウエハ加工用粘着テープ及びそれを用いた研削方法
KR101142567B1 (ko) 2010-07-16 2012-05-08 유니모포트론 주식회사 반도체 소자 제조용 기판 및 반도체 소자 제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030033974A1 (en) * 2001-07-11 2003-02-20 Tetsuzo Ueda Layered substrates for epitaxial processing, and device
JP2003119100A (ja) * 2001-07-11 2003-04-23 Matsushita Electric Ind Co Ltd エピタキシャル処理用基板、エピタキシャルウェハ、半導体装置およびエピタキシャル成長方法
JP2003179022A (ja) * 2001-12-10 2003-06-27 Fuji Electric Co Ltd 半導体ウェハ反り量の低減方法
JP2005136167A (ja) * 2003-10-30 2005-05-26 Sumitomo Electric Ind Ltd 窒化物半導体基板の製造方法と窒化物半導体基板
JP2009094335A (ja) * 2007-10-10 2009-04-30 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2011068503A (ja) * 2009-09-24 2011-04-07 Sumitomo Electric Ind Ltd 窒化物半導体基板
JP2011187654A (ja) * 2010-03-08 2011-09-22 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなるｈｅｍｔ、およびその製造方法
JP2011222607A (ja) * 2010-04-06 2011-11-04 Mitsubishi Electric Corp ＳｉＣ半導体素子の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046677A (ja) * 2016-09-15 2018-03-22 三菱電機株式会社 電力変換装置
WO2018053269A1 (en) * 2016-09-16 2018-03-22 Ii-Vi Optoelectronic Devices, Inc. Metallic, tunable thin film stress compensation for epitaxial wafers
US10347591B2 (en) 2016-09-16 2019-07-09 Ii-Vi Delaware, Inc. Metallic, tunable thin film stress compensation for epitaxial wafers
GB2570057A (en) * 2016-09-16 2019-07-10 Ii Vi Optoelectronic Devices Inc Metallic, tunable thin film stress compensation for epitaxial wafers
GB2570057B (en) * 2016-09-16 2021-12-08 Ii Vi Optoelectronic Devices Inc Metallic, tunable thin film stress compensation for epitaxial wafers
WO2019188901A1 (ja) * 2018-03-30 2019-10-03 株式会社フジミインコーポレーテッド 半導体基板の製造方法および研磨用組成物セット等のセット
JPWO2019188901A1 (ja) * 2018-03-30 2021-04-22 株式会社フジミインコーポレーテッド 半導体基板の製造方法および研磨用組成物セット等のセット
JP7421470B2 (ja) 2018-03-30 2024-01-24 株式会社フジミインコーポレーテッド 半導体基板の製造方法および研磨用組成物セット等のセット
JP2020031093A (ja) * 2018-08-21 2020-02-27 富士ゼロックス株式会社 半導体基板の製造方法
JP7200537B2 (ja) 2018-08-21 2023-01-10 富士フイルムビジネスイノベーション株式会社 半導体基板の製造方法
CN117476743A (zh) * 2023-10-27 2024-01-30 中环领先半导体材料有限公司 一种氮化镓外延片及其制备方法

Also Published As

Publication number Publication date
KR101371933B1 (ko) 2014-03-07
US20130248932A1 (en) 2013-09-26
US9136344B2 (en) 2015-09-15
TWI518746B (zh) 2016-01-21
CN103367112A (zh) 2013-10-23
TW201340175A (zh) 2013-10-01
CN103367112B (zh) 2017-03-01
KR20130108968A (ko) 2013-10-07

Similar Documents

Publication Publication Date Title
KR101371933B1 (ko) 반도체 장치의 제조 방법, 반도체 장치 및 반도체 결정 성장용 기판
US9818840B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5784440B2 (ja) 半導体装置の製造方法及び半導体装置
JP5987288B2 (ja) 半導体装置
US9184241B2 (en) Semiconductor apparatus
US9269799B2 (en) Semiconductor apparatus
JP5784441B2 (ja) 半導体装置及び半導体装置の製造方法
US20140091317A1 (en) Method of manufacturing semiconductor crystal substrate, method of manufacturing semiconductor apparatus, semiconductor crystal substrate, and semiconductor apparatus
JP2015070064A (ja) 半導体装置及び半導体装置の製造方法
JP2017195299A (ja) 半導体装置及び半導体装置の製造方法
JP6252122B2 (ja) 半導体装置及び半導体装置の製造方法
JP6244769B2 (ja) 半導体装置及び半導体装置の製造方法
KR101473577B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP6216524B2 (ja) 半導体装置の製造方法及び半導体装置
JP2018206955A (ja) 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP2013065720A (ja) 半導体結晶基板、半導体結晶基板の製造方法、半導体装置の製造方法、電源装置及び増幅器
JP2017139390A (ja) 半導体装置、電源装置及び増幅器
JP6819318B2 (ja) 半導体装置、半導体集積回路及び半導体装置の製造方法
JP7099255B2 (ja) 化合物半導体装置、高周波増幅器及び電源装置
JP6561559B2 (ja) 半導体装置及び半導体装置の製造方法
JP2017168862A (ja) 半導体装置
JP2014220338A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160315