JP5738749B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、ＰＬＬ回路に関し、特にロングタームジッタを抑制するのに適したＰＬＬ回路に関する。

図２３は、古典的なＰＬＬ回路の構成を示す図である。図２３に示すＰＬＬ回路５００は、位相比較器５０１と、チャージポンプ５０２と、フィルタ５０３と、ＶＣＯ５０４と、分周器５０７と、を備える。ＶＣＯ５０４は、電圧電流変換回路５０５と、発振器５０６と、を有する。フィルタ５０３は、抵抗素子Ｒｐｒと、容量素子Ｃｉｎｔと、容量素子Ｃｐｒと、を有する。位相比較器５０１は、基準信号Ｒｅｆと分周器５０７の出力信号（帰還信号）ＦＢとの位相差を検出する。チャージポンプ５０２は、位相比較器５０１の検出結果に応じた電流Ｉｃｐを流す。フィルタ５０３は、電流Ｉｃｐの交流成分を抑制して信号（電圧）を出力する。ＶＣＯ５０４は、フィルタ５０３からの信号（電圧）に応じた周波数の発振信号を出力する。具体的には、ＶＣＯ５０４において、電圧電流変換回路５０５は、フィルタ５０３からの信号（電圧）に応じた電流Ｉｒｏを出力する。発振器５０６は、電流Ｉｒｏに応じた周波数の発振信号を出力する。分周器５０７は、ＶＣＯ５０４からの発振信号をＮ（Ｎは自然数）分周して帰還信号ＦＢとして出力する。

ここで、図２３に示すＰＬＬ回路５００のオープンループの伝達関数Ｋｏｐは、以下の式（１）のように表される。

なお、Ｋｃｃｏは、発振器５０６のゲイン［ｒａｄ／Ａ］を示す。Ｉｃｐは、チャージポンプ５０２の出力電流値を示す。ｇｍは、電圧電流変換回路５０５のトランスコンダクタンス［Ａ／Ｖ］を示す。ｓは、ラプラス演算子を示す。Ｎは、分周器５０７の分周比を示す。Ｃｉｎｔは、容量素子Ｃｉｎｔの容量値を示す。Ｒｐｒは、抵抗素子Ｒｐｒの抵抗値を示す。Ｃｐｒは、容量素子Ｃｐｒの容量値を示す。

図２４は、ＰＬＬ回路５００のオープンループ利得を示す図である。式（１）より、帯域、零点、高次の周波数は、それぞれ以下の式（２）、式（３）、式（４）のように表される。

帯域の周波数＝Ｉｃｐ・Ｒｐｒ・ｇｍ・Ｋｃｃｏ／（２πＮ） ・・・（２）

零点の周波数＝１／（Ｒｐｒ・Ｃｉｎｔ） ・・・（３）

高次の周波数＝１／（Ｒｐｒ・Ｃｐｒ） ・・・（４）

基準信号Ｒｅｆの周波数、ＶＣＯ５０４の発振周波数、及び、分周器５０７の分周比Ｎは、仕様により決定される。仕様によりＶＣＯ５０４の発振周波数が決まると、それに応じて、電圧電流変換回路５０５のトランスコンダクタンスｇｍ、及び、発振器５０６のゲインＫｃｃｏも決まる。また、仕様により基準信号Ｒｅｆの周波数が決まると、それに応じて、必要な帯域も決まる。したがって、帯域の調整は、チャージポンプ５０２の出力電流値Ｉｃｐ、及び、抵抗素子Ｒｐｒの抵抗値を変更することにより行われる必要がある。

一方で、零点の周波数は、ＰＬＬ回路の発振信号を安定的にロックさせるために、帯域の周波数よりも十分に小さくする必要がある。一般的には、零点の周波数は、帯域の周波数の例えば２．５倍程度小さくする必要がある。このように、帯域が決まると、それに応じて、零点も決まる。零点が一定値以下となる必要があるため、抵抗素子Ｒｐｒの抵抗値と容量素子Ｃｉｎｔの容量値の積が一定値以上となる必要がある。但し、抵抗素子Ｒｐｒは、雑音発生源となるため、仕様より決まるロングタームジッタに基づき、一定値以下とする必要が発生する。そのため、容量素子Ｃｉｎｔが一定値以上の大きさとなる必要がある。

要するに、図２３に示す古典的なＰＬＬ回路５００は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑制することができないという問題があった。

このような問題に対する解決策が、特許文献１に開示されている。図２５は、特許文献１に開示されたＰＬＬ回路６００の構成を示す図である。図２６は、図２５に示すＰＬＬ回路６００に設けられたループフィルタ６０４の構成を示す図である。図２５に示すＰＬＬ回路６００は、位相比較器６０１と、２つのチャージポンプ６０２，６０３と、ループフィルタ６０４と、電圧制御発振器６０５と、分周器６０６と、を備える。ループフィルタ６０４は、図２６に示すように、ゲーティング回路６０７と、フィルタ６０８と、を有する。

ゲーティング回路６０７は、チャージポンプ６０３の出力電流ＣＰＩＩを一定の頻度でゲーティングしている。このゲーティングの頻度を変更することにより、フィルタ６０８内の容量素子６０９に蓄積される電荷量が調整され、それに応じて、零点の周波数が調整される。つまり、このＰＬＬ回路６００では、ゲーティングの頻度を変更するだけで、容量素子６０９の容量値を増大させること無く、零点の周波数の調整が可能である。そのため、例えば、抵抗素子６１０の抵抗値が小さくなった場合でも、ゲーティングの頻度を多くすることにより、容量素子６０９の容量値を増大させることなく、零点の周波数を一定に保つことができる。つまり、このＰＬＬ回路６００は、容量素子６０９の容量値を増大させることなく、抵抗素子６１０の抵抗値を小さくして、当該抵抗素子６１０に起因する出力雑音を抑制することができる。

そのほか、特許文献２には、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、入力信号と電圧制御発振器の出力信号とを比較する第１の位相比較器と、第１の位相比較器の比較結果に応じた電圧を出力するローパスフィルタと、入力信号と電圧制御発振器の出力信号とを比較し、矩形波特性の比較結果を出力する第２の位相比較器と、第２の位相比較器の比較結果を積分する積分回路と、ローパスフィルタの出力と、積分回路の出力と、を加算して制御電圧を生成する加算器と、を備えた位相同期回路が開示されている（図２７参照）。

また、特許文献３には、入力信号と出力クロック信号との位相差を検出する位相比較器と、位相比較器により検出された位相差に比例した電圧Ｖ１を出力する比例回路と、位相比較器により検出された位相差の積分値に比例した電圧Ｖ２を出力する積分回路と、電圧Ｖ１，Ｖ２に応じた周波数の出力クロックを発生する電圧制御発振器と、を備えたＰＬＬ回路が開示されている（図２８参照）。

米国特許第７，７７７，５７７号明細書 特開昭５８−１０７７２７号公報 特開平１−２５８５１０号公報

特許文献１に開示されたＰＬＬ回路６００では、チャージポンプ６０２の出力電流ＣＰＰＩが抵抗素子６１０を介して容量素子６０９に流れ込まないように、抵抗素子６１０と容量素子６０９との間にアンプ６１１が設けられている。そのため、このＰＬＬ回路６００では、アンプ６１１の出力雑音が発生してしまう。それにより、このＰＬＬ回路６００では、抵抗素子６１０の抵抗値を小さくして当該抵抗素子６１０に起因する出力雑音を抑制したとしても、ＰＬＬ回路全体として出力雑音を抑制することができないという問題があった。

本発明にかかるＰＬＬ回路は、基準信号と帰還信号との位相差を検出する位相比較器と、前記位相比較器の検出結果に応じた電流を出力する第１及び第２チャージポンプと、前記第１チャージポンプの出力電流の高周波成分を除去した第１電流を出力するフィルタと、前記第２チャージポンプの出力電流を積分する積分器と、前記積分器の積分結果に応じた第２電流を出力する電圧電流変換回路と、前記第１及び前記第２電流を加算して生成される第３電流に応じた周波数の発振信号を生成し、前記位相比較回路に帰還する発振器と、を備える。

上述のような回路構成により、回路規模を増大させることなく、出力雑音を抑制することができる。それにより、例えば、ロングタームジッタを仕様の範囲内に抑えることが可能になる。

本発明により、回路規模を増大させることなく、出力雑音を抑制することが可能なＰＬＬ回路を提供することができる。それにより、例えば、ロングタームジッタを仕様の範囲内に抑えることが可能になる。

本発明の実施の形態１にかかるＰＬＬ回路の構成例を示す図である。 リングオシレータの具体的構成例を示す図である。 リングオシレータの他の具体的構成例を示す図である。 本発明の実施の形態１にかかるＰＬＬ回路のオープンループ利得を示す図である。 本発明の実施の形態２にかかるＰＬＬ回路の構成例を示す図である。 本発明の実施の形態２にかかるＰＬＬ回路の動作の一部を説明するための図である。 チャージポンプ１２１Ａの具体的な構成例を示す図である。 チャージポンプ１２１Ａの具体的な構成例を示す図である。 チャージポンプ１２１Ａの具体的な構成例を示す図である。 チャージポンプ１２１Ａの具体的な構成例を示す図である。 チャージポンプ１２１Ａの具体的な構成例を示す図である。 チャージポンプ１２１Ａの具体的な構成例を示す図である。 チャージポンプ１３１Ａの具体的な構成例を示す図である。 チャージポンプ１３１Ａの具体的な構成例を示す図である。 チャージポンプ１３１Ａの具体的な構成例を示す図である。 チャージポンプ１３１Ａの具体的な構成例を示す図である。 チャージポンプ１３１Ａの具体的な構成例を示す図である。 チャージポンプ１３１Ａの具体的な構成例を示す図である。 ＶＩＣ回路１３３Ａの具体的な構成例を示す図である。 ＶＩＣ回路１３３Ａの具体的な構成例を示す図である。 加算器１４Ａの具体的な構成例を示す図である。 加算器１４Ａの具体的な構成例を示す図である。 加算器１４Ａの具体的な構成例を示す図である。 バイアス電圧生成回路の構成例を示す図である。 本発明の実施の形態３にかかるＰＬＬ回路の構成例を示す図である。 本発明の実施の形態３にかかるＰＬＬ回路の変形例を示す図である。 本発明の実施の形態４にかかるＰＬＬ回路の構成例を示す図である。 本発明の実施の形態５にかかるＰＬＬ回路の構成例を示す図である。 本発明の実施の形態６にかかるＰＬＬ回路の構成例を示す図である。 本発明にかかるＰＬＬ回路の他の構成例を示す図である。 本発明にかかるＰＬＬ回路の他の構成例を示す図である。 本発明にかかるＰＬＬ回路の他の構成例を示す図である。 本発明にかかるＰＬＬ回路の他の構成例を示す図である。 本発明にかかるＰＬＬ回路の他の構成例を示す図である。 本発明にかかるＰＬＬ回路のレイアウト構成を示す図である。 従来技術のＰＬＬ回路のレイアウト構成を示す図である。 古典的なＰＬＬ回路の構成を示す図である。 古典的なＰＬＬ回路のオープンループ利得を示す図である。 従来技術のＰＬＬ回路の構成を示す図である。 従来技術のループフィルタの構成を示す図である。 従来技術のＰＬＬ回路の構成を示す図である。 従来技術のＰＬＬ回路の構成を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

実施の形態１
図１は、本発明の実施の形態１にかかるＰＬＬ回路１の構成例を示す図である。本実施の形態にかかるＰＬＬ回路１では、積分用の容量素子Ｃｉｎｔと、フィルタを構成する抵抗素子Ｒｐｒと、が異なるパス上に設けられている。そのため、容量素子Ｃｉｎｔの容量値及び抵抗素子Ｒｐｒの抵抗値は、互いに影響されることなく、それぞれ個別に調整可能である。したがって、本実施の形態にかかるＰＬＬ回路１では、容量素子Ｃｉｎｔの容量値を大きくすることなく、抵抗素子Ｒｐｒの抵抗値を小さくすることができる。それにより、本実施の形態にかかるＰＬＬ回路１は、回路規模を増大させることなく、抵抗素子Ｒｐｒに起因する出力雑音を抑制することができる。その結果、本実施の形態にかかるＰＬＬ回路１は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑えることができる。以下、具体的に説明する。

図１に示すＰＬＬ回路１は、位相比較器１１と、比例パス１２と、積分パス１３と、加算器１４と、発振器１５と、分周器１６と、を備える。比例パス１２には、チャージポンプ（第１チャージポンプ）１２１と、フィルタ１２２と、が設けられている。積分パス１３には、チャージポンプ（第２チャージポンプ）１３１と、積分器１３２と、電圧電流変換回路（以下、単にＶＩＣ回路と称す）１３３と、が設けられている。

（位相比較器１１）
位相比較器１１は、ＰＬＬ回路１の外部から与えられる基準信号Ｒｅｆと、発振器１５から帰還された信号（より具体的には、分周器１６の出力信号）ＦＢと、の位相差を検出する。そして、位相比較器１１は、検出した位相差（検出結果）を信号ｉｎｃ，ｄｅｃとして後述の２つのチャージポンプに出力する。

（比例パス１２）
比例パス１２は、位相比較器１１の検出結果に比例した電流（第１電流）Ｉｐｒｏｐを出力するパスである。

比例パス１２において、チャージポンプ１２１は、電流出力型のチャージポンプであって、位相比較器１１の検出結果に応じた電流Ｉｐｒを出力する。フィルタ１２２は、チャージポンプ１２１の出力電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを出力する。つまり、フィルタ１２２は、チャージポンプ１２１の出力電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを出力するローパスフィルタである。

具体的には、フィルタ１２２は、容量素子（第１容量素子）Ｃｐｒと、抵抗素子（第２抵抗素子）Ｒｐｒと、を有する。抵抗素子Ｒｐｒの一端は、チャージポンプ１２１の出力端子（ノード）に接続され、抵抗素子Ｒｐｒの他端は、加算器１４の一方の入力端子（ノード）に接続される。容量素子Ｃｐｒの一端は、抵抗素子Ｒｐｒの一端に接続され、容量素子Ｃｐｒの他端は、電源電圧端子（ノード）（基準電圧端子（ノード））ＶＤＤに接続される。なお、電源電圧端子（ノード）ＶＤＤには、第１電源から電源電圧（基準電圧）ＶＤＤが供給されている。チャージポンプ１２１の出力端子（ノード）と、加算器１４の一方の入力端子（ノード）と、の間の信号線を、第１信号線と称す場合がある。

ここで、比例パス１２には、積分用の容量素子Ｃｉｎｔは設けられていない。したがって、チャージポンプ１２１の出力電流Ｉｐｒは、フィルタ１２２を介して電流Ｉｐｒｏｐに変換された後、電圧に変換されることなく加算器１４に供給される。そのため、抵抗素子Ｒｐｒの抵抗値は、積分用の容量素子Ｃｉｎｔの容量値を考慮することなく、個別に調整可能である。

（積分パス１３）
積分パス１３は、位相比較器１１の検出結果に応じた電流を積分し、その積分結果に応じた電流（第２電流）Ｉｖｉを出力するパスである。

積分パス１３において、チャージポンプ１３１は、電流出力型のチャージポンプであって、位相比較器１１の検出結果に応じた電流Ｉｉｎｔを出力する。

積分器１３２は、チャージポンプ１３１の出力電流Ｉｉｎｔを積分して積分結果ｖｉｎｔを出力する。積分器１３２は、容量素子（第２容量素子）Ｃｉｎｔを有する。容量素子Ｃｉｎｔの一端は、チャージポンプ１３１の出力端子（ノード）とＶＩＣ回路１３３の入力端子（ノード）とを接続する信号線（第２信号線）上のノードに接続され、容量素子Ｃｉｎｔの他端は、接地電圧端子（ノード）ＧＮＤに接続される。なお、接地電圧端子（ノード）ＧＮＤには、第２電源から接地電圧ＧＮＤが供給されている。

積分器１３２では、容量素子Ｃｉｎｔに電流Ｉｉｎｔの電荷が蓄積され、又は、電流Ｉｉｎｔの電荷が容量素子Ｃｉｎｔから放電される。そして、容量素子Ｃｉｎｔに蓄積されている電荷に応じた電圧（積分結果）ｖｉｎｔが出力される。

ＶＩＣ回路１３３は、積分器１３２の積分結果（電圧）ｖｉｎｔを電流Ｉｖｉに変換して出力する。ＶＩＣ回路１３３の出力端子（ノード）は、加算器１４の他方の入力端子（ノード）に接続される。

積分パス１３では、例えば、チャージポンプ１３１の出力電流Ｉｉｎｔを変更することにより、容量素子Ｃｉｎｔの容量値を大きくすることなく、電流Ｉｖｉの応答速度を調整することが可能である。

（加算器１４）
加算器１４は、比例パス１２の出力電流Ｉｐｒｏｐと、積分パス１３の出力電流Ｉｖｉと、を加算し、電流（第３電流）Ｉｒｏを出力する。

（発振器１５及び分周器１６）
発振器１５は、加算器１４の出力電流Ｉｒｏに応じた周波数の発振信号を出力する。例えば、発振器１５は、電流Ｉｒｏが小さくなるほど、発振信号の周波数を小さくし、電流Ｉｒｏが大きくなるほど、発振信号の周波数を大きくする。分周器１６は、発振器１５から出力された発振信号をＮ（Ｎは自然数）分周して帰還信号ＦＢとして出力する。

このように、本実施の形態にかかるＰＬＬ回路１では、積分用の容量素子Ｃｉｎｔと、フィルタを構成する抵抗素子Ｒｐｒと、が異なるパス上に設けられている。そのため、容量素子Ｃｉｎｔの容量値及び抵抗素子Ｒｐｒの抵抗値は、互いに影響されることなく、それぞれ個別に調整可能である。したがって、本実施の形態にかかるＰＬＬ回路１では、容量素子Ｃｉｎｔの容量値を大きくすることなく、抵抗素子Ｒｐｒの抵抗値を小さくすることができる。それにより、本実施の形態にかかるＰＬＬ回路１は、回路規模を増大させることなく、抵抗素子Ｒｐｒに起因する出力雑音を抑制することができる。その結果、本実施の形態にかかるＰＬＬ回路１は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑えることができる。

（発振器１５の具体的構成例）
なお、発振器１５は、例えば、リングオシレータやマルチバイブレータ等である。図２及び図３は、発振器１５がリングオシレータである場合の具体的構成例を示す図である。以下、それぞれの構成について簡単に説明する。

図２に示すリングオシレータ１５Ｘは、インバータＩＮＶ１Ａ〜ＩＮＶ３Ａを有する。これらインバータＩＮＶ１Ａ〜ＩＮＶ３Ａは、リング状に直列接続されている。リングオシレータ１５Ｘは、加算器１４からの電流Ｉｒｏを駆動電流として各インバータＩＮＶ１Ａ〜ＩＮＶ３Ａに供給することにより、電流Ｉｒｏに応じた周波数の発振信号を生成している。

図３に示すリングオシレータ１５Ｙは、インバータＩＮＶ１〜ＩＮＶ１２を有する。インバータＩＮＶ１〜ＩＮＶ３は、リング状に直列接続されている。インバータＩＮＶ４〜ＩＮＶ６は、インバータＩＮＶ１〜ＩＮＶ３とは別にリング状に直列接続されている。インバータＩＮＶ１の出力端子（ノード）とインバータＩＮＶ４の出力端子（ノード）との間には、インバータＩＮＶ７，ＩＮＶ８が互いに異なる向きに接続されている。なお、インバータＩＮＶ７，ＩＮＶ８は、インバータＩＮＶ１，ＩＮＶ４のそれぞれの出力状態が変化する時間を揃える為の素子として機能する。インバータＩＮＶ２の出力端子（ノード）とインバータＩＮＶ５の出力端子（ノード）との間には、インバータＩＮＶ９，ＩＮＶ１０が互いに異なる向きに接続されている。なお、インバータＩＮＶ９，ＩＮＶ１０は、インバータＩＮＶ２，ＩＮＶ５のそれぞれの出力状態が変化する時間を揃える為の素子として機能する。インバータＩＮＶ３の出力端子（ノード）とインバータＩＮＶ６の出力端子（ノード）との間には、インバータＩＮＶ１１，ＩＮＶ１２が互いに異なる向きに接続されている。なお、インバータＩＮＶ１１，ＩＮＶ１２は、インバータＩＮＶ３，ＩＮＶ６のそれぞれの出力状態が変化する時間を揃える為の素子として機能する。

リングオシレータ１５Ｙは、加算器１４からの電流Ｉｒｏを駆動電流として各インバータＩＮＶ１〜ＩＮＶ１２に供給することにより、電流Ｉｒｏに応じた周波数の発振信号（差動信号）を生成している。なお、図３に示すリングオシレータ１５Ｙでは、出力がＨレベルのインバータの数と、出力がＬレベルのインバータの数が、同じになるため、駆動電流Ｉｒｏが変動することを防止することができる。

なお、図２及び図３の例では、３個のインバータがリング状に直列接続される場合を例に説明したが、これに限られず、奇数個のインバータがリング状に直列接続されていればよい。

ここで改めて、従来技術と本実施例に示すＰＬＬ回路１について考察する。図２３に記載する古典的回路では、電圧電流変換回路５０５の前段に抵抗素子Ｒｐｒが設けられている。抵抗素子Ｒｐｒのデバイス雑音電圧は、

で表される。なお、ｋは、ボルツマン定数を示す。Ｔは、絶対温度を示す。したがって、抵抗素子Ｒｐｒに起因する出力雑音は、以下の式（５）のように表される。

なお、ＨＰＦは、抵抗素子ＲｐｒからＰＬＬ回路５００の出力への伝達関数を示す。

帯域が決まると、それに応じてＨＰＦが決まる。また、上記したように、仕様によりＶＣＯ５０４の発振周波数が決まると、それに応じて、電圧電流変換回路５０５のトランスコンダクタンスｇｍ、及び、発振器５０６のゲインＫｃｃｏも決まる。

近年では、ＰＬＬ回路の高速化に伴い、図２３でＶＣＯ５０４に要求される発振周波数が大きくなっているため、発振器５０６のゲインＫｃｃｏは上昇している。また、ＰＬＬ回路の低電圧化に伴い、アナログ回路の動作電圧範囲が狭くなっているため、電圧電流変換回路５０５のトランスコンダクタンスｇｍは増加する傾向にある。したがって、抵抗素子Ｒｐｒに起因する出力雑音は増加する一方である。

特許文献１の構成（図２６）の場合も、抵抗素子６１０が設けられ、さらには、アンプ６１１も設けられている。抵抗素子６１０が雑音発生源となり、さらには、アンプ６１１も雑音発生源となるため、図２３に示す古典的なＰＬＬ回路と同様に、出力雑音は増加してしまう。

一方、図１に示すＰＬＬ回路１では、電圧電流変換回路１３３に抵抗Ｒｐｒが設けられておらず、雑音発生源が無いため、ロングタームジッタの改善が可能となる。つまり、本実施例に示すＰＬＬ回路１は、特許文献１のＰＬＬ回路６００よりもロングタームジッタを削減することが可能となり、仕様の範囲内に抑えることができる。

（出力雑音の詳細な説明）
続いて、本実施の形態にかかるＰＬＬ回路１の抵抗素子Ｒｐｒに起因する出力雑音について、さらに詳細に説明する。

まず、積分パス１３の出力電流Ｉｖｉは、以下の式（６）のように表される。

Ｉｖｉ＝ｇｍ×Ｉｉｎｔ／（ｓＣｉｎｔ） ・・・（６）

なお、Ｉｖｉは、積分パス１３の出力電流Ｉｖｉの電流値を示す。ｇｍは、ＶＩＣ回路１３３のトランスコンダクタンス［Ａ／Ｖ］を示す。Ｉｉｎｔは、チャージポンプ１３１の出力電流値を示す。Ｃｉｎｔは、容量素子Ｃｉｎｔの容量値を示す。ｓは、ラプラス演算子を示す。

したがって、加算器１４の出力電流Ｉｒｏは、以下の式（７）のように表される。

なお、Ｉｐｒは、チャージポンプ１２１の出力電流値を示す。Ｃｐｒは、容量素子Ｃｐｒの容量値を示す。Ｒｐｒは、抵抗素子Ｒｐｒの抵抗値を示す。

式（７）より、図１に示すＰＬＬ回路１のオープンループの伝達関数Ｋｏｐ１は、以下の式（８）のように表される。

なお、Ａ＝Ｉｐｒ／Ｉｉｎｔである。また、Ｋｃｃｏは、発振器１５のゲイン［ｒａｄ／Ａ］を示す。Ｎは、分周器１６の分周比を示す。

図４は、図１に示すＰＬＬ回路１のオープンループ利得を示す図である。式（８）より、帯域、零点、高次の周波数は、それぞれ以下の式（９）、式（１０）、式（１１）のように表される。

帯域の周波数＝Ｉｐｒ・Ｋｃｃｏ／（２πＮ） ・・・（９）

零点の周波数＝Ｉｉｎｔ・ｇｍ／（Ｉｐｒ・Ｃｉｎｔ） ・・・（１０）

高次の周波数＝１／（Ｒｐｒ・Ｃｐｒ） ・・・（１１）

式（９）及び式（１０）からも明らかなように、帯域の周波数及び零点の周波数は、何れも抵抗素子Ｒｐｒの抵抗値に依存しないことが分かる。したがって、チャージポンプ１２１の出力電流Ｉｐｒを調整することにより、抵抗素子Ｒｐｒの抵抗値に関わらず、帯域の調整が可能である。

一方で、ＶＩＣ回路１３３のトランスコンダクタンスｇｍ、及び、チャージポンプ１２１の出力電流Ｉｐｒが決まった後に、チャージポンプ１３１の出力電流Ｉｉｎｔ、及び、容量素子Ｃｉｎｔの容量値を調整することにより、零点の調整が可能である。換言すると、チャージポンプ１３１の出力電流Ｉｉｎｔを調整することにより、容量素子Ｃｉｎｔの容量値を増大させることなく、零点の周波数の調整が可能である。このとき、抵抗素子Ｒｐｒの抵抗値は考慮しなくて良い。

ここで、図１に示すＰＬＬ回路１の抵抗素子Ｒｐｒに起因する出力雑音は、以下の式（１２）のように示される。

なお、ｋは、ボルツマン定数を示す。Ｔは、絶対温度を示す。ＨＰＦ１は、抵抗素子ＲｐｒからＰＬＬ回路１の出力への伝達関数を示す。

式（５）及び式（１２）より、図１に示すＰＬＬ回路１の抵抗素子Ｒｐｒに起因する出力雑音と、図２３に示すＰＬＬ回路５００の抵抗素子Ｒｐｒに起因する出力雑音と、を比較すると、以下の式（１３）のように表される。

ここで、抵抗雑音の出力への伝達関数(ＨＰＦ１、ＨＰＦ)は、ＰＬＬの帯域周波数をもったバンドパスフィルターであり、同等の帯域設計を行った場合には同等の伝達関数となるので、式（１３）が導ける。

通常、抵抗素子Ｒｐｒの抵抗値は数ｋΩであり、ＶＩＣ回路１３３のトランスコンダクタンスｇｍは数ｍＳである。したがって、Ｒｐｒ・ｇｍ≧１０となる。そのため、図１に示すＰＬＬ回路１の抵抗素子Ｒｐｒに起因する出力雑音は、従来技術と比較して、１０倍以上抑制される。また、図２５に示すＰＬＬ回路６００と異なり、アンプを備える必要が無いため、当該アンプの出力雑音が発生することもない。

なお、本明細書記載のＰＬＬ回路は、比例パスが、主に帰還信号ＦＢと基準信号Ｒｅｆとの位相差の調整を行い、積分パスが、ＰＬＬ回路の出力クロックの周波数の調整を行うようにしている。

実施の形態２
図５は、本発明の実施の形態２にかかるＰＬＬ回路１Ａの構成例を示す図である。ＰＬＬ回路１Ａは、図１に示すＰＬＬ回路１の具体的構成例を示す図である。

ＰＬＬ回路１Ａは、位相比較器１１Ａと、比例パス１２Ａと、積分パス１３Ａと、加算器１４Ａと、発振器１５Ａと、分周器１６Ａと、を備える。比例パス１２Ａには、チャージポンプ（第１チャージポンプ）１２１Ａと、フィルタ１２２Ａと、が設けられている。積分パス１３Ａには、チャージポンプ（第２チャージポンプ）１３１Ａと、積分器１３２Ａと、ＶＩＣ回路１３３Ａと、が設けられている。

位相比較器１１Ａは、図１における位相比較器１１に対応する。比例パス１２Ａは、図１における比例パス１２に対応する。積分パス１３Ａは、図１における積分パス１３に対応する。加算器１４Ａは、図１における加算器１４に対応する。発振器１５Ａは、図１における発振器１５に対応する。分周器１６Ａは、図１における分周器１６に対応する。チャージポンプ１２１Ａは、図１におけるチャージポンプ１２１に対応する。フィルタ１２２Ａは、図１におけるフィルタ１２２に対応する。チャージポンプ１３１Ａは、図１におけるチャージポンプ１３１に対応する。積分器１３２Ａは、図１における積分器１３２に対応する。ＶＩＣ回路１３３Ａは、図１におけるＶＩＣ回路１３３に対応する。

（位相比較器１１Ａ）
位相比較器１１Ａは、基準信号Ｒｅｆ及び帰還信号ＦＢの位相差を検出し、位相差に応じたパルス幅の信号ｄｅｃ，ｉｎｃを出力する。この信号ｄｅｃ、ｉｎｃのパルス幅に応じて、後述するスイッチ素子ＳＷ１１、ＳＷ１２，ＳＷ２１、ＳＷ２２のオンオフ制御を行う。

なお、スイッチ素子ＳＷ１１とスイッチ素子ＳＷ１２とが共にオンするような、あるいは、スイッチ素子ＳＷ２１とスイッチ素子ＳＷ２２とが共にオンするような、信号ｄｅｃ，ｉｎｃのそれぞれのパルスの一部または全部が重なり合うオーバーラップ時間を持たせるような設計も可能である。しかしながら、本実施例にあっては、説明の簡単化のため、このオーバーラップ時間を持たない制御を行う場合について最初に説明する。

位相比較器１１Ａは、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より遅れている場合、後述するスイッチＳＷ１１とスイッチＳＷ２２とをオフする信号ｄｅｃを出力し、後述するスイッチＳＷ１２とＳＷ２１とが位相差に応じた期間オンするパルス幅の信号ｉｎｃを出力する。一方、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より進んでいる場合、スイッチＳＷ１２とスイッチＳＷ２１とをオフする信号ｉｎｃを出力し、スイッチＳＷ１１とＳＷ２１とが位相差に応じた期間オンするパルス幅の信号ｄｅｃを出力する。

（比例パス１２Ａ）
比例パス１２Ａにおいて、チャージポンプ１２１Ａは、一定の電流を流す定電流源Ｉ１１，Ｉ１２と、スイッチ素子ＳＷ１１，ＳＷ１２と、を有する。

ここで、スイッチ素子ＳＷ１１，ＳＷ１２は、ＰまたはＮチャネルＭＯＳトランジスタで構成されるのが一般的である。また、定電流源Ｉ１１，Ｉ１２は、例えば、それぞれのゲートに参照電位が印加されたＰまたはＮチャネルＭＯＳトランジスタで構成されるのが一般的である。

また、スイッチ素子ＳＷ１１が上記した位相比較器１１Ａからの信号ｄｅｃにより所望の電流を流せる場合（すなわち定電流源Ｉ１１が所望の電流を流せる場合）には、スイッチ素子ＳＷ１１と定電流源Ｉ１１は、１つのＭＯＳトランジスタで構成されても良い。同様に、スイッチ素子ＳＷ１２が上記した位相比較器１１Ａからの信号ｉｎｃにより所望の電流を流せる場合（すなわち定電流源Ｉ１２が所望の電流を流せる場合）には、スイッチ素子ＳＷ１２と定電流源Ｉ１２は、１つのＭＯＳトランジスタで構成されても良い。

定電流源Ｉ１１、スイッチ素子ＳＷ１１、スイッチ素子ＳＷ１２及び定電流源Ｉ１２を４つの素子で構成する場合、定電流源Ｉ１１、スイッチ素子ＳＷ１１、スイッチ素子ＳＷ１２及び定電流源Ｉ１２は、電源電圧端子（ノード）（基準電圧端子（ノード））ＶＤＤと接地電圧端子（ノード）ＧＮＤとの間に直列に接続される。なお、スイッチ素子ＳＷ１１と定電流源Ｉ１１とが一つのＭＯＳトランジスタで構成され、スイッチ素子ＳＷ１２と定電流源Ｉ１２とが一つのＭＯＳトランジスタで構成される場合には、これら２つのＭＯＳトランジスタが電源電圧端子（ノード）ＶＤＤと接地電圧端子（ノード）ＧＮＤとの間に直列接続される。

なお、本実施の形態では、図５に示すように、チャージポンプ１２１Ａにおいて、信号ｄｅｃの入力ノードをＮ１１、信号ｉｎｃの入力ノードをＮ１２、出力ノードをＮ１３とする。

以下、定電流源Ｉ１１、スイッチ素子ＳＷ１１、スイッチ素子ＳＷ１２及び定電流源Ｉ１２を４つの素子で構成する場合、その具体的な構成について説明する。

定電流源Ｉ１１は、電源電圧端子（ノード）ＶＤＤとスイッチ素子ＳＷ１１の第１の端子（ノード）との間に配備される。スイッチ素子ＳＷ１１は、制御端子（ノード）に位相比較器１１Ａからの信号ｄｅｃを受ける。そして、信号ｄｅｃによりスイッチ素子ＳＷ１１の第１の端子（ノード）と第２の端子（ノード）の導通・非導通が制御される。

定電流源Ｉ１２は、接地電圧端子（ノード）ＧＮＤとスイッチ素子ＳＷ１２の第１の端子（ノード）との間に配備される。スイッチ素子ＳＷ１２は、制御端子（ノード）に位相比較器１１Ａからの信号ｉｎｃを受ける。そして、信号ｉｎｃによりスイッチ素子ＳＷ１２の第１の端子（ノード）と第２の端子（ノード）の導通・非導通が制御される。

スイッチ素子ＳＷ１１の第２の端子（ノード）とスイッチ素子ＳＷ１２の第２の端子（ノード）とが接続され、この接続ノードが、チャージポンプ１２１Ａの出力（ノードＮ１３）となる。

ここで、定電流源Ｉ１２がスイッチ素子ＳＷ１２のオン時に流す電流をＩｕｐ２、定電流源Ｉ１１がスイッチ素子ＳＷ１１のオン時に流す電流をＩｄｏｗｎ２、チャージポンプ１２１Ａの出力から後述のフィルタ１２２Ａに流れ出す電流をＩｐｒとする。

Ｉｐｒは、Ｉｕｐ２とＩｄｏｗｎ２との差分電流である。チャージポンプ１２１Ａは上述の電流Ｉｐｒ（＝Ｉｄｏｗｎ２−Ｉｕｐ２）をフィルタ１２２Ａに出力する。

例えば、スイッチ素子ＳＷ１１がオンし、スイッチ素子ＳＷ１２がオフすると、定電流源Ｉ１１からスイッチ素子ＳＷ１１を介してフィルタ１２２Ａに向けて電流Ｉｄｏｗｎ２に相当する電流Ｉｐｒが流れる。一方、スイッチ素子ＳＷ１１がオフし、スイッチ素子ＳＷ１２がオンすると、フィルタ１２２Ａ側からスイッチ素子ＳＷ１２を介して定電流源Ｉ１２に向けて電流Ｉｕｐ２に相当する電流Ｉｐｒが流れる。

フィルタ１２２Ａは、図１に示すフィルタ１２２と同じ構成である。つまり、フィルタ１２２Ａは、チャージポンプ１２１Ａの出力電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを出力する。

（積分パス１３Ａ）
比例パスのチャージポンプ１２１Ａ同様、積分パス１３Ａにおいて、チャージポンプ１３１Ａは、一定の電流を流す定電流源Ｉ２１，Ｉ２２と、スイッチ素子ＳＷ２１、ＳＷ２２と、を有する。

ここで、スイッチ素子ＳＷ２１、ＳＷ２２は、ＰまたはＮチャネルＭＯＳトランジスタで構成されるのが一般的である。また、定電流源Ｉ２１，Ｉ２２は、例えば、それぞれのゲートに参照電位が印加されたＰまたはＮチャネルＭＯＳトランジスタで構成されるのが一般的である。

また、スイッチ素子ＳＷ２１が上記した位相比較器１１Ａからの信号ｉｎｃにより所望の電流を流せる場合（すなわち定電流源Ｉ２１が所望の電流を流せる場合）には、スイッチ素子ＳＷ２１と定電流源Ｉ２１は、１つのＭＯＳトランジスタで構成されても良い。同様に、スイッチ素子ＳＷ２２が上記した位相比較器１１Ａからの信号ｄｅｃにより所望の電流を流せる場合（すなわち定電流源Ｉ２２が所望の電流を流せる場合）には、スイッチ素子ＳＷ２２と定電流源Ｉ２２は、１つのＭＯＳトランジスタで構成されても良い。

定電流源Ｉ２１、スイッチ素子ＳＷ２１、スイッチ素子ＳＷ２２及び定電流源Ｉ２２を４つの素子で構成する場合、定電流源Ｉ２１、スイッチ素子ＳＷ２１、スイッチ素子ＳＷ２２及び定電流源Ｉ２２は、電源電圧端子（ノード）（基準電圧端子（ノード））ＶＤＤと接地電圧端子（ノード）ＧＮＤとの間に直列に接続される。なお、スイッチ素子ＳＷ２１と定電流源Ｉ２１とが一つのＭＯＳトランジスタで構成され、スイッチ素子ＳＷ２２と定電流源Ｉ２２とが一つのＭＯＳトランジスタで構成される場合には、これら２つのＭＯＳトランジスタが電源電圧端子（ノード）ＶＤＤと接地電圧端子（ノード）ＧＮＤとの間に直列接続される。

なお、本実施の形態では、図５に示すように、チャージポンプ１３１Ａにおいて、信号ｄｅｃの入力ノードをＮ２２、信号ｉｎｃの入力ノードをＮ２１、出力ノードをＮ２３とする。

以下、定電流源Ｉ２１、スイッチ素子ＳＷ２１、スイッチ素子ＳＷ２２及び定電流源Ｉ２２を４つの素子で構成する場合、その具体的な構成について説明する。

定電流源Ｉ２１は、電源電圧端子（ノード）ＶＤＤとスイッチ素子ＳＷ２１の第１の端子（ノード）との間に配備される。スイッチ素子ＳＷ２１は、制御端子（ノード）に位相比較器１１Ａからの信号ｉｎｃを受ける。そして、信号ｉｎｃによりスイッチ素子ＳＷ２１の第１の端子（ノード）と第２の端子（ノード）の導通・非導通が制御される。

定電流源Ｉ２２は、接地電圧端子（ノード）ＧＮＤとスイッチ素子ＳＷ２２の第１の端子（ノード）との間に配備される。スイッチ素子ＳＷ２２は、制御端子（ノード）に位相比較器１１Ａから信号ｄｅｃを受ける。そして、信号ｄｅｃによりスイッチ素子ＳＷ２２の第１の端子（ノード）と第２の端子（ノード）の導通・非導通が制御される。

スイッチ素子ＳＷ２１の第２の端子（ノード）とスイッチ素子ＳＷ２２の第２の端子（ノード）とが接続され、この接続ノードが、チャージポンプ１３１Ａの出力（ノードＮ２３）となる。

ここで、定電流源Ｉ２１がスイッチ素子ＳＷ２１のオン時に流す電流をＩｕｐ１、定電流源Ｉ２２がスイッチ素子ＳＷ２２のオン時に流す電流をＩｄｏｗｎ１、チャージポンプ１３１Ａの出力から後述の積分器１３２Ａに流れ出す電流をＩｉｎｔとする。

Ｉｉｎｔは、Ｉｕｐ１とＩｄｏｗｎ１との差分電流である。チャージポンプ１３１Ａは上述の電流Ｉｉｎｔ（＝Ｉｕｐ１−Ｉｄｏｗｎ１）を積分器１３２Ａに出力する。

例えば、スイッチ素子ＳＷ２１がオンし、スイッチ素子ＳＷ２２がオフすると、定電流源Ｉ２１からスイッチ素子ＳＷ２１を介して積分器１３２Ａに向けて電流Ｉｕｐ１に相当する電流Ｉｉｎｔが流れる。一方、スイッチ素子ＳＷ２１がオフし、スイッチ素子ＳＷ２２がオンすると、積分器１３２Ａ側からスイッチ素子ＳＷ２２を介して定電流源Ｉ２２に向けて電流Ｉｄｏｗｎ１に相当する電流Ｉｉｎｔが流れる。

積分器１３２Ａは、図１に示す積分器１３２と同じ構成である。つまり、積分器１３２Ａは、チャージポンプ１３１Ａの出力電流Ｉｉｎｔを積分して積分結果ｖｉｎｔを出力する。

ＶＩＣ回路１３３Ａは、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｎ１と、抵抗素子（第１抵抗素子）Ｒｖｉと、を有する。トランジスタＮ１及び抵抗素子Ｒｖｉは、ノード（第１ノード）Ｘと接地電圧端子（ノード）ＧＮＤとの間に直列に接続されている。トランジスタＮ１は、第５トランジスタとも称する。

具体的には、トランジスタＮ１では、ドレインがノードＸに接続され、ソースが抵抗素子Ｒｖｉの一端に接続され、ゲートに積分器１３２Ａの積分結果ｖｉｎｔが供給される。抵抗素子Ｒｖｉの他端は、接地電圧端子（ノード）ＧＮＤに接続される。

トランジスタＮ１のソース−ドレイン間には、積分器１３２Ａの積分結果ｖｉｎｔに応じた電流Ｉｖｉが流れる。例えば、積分結果ｖｉｎｔの電圧レベルが大きいほど、トランジスタＮ１のソース−ドレイン間に流れる電流は大きくなり、積分結果ｖｉｎｔの電圧レベルが小さいほど、トランジスタＮ１のソース−ドレイン間に流れる電流は小さくなる。なお、本実施の形態では、ＶＩＣ回路１３３Ａの入力ノードをＮ３１とし、ＶＩＣ回路１３３Ａの出力ノードをＮ３２とする。

本実施例では、比例パス１２Ａのチャージポンプ１２１Ａと積分パス１３Ａのチャージポンプ１３１Ａとは、位相比較器１１Ａからの信号ｄｅｃにより、スイッチ素子ＳＷ１１とＳＷ２２のオンオフ動作が同じとなるように構成される。また同様に比例パス１２Ａのチャージポンプ１２１Ａと積分パス１３Ａのチャージポンプ１３１Ａとは、位相比較器１１Ａからの信号ｉｎｃにより、スイッチ素子ＳＷ１２とＳＷ２１のオンオフ動作が同じとなるように構成される。

結果的に、本実施例は、信号ｄｅｃがチャージポンプ１２１Ａの出力ノード（Ｎ１３）に電流を流し出す方向に設定しているときに、チャージポンプ１３１Ａの出力ノード（Ｎ２３）から電流を引き出す方向に設定するように構成される。同様に、本実施例は、信号ｉｎｃがチャージポンプ１２１Ａの出力ノード（Ｎ１３）から電流を引き出す方向に設定しているとき、チャージポンプ１３１Ａの出力ノード（Ｎ２３）に電流を流し出す方向に設定するように構成される。そして最終的には、信号ｄｅｃと信号ｉｎｃによって設定された各スイッチ素子の動作により決まる電流がそれぞれの出力ノード（Ｎ１３，Ｎ２３）に流れる。

（加算器１４Ａ）
電流出力の加算器１４Ａを構成するトランジスタＰ１Ａ，Ｐ２Ａは、カレントミラー接続されている。具体的には、トランジスタＰ１Ａでは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ゲート及びドレインがノードＸに接続されている。トランジスタＰ２Ａでは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ゲートがノードＸに接続され、ドレインが発振器２５の入力端子（ノード）に接続される。なお、ノードＸは、抵抗素子Ｒｐｒの他端と、トランジスタＮ１のドレインと、にも接続されている。なお、トランジスタＰ１Ａは、第１トランジスタとも称する。トランジスタＰ２Ａは、第２トランジスタとも称する。

トランジスタＰ１Ａのソース−ドレイン間には、比例パス１２Ａの出力電流Ｉｐｒｏｐと、積分パス１３Ａの出力電流Ｉｖｉと、が足しあわされた電流が流れる。トランジスタＰ２Ａのソース−ドレイン間には、トランジスタＰ１Ａのソース−ドレイン間に流れる電流に比例した電流Ｉｒｏが流れる。そして、トランジスタＰ２Ａのドレイン電流Ｉｒｏが発振器１５Ａに供給される。なお、本実施の形態では、加算器１４Ａの入力ノードを上記したようにノードＸとし、加算器１４Ａの出力ノードをＮ４１とする。

（発振器１５Ａ及び分周器１６Ａ）
発振器１５Ａは、図１に示す発振器１５の場合と同様に、電流Ｉｒｏに応じた周波数の発振信号を出力する。例えば、発振器１５Ａは、電流Ｉｒｏが小さくなるほど、発振信号の周波数を小さくし、電流Ｉｒｏが大きくなるほど、発振信号の周波数を大きくする。分周器１６Ａは、図１に示す分周器１６Ａの場合と同様に、発振器１５Ａから出力された発振信号をＮ（Ｎは自然数）分周して帰還信号ＦＢとして出力する。

（ＰＬＬ回路１Ａの詳細な動作の説明）
続いて、図５に示すＰＬＬ回路１Ａの動作についてさらに詳細に説明する。まず、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より遅れている場合の動作について説明する。この場合、位相比較器１１Ａは、Ｌレベルに固定された信号ｄｅｃを出力し、かつ、位相差に応じたパルス幅の信号ｉｎｃを出力するものとする。

比例パス１２Ａにおいて、スイッチ素子ＳＷ１１は、信号ｄｅｃがＬレベルに固定されるため、オフする。一方、スイッチ素子ＳＷ１２は、信号ｉｎｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。したがって、ローパスフィルタ１２２Ａ側からスイッチ素子ＳＷ１２を介して定電流源Ｉ１２に向けて電流Ｉｐｒが流れる。

繰り返しになるが、ここでは説明を簡単化するため、位相比較器１１Ａは、Ｌレベルに固定された信号ｄｅｃを出力し、かつ、位相差に応じたパルス幅の信号ｉｎｃを出力するとしている。そのため、電流Ｉｐｒ＝Ｉｄｏｗｎ２−Ｉｕｐ２＝０−Ｉｕｐ２＝−Ｉｕｐ２が流れる。つまり、フィルタ１２２Ａからスイッチ素子ＳＷ１２の方向にＩｕｐ２の電流が流れることになる。

フィルタ１２２Ａは、電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを流す。ここでは、ノードＸ側からフィルタ１２２Ａ側に向けて電流Ｉｐｒｏｐが流れる。

図６は、電流Ｉｐｒ（破線）と電流Ｉｐｒｏｐ（実線）とを示す。電流Ｉｐｒは電流Ｉｐｒｏｒと比較して、その電流波形は十分に早い応答成分を有する。そのため、破線で示される電流Ｉｐｒは矩形波の形状で表される。一方、実線で示される電流Ｉｐｒｏｒは高周波成分が除去された電流波形で表される。なお、図６において、縦軸は電流値（矢印方向が負値）、横軸は時間を示す。

積分パス１３Ａにおいて、スイッチ素子ＳＷ２１は、信号ｉｎｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。一方、スイッチ素子ＳＷ２２は、信号ｄｅｃがＬレベルに固定されるため、オフする。したがって、定電流源Ｉ２１からスイッチ素子ＳＷ２１を介して積分器１３２Ａ側に向けて電流Ｉｉｎｔが流れる。

繰り返しになるが、ここでは説明を簡単化するため、位相比較器１１Ａは、Ｌレベルに固定された信号ｄｅｃを出力し、かつ、位相差に応じたパルス幅の信号ｉｎｃを出力するとしている。そのため、電流ｌｉｎｔ＝Ｉｕｐ１−Ｉｄｏｗｎ１＝Ｉｕｐ１−０＝Ｉｕｐ１が流れる。つまり、スイッチ素子ＳＷ２１から積分器１３２Ａの方向にＩｕｐ１の電流が流れることになる。

積分器１３２Ａでは、容量素子Ｃｉｎｔに電流Ｉｉｎｔの電荷が蓄積され、当該電荷に応じた電圧（積分結果）ｖｉｎｔが出力される。電圧ｖｉｎｔが大きくなるため、ＶＩＣ回路１３３Ａでは、ノードＸから接地電圧端子（ノード）ＧＮＤに向けて比較的大きな電流Ｉｖｉが流れる。

このように、ノードＸから比例パス１２Ａ側に向けて電流Ｉｐｒｏｐが流れ、かつ、ノードＸから積分パス１３Ａ側に向けて比較的大きな電流Ｉｖｉが流れるため、加算器１４ＡのトランジスタＰ１Ａのソース−ドレイン間に流れる電流は比較的大きくなる。それに伴って、トランジスタＰ２Ａのドレイン電流Ｉｒｏも比較的大きくなる。それにより、発振器１５Ａから出力される発振信号の周波数は大きくなる。それに伴って、分周器１６Ａの出力信号（帰還信号）ＦＢの周波数も大きくなる。その結果、遅れていた帰還信号ＦＢの位相が進められ、基準信号Ｒｅｆの位相と略一致するように調整される。

次に、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より進んでいる場合の動作について説明する。この場合、位相比較器１１Ａは、位相差に応じたパルス幅の信号ｄｅｃを出力し、かつ、Ｌレベルに固定された信号ｉｎｃを出力する。

比例パス１２Ａにおいて、スイッチ素子ＳＷ１１は、信号ｄｅｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。一方、スイッチ素子ＳＷ１２は、信号ｉｎｃがＬレベルに固定されるため、オフする。したがって、定電流源Ｉ１１からスイッチ素子ＳＷ１１を介してフィルタ１２２Ａ側に向けて電流Ｉｐｒが流れる。

繰り返しになるが、ここでは説明を簡単化するため、位相比較器１１Ａは、位相差に応じたパルス幅の信号ｄｅｃを出力し、かつ、Ｌレベルに固定された信号ｉｎｃを出力するとしている。そのため、電流Ｉｐｒ＝Ｉｄｏｗｎ２−Ｉｕｐ２＝Ｉｄｏｗｎ２−０＝Ｉｄｏｗｎ２が流れる。つまり、スイッチ素子ＳＷ１１からフィルタ１２２Ａの方向にＩｄｏｗｎ２の電流が流れることになる。

フィルタ１２２Ａは、電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを流す。ここでは、フィルタ１２２Ａ側からノードＸ側に向けて電流Ｉｐｒｏｐが流れる。

積分パス１３Ａにおいて、スイッチ素子ＳＷ２１は、信号ｉｎｃがＬレベルに固定されるため、オフする。一方、スイッチ素子ＳＷ２２は、信号ｄｅｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。したがって、積分器１３２Ａ側からスイッチ素子ＳＷ２２を介して定電流源Ｉ２２に向けて電流Ｉｉｎｔが流れる。

繰り返しになるが、ここでは説明を簡単化するため、位相比較器１１Ａは、位相差に応じたパルス幅の信号ｄｅｃを出力し、かつ、Ｌレベルに固定された信号ｉｎｃを出力するとしている。そのため、電流ｌｉｎｔ＝Ｉｕｐ１−Ｉｄｏｗｎ１＝０−Ｉｄｏｗｎ１＝−Ｉｄｏｗｎ１が流れる。つまり、積分器１３２Ａからスイッチ素子ＳＷ２２の方向にＩｄｏｗｎ１の電流が流れることになる。

積分器１３２Ａでは、電流Ｉｉｎｔの電荷が容量素子Ｃｉｎｔから放電される。そして、容量素子Ｃｉｎｔに蓄積されている電荷に応じた電圧（積分結果）ｖｉｎｔが出力される。電圧ｖｉｎｔが小さくなるため、ＶＩＣ回路１３３Ａでは、ノードＸから接地電圧端子（ノード）ＧＮＤに向けて比較的小さな電流Ｉｖｉが流れる。

このように、比例パス１２Ａ側からノードＸに向けて電流Ｉｐｒｏｐが流れ、かつ、ノードＸから積分パス１３Ａ側に向けて比較的小さな電流Ｉｖｉが流れるため、加算器１４ＡのトランジスタＰ１Ａのソース−ドレイン間に流れる電流は比較的小さくなる。それに伴って、トランジスタＰ２Ａのドレイン電流Ｉｒｏも比較的小さくなる。それにより、発振器１５Ａから出力される発振信号の周波数は小さくなる。それに伴って、分周器１６Ａの出力信号（帰還信号）ＦＢの周波数も小さくなる。その結果、進んでいた帰還信号ＦＢの位相が遅らされ、基準信号Ｒｅｆの位相と略一致するように調整される。

以上説明したように、上記では、簡単のため、位相比較器１１Ａから、チャージポンプの１２１Ａの２つのスイッチ素子ＳＷ１１，ＳＷ１２がともにオンするようなオーバーラップ時間を持たないものとして説明した（チャージポンプ１３１Ａも同様）。しかしながら、たとえオーバーラップ時間を持たせるように、位相比較器１１Ａが信号ｄｅｃ、ｉｎｃを出力したとしても、位相差情報は、信号ｄｅｃ、ｉｎｃの各スイッチ素子をオンさせるパルスの幅として情報が与えられている。つまり比例パス１２Ａのフィルタ１２２Ａや積分器１３２Ａには、それぞれ差分電流Ｉｐｒ、Ｉｉｎｔが与えられている。この差分電流Ｉｐｒ、Ｉｉｎｔが位相差情報をまさしく示すため、オーバーラップ時間を有していても、本回路は上述と同様の動作をさせることが可能である。

（チャージポンプ１２１Ａ，１３１Ａの具体的な構成例）
図７Ａ〜図７Ｆは、チャージポンプ１２１Ａの具体的な構成例を示す図である。図８Ａ〜図８Ｆは、チャージポンプ１３１Ａの具体的な構成例を示す図である。

図７Ａ〜図７Ｃ、図８Ａ〜図８Ｃは、各スイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２をオンするときに位相比較器１１Ａが出力する信号ｄｅｃ、ｉｎｃの信号レベルを"Ｈ"、オフするときの信号レベルを"Ｌ"、と規定した場合の具体例を示している。

図７Ａは、スイッチ素子ＳＷ１１をＰチャネルＭＯＳトランジスタ、スイッチ素子ＳＷ１２をＮチャネルＭＯＳトランジスタとした例である。この場合、スイッチ素子ＳＷ１１はＰチャネルトランジスタのため、このＰチャネルＭＯＳトランジスタをオンするためには、ノードＮ１１に印加される信号ｄｅｃを反転させる必要がある。このため、反転器ＩＶ１１が設けられる。なお、この反転器ＩＶ１１は、便宜上チャージポンプの内部回路として記載しているが、位相比較器１１Ａの出力に設けられても良い。

同様に、図８Ａは、スイッチ素子ＳＷ２１とＰチャネルＭＯＳトランジスタ、スイッチ素子ＳＷ２２をＮチャネルＭＯＳトランジスタとした例である。ノードＮ２１に印加される信号ｉｎｃを反転させる必要があるため、反転器ＩＶ２１が設けられている。なお、この反転器ＩＶ２１は、便宜上チャージポンプの内部回路として記載しているが、位相比較器１１Ａの出力に設けられても良い。

図７Ｂは、スイッチ素子ＳＷ１１、ＳＷ１２をともにＮチャネルＭＯＳトランジスタとした例である。この場合、スイッチ素子ＳＷ１１，ＳＷ１２は何れもＮチャネルＭＯＳトランジスタであるため、ノードＮ１１，Ｎ１２にそれぞれ印加される信号ｄｅｃ，ｉｎｃを反転させる必要はない。このため、反転器等の追加回路は不要である。

同様に、図８Ｂは、スイッチ素子ＳＷ２１、ＳＷ２２をともにＮチャネルＭＯＳトランジスタとした例である。ノードＮ２１，Ｎ２２にそれぞれ印加される信号ｄｅｃ，ｉｎｃを反転させる必要が無いため、反転器等の追加回路は不要である。

図７Ｃは、スイッチ素子ＳＷ１１、ＳＷ１２をともにＰチャネルＭＯＳトランジスタとした例である。この場合、ノードＮ１１，Ｎ１２にそれぞれ印加される信号ｄｅｃ，ｉｎｃを反転させる必要がある。このため、反転器ＩＶ１１，ＩＶ１２が設けられる。なお、これら反転器ＩＶ１１，ＩＶ１２は、便宜上チャージポンプの内部回路として記載しているが、位相比較器１１Ａの出力に設けられても良い。

同様にして、図８Ｃは、スイッチ素子ＳＷ２１，ＳＷ２２をともにＰチャネルＭＯＳトランジスタとした例である。ノードＮ２１，Ｎ２２にそれぞれ印加される信号ｄｅｃ，ｉｎｃを反転させる必要があるため、反転器ＩＶ２１，ＩＶ２２が設けられている。なお、これら反転器ＩＶ２１，ＩＶ２２は、便宜上チャージポンプの内部回路として記載しているが、位相比較器１１Ａの出力に設けられても良い。

図７Ｄ〜図７Ｆ、図８Ｄ〜図８Ｆは、各スイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２をオンするときに位相比較器１１Ａが出力する信号ｄｅｃ，ｉｎｃの信号レベルを"Ｌ"、オフするときの信号レベルを"Ｈ"と規定した場合の具体例を示している。図７Ｄ〜図７Ｆ、図８Ｄ〜図８Ｆの構成は、それぞれ、図７Ａ〜図７Ｃ、図８Ａ〜図８Ｃの構成のうち、スイッチ素子に用いられるトランジスタの極性を逆に置き換え、かつ、ＰチャネルＭＯＳトランジスタのゲート側に反転器を設けたものである。具体的な説明は省略する。

なお、後述する実施の形態にあっては、原則チャージポンプ１２１Ａ及びチャージポンプ１３１Ａには、同じ構成のものが用いられるものとする。そのため、後述する実施の形態にあっては、チャージポンプ１２１Ａに図７Ａの構成が採用される場合、チャージポンプ１３１Ａには図８Ａの構成が採用される。同様にして、チャージポンプ１２１Ａに図７Ｂ〜図７Ｆの構成が採用される場合、それぞれ、チャージポンプ１３１Ａには図８Ｂ〜図８Ｆの構成が採用される。

しかしながら、上述したチャージポンプ１２１Ａ，１３１Ａの具体的な構成例はすべて、信号ｄｅｃがチャージポンプ１２１Ａの出力ノード（Ｎ１３）に電流を流し出す方向に設定しているときに、チャージポンプ１３１Ａの出力ノード（Ｎ２３）から電流を引き出す方向に設定するように構成される。同様に、信号ｉｎｃがチャージポンプ１２１Ａの出力ノード（Ｎ１３）から電流を引き出す方向に設定しているとき、チャージポンプ１３１Ａの出力ノード（Ｎ２３）に電流を流し出す方向に設定するように構成される。このように構成されていれば、必ずしも、チャージポンプ１２１Ａ及びチャージポンプ１３１Ａには、同じ構成のものを用いなくてもかまわない。

また、ＶＩＣ回路１３３Ａの構成（図９Ａに示す構成）を、図９Ｂに示す構成に置き換えることも可能である。図９Ｂに示す構成は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｎ２を有する。トランジスタＮ２は、ドレインが出力ノードＮ３２（ノードＸ側）に接続され、ソースが接地電圧端子（ノード）ＧＮＤに接続され、ゲートが入力ノードＮ３１に接続される。なお、入力ノードＮ３１には、積分器１３２Ａの積分結果ｖｉｎｔが供給される。トランジスタＮ２のソース−ドレイン間には、積分器１３２Ａの積分結果ｖｉｎｔに応じた電流Ｉｖｉが流れる。積分結果ｖｉｎｔの電圧レベルが大きいほど、トランジスタＮ２のソース−ドレイン間に流れる電流は大きくなり、積分結果ｖｉｎｔの電圧レベルが小さいほど、トランジスタＮ２のソース−ドレイン間に流れる電流は小さくなる。

また、加算器１４Ａの構成（図１０Ａに示す構成）を、図１０Ｂ、図１０Ｃに示す構成に置き換えることも可能である。あるいは、加算器１４Ａは、単に図５のノードＸとノードＮ４１とを短絡する構成であっても良い。以下、図１０Ｂ、図１０Ｃに示す構成について具体的に説明する。

図１０Ｂに示す構成は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｐ１Ｂ〜Ｐ４Ｂを有する。トランジスタＰ１Ｂは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがトランジスタＰ３Ｂのソースに接続され、ゲートがノードＸに接続される。トランジスタＰ２Ｂは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがトランジスタＰ４Ｂのソースに接続され、ゲートがノードＸに接続される。トランジスタＰ３Ｂは、ドレインがノードＸに接続され、ゲートがトランジスタＰ４Ｂのゲートに接続される。トランジスタＰ４Ｂは、ドレインが出力ノードＮ４１に接続される。つまり、トランジスタＰ３Ｂは、トランジスタＰ１Ｂにカスコード接続されている。トランジスタＰ４Ｂは、トランジスタＰ２Ｂにカスコード接続されている。なお、トランジスタＰ１Ｂ〜Ｐ４Ｂは、それぞれ、第１〜第４トランジスタとも称する。また、トランジスタＰ３Ｂ，Ｐ４Ｂのそれぞれのゲートにはバイアス電圧ＶＢ１が印加される。

図１０Ｃに示す構成は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｐ１Ｃ〜Ｐ４Ｃと定電流源Ｉ１とを有する。トランジスタＰ１Ｃは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがノードＸに接続され、ゲートがトランジスタＰ３Ｃのドレインに接続される。トランジスタＰ２Ｃは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがトランジスタＰ４Ｃのソースに接続され、ゲートがトランジスタＰ３Ｃのドレインに接続される。トランジスタＰ３Ｃは、ソースがノードＸに接続され、ゲートがトランジスタＰ４Ｃのゲートに接続される。トランジスタＰ４Ｃは、ドレインが出力ノードＮ４１に接続される。定電流源Ｉ１は、トランジスタＰ３Ｃのドレインと、接地電圧端子（ノード）ＧＮＤと、の間に設けられる。なお、トランジスタＰ１Ｃ〜Ｐ４Ｃは、それぞれ、第１〜第４トランジスタとも称する。また、トランジスタＰ３Ｃ，Ｐ４Ｃのそれぞれのゲートにはバイアス電圧ＶＢ２が印加される。

また、図１０Ｄは、図１０Ｂに示す構成に対しバイアス電圧ＶＢ１（図１０Ｃに示す構成に対してはバイアス電圧ＶＢ２）を供給するバイアス電圧生成回路の構成例を示す図である。図１０Ｄに示すバイアス電圧生成回路は、１つのＰチャネルトランジスタ（以下、単にトランジスタと称す）Ｐ１０Ｄと電流源Ｉｖｂとを有する。トランジスタＰ１０Ｄは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ゲート及びドレインが電流源Ｉｖｂに接続される。電流源Ｉｖｂは、トランジスタＰ１０Ｄのゲート及びドレインと、接地電圧端子（ノード）ＧＮＤと、の間に設けられる。そして、図１０Ｄに示すバイアス電圧生成部は、トランジスタＰ１０Ｄのドレインの電圧をバイアス電圧ＶＢ１（ＶＢ２）として出力する。

以下、実施の形態３から実施の形態６において、図５に示すＰＬＬ回路１Ａのさらに詳細な構成例を示す。これらの詳細な構成例は、図７Ａ〜図７Ｆ、図８Ａ〜図８Ｆ、図９Ａ、図９Ｂ、図１０Ａ〜図１０Ｃ等に示される具体例のうちのいくつかを採用して、ＰＬＬ回路を構成したものである。

実施の形態３
図１１は、本発明の実施の形態３にかかるＰＬＬ回路２の構成例を示す図である。図１１では、図５に示すＰＬＬ回路１Ａのさらに詳細な構成例をＰＬＬ回路２として示している。

図１１に示すＰＬＬ回路２は、位相比較器２１と、比例パス２２と、積分パス２３と、加算器２４と、発振器２５と、分周器２６と、を備える。比例パス２２には、チャージポンプ（第１チャージポンプ）２２１と、フィルタ２２２と、が設けられている。積分パス２３には、チャージポンプ（第２チャージポンプ）２３１と、積分器２３２と、ＶＩＣ回路２３３と、が設けられている。加算器２４は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｐ１Ａ，Ｐ２Ａを有する。

位相比較器２１は、図１における位相比較器１１に対応する。比例パス２２は、図１における比例パス１２に対応する。積分パス２３は、図１における積分パス１３に対応する。加算器２４は、図１における加算器１４に対応する。発振器２５は、図１における発振器１５に対応する。分周器２６は、図１における分周器１６に対応する。チャージポンプ２２１は、図１におけるチャージポンプ１２１に対応する。フィルタ２２２は、図１におけるフィルタ１２２に対応する。チャージポンプ２３１は、図１におけるチャージポンプ１３１に対応する。積分器２３２は、図１における積分器１３２に対応する。ＶＩＣ回路２３３は、図１におけるＶＩＣ回路１３３に対応する。

図１１に示すＰＬＬ回路２は、チャージポンプ回路２２１として図７Ａに示す回路、チャージポンプ回路２３１として図８Ａに示す回路、ＶＩＣ回路２３３として図９Ａに示す回路、加算器２４として図１０Ａに示す回路、を採用したものである。したがって、後述するトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２は、それぞれ、図７Ａ，図８Ａに示されるスイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２に対応する。

（位相比較器２１）
位相比較器２１は、基準信号Ｒｅｆ及び帰還信号ＦＢの位相差を検出し、位相差に応じたパルス幅の信号ｄｅｃ，ｉｎｃを出力する。この信号ｄｅｃ、ｉｎｃのパルス幅に応じて、後述するトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２のオンオフ制御を行う。

なお、トランジスタＴｒ１１とトランジスタＴｒ１２とが共にオンするような、あるいは、トランジスタＴｒ２１とトランジスタＴｒ２２とが共にオンするような、信号ｄｅｃ，ｉｎｃのそれぞれのパルスの一部または全部が重なり合うオーバーラップ時間を持たせるような設計も可能である。しかしながら、本実施例にあっては、説明の簡単化のため、このオーバーラップ時間を持たない制御を行う場合について最初に説明する。

位相比較器２１は、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より遅れている場合、後述するトランジスタＴｒ１１とトランジスタＴｒ２２とをオフする信号ｄｅｃを出力し、後述するトランジスタＴｒ１２とトランジスタＴｒ２１とが位相差に応じた期間オンするパルス幅の信号ｉｎｃを出力する。一方、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より進んでいる場合、トランジスタＴｒ１２とトランジスタＴｒ２１とをオフする信号ｉｎｃを出力し、トランジスタＴｒ１１とトランジスタＴｒ２１とが位相差に応じた期間オンするパルス幅の信号ｄｅｃを出力する。

本実施の形態では、例えば、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より遅れている場合、位相比較器２１は、Ｌレベルに固定された信号ｄｅｃを出力し、かつ、位相差に応じたパルス幅の信号ｉｎｃを出力する。一方、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より進んでいる場合、位相比較器２１は、位相差に応じたパルス幅の信号ｄｅｃを出力し、かつ、Ｌレベルに固定された信号ｄｅｃを出力する。

（比例パス２２）
比例パス２２において、チャージポンプ２２１は、一定の電流を流す定電流源Ｉ１１，Ｉ１２と、スイッチ素子としてのＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ１１と、スイッチ素子としてのＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ１２と、反転器ＩＶ１１と、を有する。定電流源Ｉ１１、トランジスタＴｒ１１、トランジスタＴｒ１２及び定電流源Ｉ１２は、電源電圧端子（ノード）（基準電圧端子（ノード））ＶＤＤと接地電圧端子（ノード）ＧＮＤとの間に直列に接続されている。

具体的には、定電流源Ｉ１１では、入力端子（ノード）が電源電圧端子（ノード）ＶＤＤに接続され、出力端子（ノード）がトランジスタＴｒ１１のソースに接続される。トランジスタＴｒ１１では、ドレインがトランジスタＴｒ１２のドレインに接続され、ゲートに信号ｄｅｃの反転信号が供給される。トランジスタＴｒ１２では、ソースが定電流源Ｉ１２の入力端子（ノード）に接続され、ゲートに信号ｉｎｃが供給される。定電流源Ｉ１２では、出力端子（ノード）が接地電圧端子（ノード）ＧＮＤに接続される。そして、チャージポンプ２２１は、トランジスタＴｒ１１のドレインとトランジスタＴｒ１２のドレインとの間のノード（ノードＮ１３）に流れる電流Ｉｐｒを出力する。

例えば、トランジスタＴｒ１１がオンし、トランジスタＴｒ１２がオフすると、定電流源Ｉ１１からトランジスタＴｒ１１を介してフィルタ２２２に向けて電流Ｉｄｏｗｎ２に相当する電流Ｉｐｒが流れる。一方、トランジスタＴｒ１１がオフし、トランジスタＴｒ１２がオンすると、フィルタ２２２側からトランジスタＴｒ１２を介して定電流源Ｉ１２に向けて電流Ｉｕｐ２に相当する電流Ｉｐｒが流れる。

フィルタ２２２は、図１に示すフィルタ１２２と同じ構成である。つまり、フィルタ２２２は、チャージポンプ２２１の出力電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを出力する。

（積分パス２３）
比例パス２２のチャージポンプ２２１同様、積分パス２３において、チャージポンプ２３１は、一定の電流を流す定電流源Ｉ２１，Ｉ２２と、スイッチ素子としてのＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ２１と、スイッチ素子としてのＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ２２と、反転器ＩＶ２１と、を有する。定電流源Ｉ２１、トランジスタＴｒ２１、トランジスタＴｒ２２及び定電流源Ｉ２２は、電源電圧端子（ノード）（基準電圧端子（ノード））ＶＤＤと接地電圧端子（ノード）ＧＮＤとの間に直列に接続されている。

具体的には、定電流源Ｉ２１では、入力端子（ノード）が電源電圧端子（ノード）ＶＤＤに接続され、出力端子（ノード）がトランジスタＴｒ２１のソースに接続される。トランジスタＴｒ２１では、ドレインがトランジスタＴｒ２２のドレインに接続され、ゲートに信号ｉｎｃの反転信号が供給される。トランジスタＴｒ２２では、ソースが定電流源Ｉ２２の入力端子（ノード）に接続され、ゲートに信号ｄｅｃが供給される。定電流源Ｉ２２では、出力端子（ノード）が接地電圧端子（ノード）ＧＮＤに接続される。そして、チャージポンプ２３１は、トランジスタＴｒ２１のドレインとトランジスタＴｒ２２のドレインとの間のノード（ノードＮ２３）に流れる電流Ｉｉｎｔを出力する。

例えば、トランジスタＴｒ２１がオンし、トランジスタＴｒ２２がオフすると、定電流源Ｉ２１からトランジスタＴｒ２１を介して積分器２３２に向けて電流Ｉｕｐ１に相当する電流Ｉｉｎｔが流れる。一方、トランジスタＴｒ２１がオフし、トランジスタＴｒ２２がオンすると、積分器２３２側からトランジスタＴｒ２２を介して定電流源Ｉ２２に向けて電流Ｉｄｏｗｎ１に相当する電流Ｉｉｎｔが流れる。

積分器２３２は、図１に示す積分器１３２と同じ構成である。つまり、積分器２３２は、チャージポンプ２３１の出力電流Ｉｉｎｔを積分して積分結果ｖｉｎｔを出力する。

ＶＩＣ回路２３３は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｎ１と、抵抗素子（第１抵抗素子）Ｒｖｉと、を有する。トランジスタＮ１及び抵抗素子Ｒｖｉは、ノード（第１ノード）Ｘと接地電圧端子（ノード）ＧＮＤとの間に直列に接続されている。トランジスタＮ１は、第５トランジスタとも称する。

具体的には、トランジスタＮ１では、ドレインがノードＸに接続され、ソースが抵抗素子Ｒｖｉの一端に接続され、ゲートに積分器２３２の積分結果ｖｉｎｔが供給される。抵抗素子Ｒｖｉの他端は、接地電圧端子（ノード）ＧＮＤに接続される。

トランジスタＮ１のソース−ドレイン間には、積分器２３２の積分結果ｖｉｎｔに応じた電流Ｉｖｉが流れる。例えば、積分結果ｖｉｎｔの電圧レベルが大きいほど、トランジスタＮ１のソース−ドレイン間に流れる電流は大きくなり、積分結果ｖｉｎｔの電圧レベルが小さいほど、トランジスタＮ１のソース−ドレイン間に流れる電流は小さくなる。

（加算器２４）
電流出力の加算器２４を構成するトランジスタＰ１Ａ，Ｐ２Ａは、カレントミラー接続されている。具体的には、トランジスタＰ１Ａでは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ゲート及びドレインがノードＸに接続されている。トランジスタＰ２Ａでは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ゲートがノードＸに接続され、ドレインが発振器２５の入力端子（ノード）に接続される。なお、ノードＸは、抵抗素子Ｒｐｒの他端と、トランジスタＮ１のドレインと、にも接続されている。

トランジスタＰ１Ａのソース−ドレイン間には、比例パス２２の出力電流Ｉｐｒｏｐと、積分パス２３の出力電流Ｉｖｉと、が足しあわされた電流が流れる。トランジスタＰ２Ａのソース−ドレイン間には、トランジスタＰ１Ａのソース−ドレイン間に流れる電流に比例した電流Ｉｒｏが流れる。そして、トランジスタＰ２Ａのドレイン電流Ｉｒｏが発振器２５に供給される。

（発振器２５及び分周器２６）
発振器２５は、図１に示す発振器１５の場合と同様に、電流Ｉｒｏに応じた周波数の発振信号を出力する。例えば、発振器２５は、電流Ｉｒｏが小さくなるほど、発振信号の周波数を小さくし、電流Ｉｒｏが大きくなるほど、発振信号の周波数を大きくする。分周器２６は、図１に示す分周器１６の場合と同様に、発振器２５から出力された発振信号をＮ（Ｎは自然数）分周して帰還信号ＦＢとして出力する。

（ＰＬＬ回路２の詳細な動作の説明）
続いて、図１１に示すＰＬＬ回路２の動作についてさらに詳細に説明する。まず、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より遅れている場合の動作について説明する。この場合、位相比較器２１は、Ｌレベルに固定された信号ｄｅｃを出力し、かつ、位相差に応じたパルス幅の信号ｉｎｃを出力する。

比例パス２２において、トランジスタＴｒ１１は、信号ｄｅｃがＬレベルに固定されるため、オフする。一方、トランジスタＴｒ１２は、信号ｉｎｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。したがって、フィルタ２２２側からトランジスタＴｒ１２を介して定電流源Ｉ１２に向けて電流Ｉｐｒが流れる。

なお、位相比較器２１は、上記したように、Ｌレベルに固定された信号ｄｅｃを出力し、かつ、位相差に応じたパルス幅の信号ｉｎｃを出力している。そのため、電流Ｉｐｒ＝Ｉｄｏｗｎ２−Ｉｕｐ２＝０−Ｉｕｐ２＝−Ｉｕｐ２が流れる。つまり、フィルタ２２２からトランジスタＴｒ１２の方向にＩｕｐ２の電流が流れることになる。

フィルタ２２２は、電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを流す。ここでは、ノードＸ側からフィルタ２２２側に向けて電流Ｉｐｒｏｐが流れる。

積分パス２３において、トランジスタＴｒ２１は、信号ｉｎｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。一方、トランジスタＴｒ２２は、信号ｄｅｃがＬレベルに固定されるため、オフする。したがって、定電流源Ｉ２１からトランジスタＴｒ２１を介して積分器２３２側に向けて電流Ｉｉｎｔが流れる。

なお、位相比較器２１は、上記したように、Ｌレベルに固定された信号ｄｅｃを出力し、かつ、位相差に応じたパルス幅の信号ｉｎｃを出力している。そのため、電流ｌｉｎｔ＝Ｉｕｐ１−Ｉｄｏｗｎ１＝Ｉｕｐ１−０＝Ｉｕｐ１が流れる。つまり、トランジスタＴｒ２１から積分器２３２の方向にＩｕｐ１の電流が流れることになる。

積分器２３２では、容量素子Ｃｉｎｔに電流Ｉｉｎｔの電荷が蓄積され、当該電荷に応じた電圧（積分結果）ｖｉｎｔが出力される。電圧ｖｉｎｔが大きくなるため、ＶＩＣ回路２３３では、ノードＸから接地電圧端子（ノード）ＧＮＤに向けて比較的大きな電流Ｉｖｉが流れる。

このように、ノードＸから比例パス２２側に向けて電流Ｉｐｒｏｐが流れ、かつ、ノードＸから積分パス２３側に向けて比較的大きな電流Ｉｖｉが流れるため、加算器２４のトランジスタＰ１Ａのソース−ドレイン間に流れる電流は比較的大きくなる。それに伴って、トランジスタＰ２Ａのドレイン電流Ｉｒｏも比較的大きくなる。それにより、発振器２５から出力される発振信号の周波数は大きくなる。それに伴って、分周器２６の出力信号（帰還信号）ＦＢの周波数も大きくなる。その結果、遅れていた帰還信号ＦＢの位相が進められ、基準信号Ｒｅｆの位相と略一致するように調整される。

次に、帰還信号ＦＢの位相が基準信号Ｒｅｆの位相より進んでいる場合の動作について説明する。この場合、位相比較器２１は、位相差に応じたパルス幅の信号ｄｅｃを出力し、かつ、Ｌレベルに固定された信号ｉｎｃを出力する。

比例パス２２において、トランジスタＴｒ１１は、信号ｄｅｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。一方、トランジスタＴｒ１２は、信号ｉｎｃがＬレベルに固定されるため、オフする。したがって、定電流源Ｉ１１からトランジスタＴｒ１１を介してフィルタ２２２側に向けて電流Ｉｐｒが流れる。

なお、位相比較器２１は、上記したように、位相差に応じたパルス幅の信号ｄｅｃを出力し、かつ、Ｌレベルに固定された信号ｉｎｃを出力している。そのため、電流Ｉｐｒ＝Ｉｄｏｗｎ２−Ｉｕｐ２＝Ｉｄｏｗｎ２−０＝Ｉｄｏｗｎ２が流れる。つまり、トランジスタＴｒ１１からフィルタ２２２の方向にＩｄｏｗｎ２の電流が流れることになる。

フィルタ２２２は、電流Ｉｐｒの高周波成分を除去した電流Ｉｐｒｏｐを流す。ここでは、フィルタ２２２側からノードＸ側に向けて電流Ｉｐｒｏｐが流れる。

積分パス２３において、トランジスタＴｒ２１は、信号ｉｎｃがＬレベルに固定されるため、オフする。一方、トランジスタＴｒ２２は、信号ｄｅｃが位相差に応じたパルス幅でＨレベルとなっている期間、オンする。したがって、積分器２３２側からトランジスタＴｒ２２を介して定電流源Ｉ２２に向けて電流Ｉｉｎｔが流れる。

なお、位相比較器２１は、上記したように、位相差に応じたパルス幅の信号ｄｅｃを出力し、かつ、Ｌレベルに固定された信号ｉｎｃを出力している。そのため、電流ｌｉｎｔ＝Ｉｕｐ１−Ｉｄｏｗｎ１＝０−Ｉｄｏｗｎ１＝−Ｉｄｏｗｎ１が流れる。つまり、積分器２３２からトランジスタＴｒ２２の方向にＩｄｏｗｎ１の電流が流れることになる。

積分器２３２では、電流Ｉｉｎｔの電荷が容量素子Ｃｉｎｔから放電される。そして、容量素子Ｃｉｎｔに蓄積されている電荷に応じた電圧（積分結果）ｖｉｎｔが出力される。電圧ｖｉｎｔが小さくなるため、ＶＩＣ回路２３３では、ノードＸから接地電圧端子（ノード）ＧＮＤに向けて比較的小さな電流Ｉｖｉが流れる。

このように、比例パス２２側からノードＸに向けて電流Ｉｐｒｏｐが流れ、かつ、ノードＸから積分パス２３側に向けて比較的小さな電流Ｉｖｉが流れるため、加算器２４のトランジスタＰ１Ａのソース−ドレイン間に流れる電流は比較的小さくなる。それに伴って、トランジスタＰ２Ａのドレイン電流Ｉｒｏも比較的小さくなる。それにより、発振器２５から出力される発振信号の周波数は小さくなる。それに伴って、分周器２６の出力信号（帰還信号）ＦＢの周波数も小さくなる。その結果、進んでいた帰還信号ＦＢの位相が遅らされ、基準信号Ｒｅｆの位相と略一致するように調整される。

以上説明したように、上記では、簡単のため、位相比較器２１から、チャージポンプの２２１の２つのトランジスタＴｒ１１，Ｔｒ１２がともにオンするようなオーバーラップ時間を持たないものとして説明した（チャージポンプ２３１も同様）。しかしながら、たとえオーバーラップ時間を持たせるように、位相比較器２１が信号ｄｅｃ、ｉｎｃを出力したとしても、位相差情報は、信号ｄｅｃ、ｉｎｃの各スイッチ素子をオンさせるパルスの幅として情報が与えられている。つまり比例パス２２のフィルタ２２２や積分器２３２には、それぞれ差分電流Ｉｐｒ、Ｉｉｎｔが与えられている。この差分電流Ｉｐｒ、Ｉｉｎｔが位相差情報をまさしく示すため、オーバーラップ時間を有していても、本回路は上述と同様の動作をさせることが可能である。

（ＰＬＬ回路１の変形例）
図１２は、図１１に示すＰＬＬ回路２の変形例をＰＬＬ回路３として示す図である。図１２に示すＰＬＬ回路３は、図１１に示すＰＬＬ回路２と比較して、積分パス上に設けられたＶＩＣ回路の構成が異なる。図１１では図９Ａに示す回路をＶＩＣ回路２３３としたが、ここでは図９Ｂに示す回路をＶＩＣ回路３３３としている。つまり、図１２に示すＰＬＬ回路３は、チャージポンプ回路２２１として図７Ａに示す回路、チャージポンプ回路２３１として図８Ａに示す回路、ＶＩＣ回路３３３として図９Ｂに示す回路、加算器２４として図１０Ａに示す回路、を採用している。

図１２に示すＰＬＬ回路３の積分パス３３は、積分パス２３と比較して、ＶＩＣ回路２３３に代えてＶＩＣ回路３３３を有する。ＶＩＣ回路３３３は、トランジスタＮ２のみを有し、抵抗素子Ｒｖｉを有しない。図１２に示すＰＬＬ回路３のその他の回路構成については、図１１に示すＰＬＬ回路２の場合と同様であるため、その説明を省略する。

図１２に示すＰＬＬ回路３では、ＶＩＣ回路３３３が抵抗素子Ｒｖｉを有しないため、回路規模が抑制される。一方、図１１に示すＰＬＬ回路２では、ＶＩＣ回路２３３が抵抗素子Ｒｖｉを有するため、その分回路規模が増大してしまう。しかしながら、図１１に示すＰＬＬ回路２では、ＶＩＣ回路２３３のトランスコンダクタンスｇｍがトランジスタＮ１及び抵抗素子Ｒｖｉによって決定されるため、温度やデバイスにより変動しやすいトランジスタＮ１のトランスコンダクタンスの影響を緩和することができる。

実施の形態４
図１３は、本発明の実施の形態４にかかるＰＬＬ回路４の構成例を示す図である。図１３に示すＰＬＬ回路４では、図１１に示すＰＬＬ回路２と比較して、加算器の構成が異なる。図１１では図１０Ａに示す回路を加算器２４としたが、ここでは図１０Ｂに示す回路を加算器４４としている。つまり、図１３に示すＰＬＬ回路４は、チャージポンプ回路２２１として図７Ａに示す回路、チャージポンプ回路２３１として図８Ａに示す回路、ＶＩＣ回路２３３として図９Ａに示す回路、加算器４４として図１０Ｂに示す回路、を採用している。以下、具体的に説明する。

図１３に示すＰＬＬ回路４は、加算器２４に代えて加算器４４を有する。加算器４４は、電流出力の加算器であって、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｐ１Ｂ〜Ｐ４Ｂを有する。トランジスタＰ１Ｂは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがトランジスタＰ３Ｂのソースに接続され、ゲートがノードＸに接続される。トランジスタＰ２Ｂは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがトランジスタＰ４Ｂのソースに接続され、ゲートがノードＸに接続される。トランジスタＰ３Ｂは、ドレインがノードＸに接続され、ゲートがトランジスタＰ４Ｂのゲートに接続される。トランジスタＰ４Ｂは、ドレインが出力ノードＮ４１（発振器２５の入力端子（ノード））に接続される。つまり、トランジスタＰ３Ｂは、トランジスタＰ１Ｂにカスコード接続されている。トランジスタＰ４Ｂは、トランジスタＰ２Ｂにカスコード接続されている。

また、トランジスタＰ３Ｂ，Ｐ４Ｂのそれぞれのゲートにはバイアス電圧ＶＢ１が印加される。バイアス電圧ＶＢ１は、例えば、図１０Ｄに示すようなバイアス電圧生成回路によって生成される。図１０Ｄに示すバイアス電圧生成回路は、１つのＰチャネルトランジスタＰ１０Ｄと電流源Ｉｖｂとを有する。トランジスタＰ１０Ｄは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ゲート及びドレインが電流源Ｉｖｂに接続される。電流源Ｉｖｂは、トランジスタＰ１０Ｄのゲート及びドレインと、接地電圧端子（ノード）ＧＮＤと、の間に設けられる。そして、図１０Ｄに示すバイアス電圧生成部は、トランジスタＰ１０Ｄのドレインの電圧をバイアス電圧ＶＢ１として出力する。なお、所望の電位のバイアス電圧ＶＢ１を生成できるのであれば、バイアス電圧生成部の構成は図１０Ｄに示す構成に限られずどのような構成でも良い。

図１３に示すＰＬＬ回路４のその他の回路構成及び動作については、図１１に示すＰＬＬ回路２の場合と同様であるため、その説明を省略する。

図１１に示すＰＬＬ回路２では、電源電圧ＶＤＤの変動に対してトランジスタＰ２Ａのソース−ドレイン間に流れる電流の変化量が大きい。一方、図１３に示すＰＬＬ回路４では、トランジスタＰ３Ｂ，Ｐ４Ｂがさらに設けられているため、電源電圧ＶＤＤの変動に対してトランジスタＰ２Ｂのソース−ドレイン間に流れる電流の変化量が比較的小さい。つまり、図１３に示すＰＬＬ回路４は、電源電圧ＶＤＤの変動に対する電流Ｉｒｏの変化量を小さくすることができる。

実施の形態５
図１４は、本発明の実施の形態５にかかるＰＬＬ回路５の構成例を示す図である。図１４に示すＰＬＬ回路５では、図１１に示すＰＬＬ回路２と比較して、加算器の構成が異なる。図１１では図１０Ａに示す回路を加算器２４としたが、ここでは図１０Ｃに示す回路を加算器５４としている。つまり、図１４に示すＰＬＬ回路５は、チャージポンプ回路２２１として図７Ａに示す回路、チャージポンプ回路２３１として図８Ａに示す回路、ＶＩＣ回路２３３として図９Ａに示す回路、加算器５４として図１０Ｃに示す回路、を採用している。以下、具体的に説明する。

図１４に示すＰＬＬ回路５は、加算器２４に代えて加算器５４を有する。加算器５４は、電流出力の加算器であって、ＰチャネルＭＯＳトランジスタＰ１Ｃ〜Ｐ４Ｃと、一定の電流を流す定電流源Ｉ１と、を有する。トランジスタＰ１Ｃは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがノードＸに接続され、ゲートがトランジスタＰ３Ｃのドレインに接続される。トランジスタＰ２Ｃは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ドレインがトランジスタＰ４Ｃのソースに接続され、ゲートがトランジスタＰ３Ｃのドレインに接続される。トランジスタＰ３Ｃは、ソースがノードＸに接続され、ゲートがトランジスタＰ４Ｃのゲートに接続される。トランジスタＰ４Ｃは、ドレインが出力ノードＮ４１（発振器２５の入力端子（ノード））に接続される。定電流源Ｉ１は、トランジスタＰ３Ｃのドレインと、接地電圧端子（ノード）ＧＮＤと、の間に設けられる。

また、トランジスタＰ３Ｃ，Ｐ４Ｃのそれぞれのゲートにはバイアス電圧ＶＢ２が印加される。バイアス電圧ＶＢ２は、例えば、図１０Ｄに示すようなバイアス電圧生成回路によって生成される。図１０Ｄに示すバイアス電圧生成回路は、１つのＰチャネルトランジスタＰ１０Ｄと電流源Ｉｖｂとを有する。トランジスタＰ１０Ｄは、ソースが電源電圧端子（ノード）ＶＤＤに接続され、ゲート及びドレインが電流源Ｉｖｂに接続される。電流源Ｉｖｂは、トランジスタＰ１０Ｄのゲート及びドレインと、接地電圧端子（ノード）ＧＮＤと、の間に設けられる。そして、図１０Ｄに示すバイアス電圧生成部は、トランジスタＰ１０Ｄのドレインの電圧をバイアス電圧ＶＢ２として出力する。なお、所望の電位のバイアス電圧ＶＢ２を生成できるのであれば、バイアス電圧生成部の構成は図１０Ｄに示す構成に限られずどのような構成でも良い。

図１４に示すＰＬＬ回路５のその他の回路構成及び動作については、図１１に示すＰＬＬ回路２の場合と同様であるため、その説明を省略する。

本発明にかかるＰＬＬ回路では、発振信号の周波数範囲が広い場合、それに応じて、ＶＩＣ回路の電流範囲も広くなる。ここで、例えば、図１１に示すＰＬＬ回路２では、ＶＩＣ回路２３３とトランジスタＰ１Ａのゲートとが直接接続されている。そのため、トランジスタＰ１Ａのゲート電圧Ｖ２は、ＶＩＣ回路２３３の飽和範囲を確保できるように広範囲に設定可能である必要がある。したがって、トランジスタＰ１Ａのサイズはある程度大きなものが要求される。通常、トランジスタＰ１Ａのゲート幅Ｗが小さいほど熱雑音は抑制されるため、図１１に示すＰＬＬ回路２では、熱雑音を十分に抑制できない可能性がある。

一方、図１４に示すＰＬＬ回路５では、ＶＩＣ回路２３３とトランジスタＰ１Ｃのゲートとは直接接続されていない。具体的には、ＶＩＣ回路２３３は、トランジスタＰ１Ｃのドレイン（ノードＸ）に接続され、トランジスタＰ１Ｃのゲートは、定電流源Ｉ１に接続されている。図１４に示すＰＬＬ回路５では、トランジスタＰ１Ｃのゲート電圧をＶＩＣ回路２３３の電流範囲とは無関係に設定可能であるため、トランジスタＰ１Ｃのゲート幅を小さくして熱雑音を十分に抑制することができる。

実施の形態６
図１５は、本発明の実施の形態６にかかるＰＬＬ回路６の構成例を示す図である。図１５に示すＰＬＬ回路６では、図１１に示すＰＬＬ回路２と比較して、加算器の構成が異なる。具体的には、図１５に示すＰＬＬ回路６において、加算器は、トランジスタ等によって構成されておらず、ノードＸにて加算された電流Ｉｒｏをそのまま発振器２５に供給している。図１５に示すＰＬＬ回路６のその他の回路構成及び動作については、図１１に示すＰＬＬ回路２の場合と同様であるため、その説明を省略する。

このような回路構成でも、上記した他の実施の形態にかかるＰＬＬ回路と同様の効果を奏することができる。

（本発明にかかるＰＬＬ回路のその他の構成例）
図１６〜図２０は、本発明にかかるＰＬＬ回路のその他の構成例をそれぞれＰＬＬ回路２Ａ〜６Ａとして示す図である。図１６〜図２０に示すＰＬＬ回路２Ａ〜６Ａの構成は、それぞれ、図１１〜図１５に示すＰＬＬ回路２〜６の構成のうち、チャージポンプに設けられたＰチャネルＭＯＳトランジスタＴｒ１１、Ｔｒ２１を極性の異なるＮチャネルＭＯＳトランジスタＴｒ１１，Ｔｒ２１に置き換え、かつ、反転器ＩＶ１１，ＩＶ２１を削除したものである。図１６〜図２０に示すＰＬＬ回路２Ａ〜６Ａのその他の回路構成及び動作については、それぞれ、図１１〜図１５に示すＰＬＬ回路２〜６と同様であるため、その説明を省略する。

なお、位相比較器２１Ａは、位相比較器２１に対応する。比例パス２２Ａは、比例パス２２に対応する。積分パス２３Ａ，３３Ａは、それぞれ積分パス２３に対応する。加算器２４Ａ，４４Ａ，５４Ａは、それぞれ加算器２４に対応する。発振器２５Ａは、発振器２５に対応する。分周器２６Ａは、分周器２６に対応する。チャージポンプ２２１Ａは、チャージポンプ２２１に対応する。フィルタ２２２Ａは、フィルタ２２２に対応する。チャージポンプ２３１Ａは、チャージポンプ２３１に対応する。積分器２３２Ａは、積分器２３２に対応する。ＶＩＣ回路２３３Ａ，３３３Ａは、それぞれＶＩＣ回路２３３に対応する。

図１６〜図２０に示すＰＬＬ回路２Ａ〜６Ａの場合でも、上記した実施の形態にかかるＰＬＬ回路と同様の効果を奏することができる。

（本発明にかかるＰＬＬ回路のレイアウト構成例）
次に、本発明にかかるＰＬＬ回路のレイアウト構成について、従来技術のＰＬＬ回路と比較しながら説明する。図２１は、図１に示す本発明にかかるＰＬＬ回路１のレイアウト構成例を示す図である。また、図２２は、図２３に示す従来技術のＰＬＬ回路５００のレイアウト構成を示す図である。

図２１に示すように、本発明にかかるＰＬＬ回路１のチップ上には、紙面の下部に容量素子Ｃｉｎｔが配置され、紙面の中央に容量素子Ｃｐｒが配置され、紙面の上部にＰＬＬ回路１を構成するその他の回路が配置される。ここで、図１に示すように、容量素子Ｃｐｒは電源電圧端子（ノード）ＶＤＤに接続され、容量素子Ｃｉｎｔは接地電圧端子（ノード）ＧＮＤに接続される。つまり、容量素子Ｃｐｒ，Ｃｉｎｔは、それぞれ異なる電圧源に接続される。換言すると、容量素子Ｃｐｒ，Ｃｉｎｔは、それぞれ異なる極性のＷＥＬＬ（ウェル）上に配置される。したがって、容量素子Ｃｐｒと容量素子Ｃｉｎｔとは、図２１からも明らかなように、ＷＥＬＬ（ウェル）分離等の結果、所定のスペース（間隔）を空けて配置される。

一方、図２２に示すように、従来技術のＰＬＬ回路５００のチップ上には、紙面の下部に容量素子Ｃｉｎｔが配置され、紙面の中央に容量素子Ｃｐｒが配置され、紙面の上部にＰＬＬ回路５００を構成するその他の回路が配置される。ここで、図２３に示すように、容量素子Ｃｐｒ，Ｃｉｎｔは、何れも接地電圧端子（ノード）ＧＮＤに接続される。つまり、容量素子Ｃｐｒ，Ｃｉｎｔは、共通の電圧源に接続される。したがって、容量素子Ｃｐｒと容量素子Ｃｉｎｔとは、図２２からも明らかなように、ＷＥＬＬ（ウェル）分離等の必要が無いため、図２１の場合と比較してほとんどスペースを空けずに配置される。

このように、本発明にかかるＰＬＬ回路１では、容量素子Ｃｐｒと容量素子Ｃｉｎｔとが従来よりも広いスペース（間隔）を空けて配置される。これは上記した他の実施の形態にかかるＰＬＬ回路においても同様のことが言える。

さらに、本発明にかかるＰＬＬ回路１では、容量素子Ｃｐｒ及び容量素子Ｃｉｎｔの極性が異なるため、それぞれ異なるデバイス上に配置されることも多い。これは上記した他の実施の形態にかかるＰＬＬ回路においても同様のことが言える。

なお、比例パスに設けられた容量素子Ｃｐｒは、積分パスに設けられた容量素子Ｃｉｎｔよりも、ＰＬＬ回路１のその他の内部回路の近傍に配置されるのが好ましい。これは、比例パス側は、積分パス側よりも、速く応答することが求められているからである。

（本願発明と従来技術との比較）
次に、本発明にかかるＰＬＬ回路と、特許文献２及び特許文献３に開示された従来技術のＰＬＬ回路と、の違いについて説明する。図２７は、特許文献２に開示されたＰＬＬ回路の構成を示す図である。図２８は、特許文献３に開示されたＰＬＬ回路の構成を示す図である。

まず、図２７に示す従来技術のＰＬＬ回路の場合、加算器ＡＤＤ（演算増幅器ＯＰＡ３）が、ローパスフィルタＬＰＦ（演算増幅器ＯＰＡ１）の出力電圧と、積分器ＩＮＴ（演算増幅器ＯＰＡ２）の出力電圧と、を加算した電圧を生成している。一方、本発明にかかるＰＬＬ回路では、加算器が、フィルタの出力電流Ｉｐｒｏｐと、積分器の出力電圧に応じた電流Ｉｖｉと、を加算している。つまり、従来技術の加算器が電圧加算であるのに対し、本発明の加算器は電流加算である。

さらに、図２７に示す従来技術のＰＬＬ回路の場合、ローパスフィルタＬＰＦ及び積分器ＩＮＴは、電圧を生成するために多くの抵抗素子及び容量素子を有している。一方、本発明にかかるＰＬＬ回路の場合、従来技術と異なり、フィルタ及び積分器は、合計１個の抵抗素子Ｒｐｒと２個の容量素子Ｃｐｒ，Ｃｉｎｔを少なくとも有していれば良い。

さらに、図２７に示す従来技術のＰＬＬ回路では、加算器ＡＤＤ，ローパスフィルタＬＰＦ及び積分器ＩＮＴがそれぞれ演算増幅器を備えているため、ＰＬＬ回路全体として出力雑音が大きくなってしまう可能性がある。一方、本発明にかかるＰＬＬ回路では、加算器、フィルタ及び積分器のいずれも演算増幅器を備えていないため、従来技術と異なり、ＰＬＬ回路全体として出力雑音が大きくなることはない。

さらに、図２７に示す従来技術のＰＬＬ回路の場合、ローパスフィルタＬＰＦ及び積分器ＩＮＴには、それぞれ位相比較器ＰＣ１，ＰＣ２（フリップフロップＦＦ１，ＦＦ２）からのＨレベル又はＬレベルの信号が供給される。一方、本発明にかかるＰＬＬ回路の場合、フィルタ及び積分器には、それぞれ電流出力型のチャージポンプからの出力電流Ｉｐｒ，Ｉｉｎｔが供給される。つまり、従来技術のローパスフィルタ及び積分器は電圧制御であるのに対し、本発明のフィルタ及び加算器は電流制御である。

さらに、図２７に示す従来技術のＰＬＬ回路は、２個の位相比較器ＰＣ１，ＰＣ２を備える。一方、本発明にかかるＰＬＬ回路は、１個の位相比較器を備える。

次に、図２８に示す従来技術のＰＬＬ回路の場合、電圧制御発振器が、比例回路の出力電圧と、積分回路の出力電圧と、に応じた周波数の発振信号を出力している。一方、本発明にかかるＰＬＬ回路の場合、電流制御型の発振器が、フィルタの出力電流Ｉｐｒｏｐと、積分器の出力電圧に応じた電流Ｉｖｉと、を加算した電流Ｉｒｏに応じた周波数の発振信号を出力している。つまり、従来技術のＰＬＬ回路が電圧制御であるのに対し、本発明にかかるＰＬＬ回路は電流制御である。

さらに、図２８に示す従来技術のＰＬＬ回路の場合、ローパスフィルタ及び積分器は、電圧を生成するために多くの抵抗素子及び容量素子を有している。一方、本発明にかかるＰＬＬ回路の場合、従来技術と異なり、フィルタ及び積分器は、合計１個の抵抗素子Ｒｐｒと２個の容量素子Ｃｐｒ，Ｃｉｎｔを少なくとも有していれば良い。

さらに、図２８に示す従来技術のＰＬＬ回路では、比例回路及び積分回路がそれぞれ演算増幅器を備えているため、ＰＬＬ回路全体として出力雑音が大きくなってしまう可能性がある。一方、本発明にかかるＰＬＬ回路では、フィルタ及び積分器のいずれも演算増幅器を備えていないため、従来技術と異なり、ＰＬＬ回路全体として出力雑音が大きくなることはない。

以上のように、上記実施の形態１〜５にかかるＰＬＬ回路では、積分用の容量素子Ｃｉｎｔと、フィルタを構成する抵抗素子Ｒｐｒと、が異なるパス上に設けられている。そのため、容量素子Ｃｉｎｔの容量値及び抵抗素子Ｒｐｒの抵抗値は、互いに影響されることなく、それぞれ個別に調整可能である。したがって、上記実施の形態にかかるＰＬＬ回路では、容量素子Ｃｉｎｔの容量値を大きくすることなく、抵抗素子Ｒｐｒの抵抗値を小さくすることができる。それにより、上記実施の形態にかかるＰＬＬ回路は、回路規模を増大させることなく、抵抗素子Ｒｐｒに起因する出力雑音を抑制することができる。その結果、上記実施の形態にかかるＰＬＬ回路は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑えることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＰＬＬ回路に設けられた全てのトランジスタの導電型を逆に入れ替え、かつ、電源電圧端子（ノード）及び接地電圧端子（ノード）に供給される電圧を逆に入れ替えた構成にも適宜変更可能である。

また、上記実施の形態では、電流出力型のチャージポンプがＮチャネルＭＯＳトランジスタにより構成された場合を例に説明したが、これに限られず、同様の動作を実現可能な他の回路構成に適宜変更可能である。

また、上記実施の形態では、ＰＬＬ回路が分周器を備えた場合を例に説明したが、これに限られず、分周する必要が無い場合には、特に備える必要はない。

例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
基準信号と帰還信号との位相差を検出する位相比較器と、
前記位相比較器の検出結果に応じた電流を出力する第１及び第２チャージポンプと、
前記第１チャージポンプの出力電流の高周波成分を除去した第１電流を出力するフィルタと、
前記第２チャージポンプの出力電流を積分する積分器と、
前記積分器の積分結果に応じた第２電流を出力する電圧電流変換回路と、
前記第１及び前記第２電流を加算して生成される第３電流に応じた周波数の発振信号を生成し、前記位相比較回路に帰還する発振器と、を備えたＰＬＬ回路。

（付記２）
前記第１及び前記第２電流を加算して前記第３電流を出力する加算器をさらに備えた、付記１に記載のＰＬＬ回路。

（付記３）
前記加算器は、
ソースが第１電源に接続され、ドレイン及びゲートが前記第１及び前記第２電流の供給される第１ノードに共通接続された第１トランジスタと、
ソースが前記第１電源に接続され、ゲートが前記第１ノードに接続され、ドレインが前記発振器に接続された第２トランジスタと、を有する、付記２に記載のＰＬＬ回路。

（付記４）
前記加算器は、
前記第１トランジスタのドレインと前記第１ノードとの間に設けられ、ゲートにバイアス電圧が供給される第３トランジスタと、
前記第２トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第４トランジスタと、をさらに有する、付記３に記載のＰＬＬ回路。

（付記５）
前記加算器は、
一定の電流を流す定電流源と、
ソースが第１電源に接続され、ドレインが前記第１及び前記第２電流の供給される第１ノードに接続され、ゲートが前記定電流源に接続された第１トランジスタと、
ソースが前記第１電源に接続され、ドレインが前記発振器に接続され、ゲートが前記定電流源に接続された第２トランジスタと、
前記第１ノードと前記定電流源との間に設けられ、ゲートにバイアス電圧が供給される第３トランジスタと、
前記第２トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第４トランジスタと、を有する、請求項２に記載のＰＬＬ回路。

（付記６）
前記加算器は、
前記第１及び前記第２の電流の供給される第１ノードの電流をそのまま前記第３電流として出力することを特徴とする、付記２に記載のＰＬＬ回路。

（付記７）
前記電圧電流変換回路は、
ゲートに前記積分器の積分結果が供給され、ソース−ドレイン間に流れる電流を前記第２電流として出力する第５トランジスタを有する、付記１〜６のいずれか一項に記載のＰＬＬ回路。

（付記８）
前記電圧電流変換回路は、
前記第５トランジスタに直列接続された第１抵抗素子をさらに有する、付記７に記載のＰＬＬ回路。

（付記９）
前記発振器の発振信号を分周して前記帰還信号として出力する分周器をさらに備えた、付記１〜８のいずれか一項に記載のＰＬＬ回路。

（付記１０）
前記フィルタは、
前記第１チャージポンプの出力電流が流れる第１信号線上に直列に設けられた第２抵抗素子と、
前記第１信号線と第１電源との間に設けられた第１容量素子と、を有する、付記１〜９のいずれか一項に記載のＰＬＬ回路。

（付記１１）
前記積分器は、
前記第２チャージポンプの出力電流が流れる第２信号線と、第２電源と、の間に設けられた第２容量素子を有する、付記１〜１０のいずれか一項に記載のＰＬＬ回路。

（付記１２）
前記フィルタは、
前記第１チャージポンプの出力電流が流れる第１信号線上に直列に設けられた第２抵抗素子と、
前記第１信号線と第１電源との間に設けられた第１容量素子と、を有し、
前記積分器は、
前記第２チャージポンプの出力電流が流れる第２信号線と、第２電源と、の間に設けられた第２容量素子を有する、付記１〜９のいずれか一項に記載のＰＬＬ回路。

（付記１３）
前記第１容量素子と前記第２容量素子とは、それぞれ異なる極性のウェル上に配置されることを特徴とする付記１２に記載のＰＬＬ回路。

（付記１４）
前記第１容量素子と前記第２容量素子とは、所定の間隔をあけて配置されることを特徴とする付記１２又は１３に記載のＰＬＬ回路。

（付記１５）
前記所定の間隔は、異なる極性のウェルが分離していることにより形成されたものであることを特徴とする付記１４に記載のＰＬＬ回路。

（付記１６）
前記第１容量素子は、前記第２容量素子よりも、他の内部回路の近傍に配置されることを特徴とする付記１２〜１５のいずれか一項に記載のＰＬＬ回路。

（付記１７）
前記第１容量素子は、前記第２容量素子と他の内部回路との間に配置されることを特徴とする付記１２〜１６のいずれか一項に記載のＰＬＬ回路。

１〜６，１Ａ〜６Ａ ＰＬＬ回路
１１，２１，１１Ａ，２１Ａ 位相比較器
１２，２２，１２Ａ，２２Ａ 比例パス
１３，２３，３３，１３Ａ，２３Ａ，３３Ａ 積分パス
１４，２４，４４，５４，１４Ａ，２４Ａ，４４Ａ，５４Ａ 加算器
１５，２５，１５Ａ，２５Ａ，１５Ｘ，１５Ｙ 発振器
１６，２６，１６Ａ，２６Ａ 分周器
１２１，１２１Ａ チャージポンプ
１２２，１２２Ａ フィルタ
１３１，１３１Ａ チャージポンプ
１３２，１３２Ａ 積分器
１３３，１３３Ａ 電圧電流変換回路
２２１，２２１Ａ チャージポンプ
２２２，２２２Ａ フィルタ
２３１，２３１Ａ チャージポンプ
３３３，３３３Ａ チャージポンプ
２３２，２３２Ａ 積分器
２３３，２３３Ａ 電圧電流変換回路
Ｃｐｒ，Ｃｉｎｔ 容量素子
Ｉ１，Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２，Ｉｖｂ 定電流源
ＩＶ１１，ＩＶ１２，ＩＶ２１，ＩＶ２２ 反転器
Ｎ１，Ｎ２，Ｐ１０Ｄ トランジスタ
Ｐ１Ａ，Ｐ２Ａ，Ｐ１Ｂ〜Ｐ４Ｂ，Ｐ１Ｃ〜Ｐ４Ｃ トランジスタ
Ｒｐｒ，Ｒｖｉ 抵抗素子
ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２ スイッチ素子
Ｔｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２ トランジスタ
ＩＮＶ１〜ＩＮＶ１２ インバータ
ＩＮＶ１Ａ〜ＩＮＶ３Ａ インバータ

Claims (6)

1. 基準信号と帰還信号との位相差を検出する位相比較器と、
   前記位相比較器の検出結果に応じた電流を出力する第１及び第２チャージポンプと、
   前記第１チャージポンプの出力電流の高周波成分を除去した第１電流を出力するフィルタと、
   前記第２チャージポンプの出力電流を積分する積分器と、
   前記積分器の積分結果に応じた第２電流を出力する電圧電流変換回路と、
   前記第１及び前記第２電流を加算して第３電流を出力する加算器と、
   前記第３電流に応じた周波数の発振信号を生成し、前記位相比較器に帰還する発振器と、を備え、
   前記加算器は、
   一定の電流を流す定電流源と、
   ソースが第１電源に接続され、ドレインが前記第１及び前記第２電流の供給される第１ノードに接続され、ゲートが前記定電流源に接続された第１トランジスタと、
   ソースが前記第１電源に接続され、ドレインが前記発振器に接続され、ゲートが前記定電流源に接続された第２トランジスタと、
   前記第１ノードと前記定電流源との間に設けられ、ゲートにバイアス電圧が供給される第３トランジスタと、
   前記第２トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第４トランジスタと、を有する、ＰＬＬ回路。
2. 前記電圧電流変換回路は、
   ゲートに前記積分器の積分結果が供給され、ソース−ドレイン間に流れる電流を前記第２電流として出力する第５トランジスタを有する、請求項１に記載のＰＬＬ回路。
3. 前記電圧電流変換回路は、
   前記第５トランジスタに直列接続された第１抵抗素子をさらに有する、請求項２に記載のＰＬＬ回路。
4. 前記発振器の発振信号を分周して前記帰還信号として出力する分周器をさらに備えた、請求項１〜３のいずれか一項に記載のＰＬＬ回路。
5. 前記フィルタは、
   前記第１チャージポンプの出力電流が流れる第１信号線上に直列に設けられた第２抵抗素子と、
   前記第１信号線と第１電源との間に設けられた第１容量素子と、を有する、請求項１〜４のいずれか一項に記載のＰＬＬ回路。
6. 前記積分器は、
   前記第２チャージポンプの出力電流が流れる第２信号線と、第２電源と、の間に設けられた第２容量素子を有する、請求項１〜５のいずれか一項に記載のＰＬＬ回路。

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