JP2011209489A - 表示装置、差動増幅回路、表示装置のデータ線駆動方法 - Google Patents

表示装置、差動増幅回路、表示装置のデータ線駆動方法 Download PDF

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Abstract

【課題】パネルが大型化し、また、垂直同期周波数が高くなったとしても、画質の劣化を防止することが可能な表示装置を実現する。
【解決手段】表示装置の備える差動増幅器は、正電源と負電源との間に直列に接続された第１、第２トランジスタと、その各々のドレインを共通に接続された出力端子と、第１カレントミラー回路と出力端子との間に設けられた第１位相補償容量と、第２カレントミラー回路と出力端子との間に設けられた第２位相補償容量とを備える出力段回路と、加算回路と出力段回路との間に設けられて第１、第２トランジスタのバイアス制御を行うバイアス制御回路とを具備する。出力回路は、切り替え期間に第１、第２トランジスタの各々のゲートとソース間を短絡すると共に、第１位相補償容量及び前記第２位相補償容量を所定の電位へ充放電する。バイアス制御回路は、第１、第２トランジスタのゲート間の電流経路を遮断する。
【選択図】図５

Description

本発明は、表示装置に関し、特に、表示装置のソースドライバにおける差動増幅回路に関する。
近年、液晶テレビや携帯電話等に例示される液晶パネルを用いた製品が増加している。また、大型の薄型フラットパネルの需要も増加しており、液晶パネルの表示を制御する半導体集積回路は、画像の表示においてスムースな動きの実現や、多数の走査線への対応が求められている。
特許文献１は、関連技術による液晶表示装置を開示している。以下、図面を参照して特許文献１における液晶表示装置を説明する。図１は、特許文献１における液晶表示装置の構成を示す図である。図１の液晶表示装置は、ドット反転駆動方式を用いた例を示している。図１を参照すると、特許文献１の液晶表示装置は、液晶パネル２２と、液晶パネル２２のデータ線へ階調電圧を出力するデータ線駆動回路２５とを備える。
まず、液晶パネル２２は、図示されないＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アレイ基板と図示されない対向配置される対向基板との間に液晶を挟持した構成である。ＴＦＴアレイ基板には、水平方向に走査線１６、垂直方向にデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄが、それぞれ形成されており、走査線１６とデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄとの交差点付近にはＴＦＴ１２ａ〜１２ｈがそれぞれ設けられている。ここでは、データ線１４ａ〜１４ｄを奇数列とし、データ線１５ａ〜１５ｄを偶数列とする。
また、走査線１６とデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄとの間には、マトリクス状に配置された複数の画素電極が形成される。ＴＦＴのゲートが走査線１６に、ソースがデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄに、ドレインが画素電極にそれぞれ接続される。
一方、対向基板上にはコモン電極及びＲ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタが形成される。コモン電極は、実際には画素電極と対向するように対向基板の全面に形成される透明電極である。各走査線１６には走査信号が供給され、各走査信号によって選択された１つの走査線１６に接続されている全てのＴＦＴ１２ａ〜１２ｈが同時にオンとなる。各データ線１４ａ〜１４ｄ、１５ａ〜１５ｄに階調電圧が供給されて、画素電極に階調電圧に応じた電荷が蓄積される。階調電圧が書き込まれた画素電極とコモン電極との電位差に応じて、画素電極とコモン電極間の液晶の配列が変化する。これによって、図示されないバックライトから入射される光の透過量を制御する。液晶パネル２２の各画素は、透過する光量に応じた色の濃淡とＲＧＢいずれかの色表示により様々な色合いの表示を行う。
次に、データ線駆動回路２５は、正極用階調電圧発生回路２３と、負極用階調電圧発生回路２４と、正極用ＤＡ変換回路（以下、正極用ＤＡＣ）１ａ〜１ｄ、負極用ＤＡ変換回路（以下、負極用ＤＡＣ）２ａ〜２ｄ、切り替え部１７と、バッファ部１８と、出力スイッチ部１９と、出力短絡部２０と、共通ノード２１とを備える。
階調電圧生成回路２３、２４の出力側には、ＤＡＣ１ａ〜１ｄ、２ａ〜２ｄが設けられる。また、ＤＡＣ１ａ〜１ｄ、２ａ〜２ｄの出力側には切り替え部１７が設けられ、その出力側にはバッファ部１８が設けられる。そして、バッファ部１８の出力側には出力スイッチ部１９が設けられ、出力スイッチ部１９の出力側には出力短絡部２０が設けられる。
次に、上記のような構成による特許文献１の液晶表示装置の動作を説明する。図２は、特許文献１における液晶表示装置の動作を示すタイミングチャートである。
図２において、ストローブ信号は、出力スイッチ８ａ〜８ｄ、出力スイッチ９ａ〜９ｄ、共通ノード接続スイッチ１０ａ〜１０ｄ、短絡スイッチ１１ａ〜１１ｄを制御する信号である。極性反転信号ＰＯＬは、切り替え部１７の第１のスイッチ３ａ〜３ｄ、第２のスイッチ４ａ〜４ｄ、第３のスイッチ５ａ〜５ｄ、第４のスイッチ６ａ〜６ｄを制御する信号である。また、奇数出力Ｖ２ｎ−１は、奇数列のデータ線１４ａ〜１４ｄに出力される階調電圧の波形を示す。偶数出力Ｖ２ｎは、偶数列のデータ線１５ａ〜１５ｄに出力される階調電圧の波形を示す。なお、図２において、データ線１４ａ〜１４ｄ、１５ａ〜１５ｄに出力される階調電圧は、それぞれ等しいものとして説明を行う。
図２を参照すると、正極または負極の階調電圧を出力する通常の表示動作を行う階調電圧出力期間と、中間レベル（以下、コモン電極電圧Ｖｃｏｍ）付近の電圧を出力する切り替え期間とが繰り返し設けられる。
まず、極性反転信号ＰＯＬが立ち上がりハイレベルとなると、第１のスイッチ３ａ〜３ｄ及び第４のスイッチ６ａ〜６ｄがオンとなり、第２のスイッチ４ａ〜４ｄ及び第３のスイッチ５ａ〜５ｄがオフとなる。そのため、正極用ＤＡＣ１ａ〜１ｄは、差動増幅器７ａ、７ｃ、７ｅ、７ｇに接続され、負極用ＤＡＣ２ａ〜２ｄは、差動増幅器７ｂ、７ｄ、７ｆ、７ｈに接続される。このようにして、奇数列のデータ線１４ａ〜１４ｄは、負極用ＤＡＣ２ａ〜２ｄから正極用ＤＡＣ１ａ〜１ｄへ接続を切り替えられ、偶数列のデータ線１５ａ〜１５ｄは、正極用ＤＡＣ１ａ〜１ｄから負極用ＤＡＣ２ａ〜２ｄへ接続を切り替えられる。
また、極性反転信号ＰＯＬの立ち上がりと同時にストローブ信号ＳＴＢが立ち上がりハイレベルとなると、出力スイッチ８ａ〜８ｄ及び出力スイッチ９ａ〜９ｄはオフとなり、共通ノード接続スイッチ１０ａ〜１０ｄ、及び短絡スイッチ１１ａ〜１１ｄがオンとなる。これにより、差動増幅器７ａ〜７ｈと各データ線の１４ａ〜１４ｄ、１５ａ〜１５ｄとが、切り離される。そして、奇数列のデータ線１４ａ〜１４ｄとそれぞれの奇数列のデータ線１４ａ〜１４ｄに対応する偶数列のデータ線１５ａ〜１５ｄとのペアは、それぞれ短絡スイッチ１１ａ〜１１ｄにより短絡される。また、奇数列のデータ線１４ａ〜１４ｄと偶数列のデータ線１５ａ〜１５ｄは、共通ノード接続スイッチ１０ａ〜１０ｄにより共通ノードに短絡される。そのため、全てのデータ線１４ａ〜１４ｄと１５ａ〜１５ｄとは、共通ノード２１に接続されることで短絡して、それぞれの電位を互いに打ち消しあってコモン電極電圧Ｖｃｏｍ付近に平均化される（切り替え期間）。
次に、ストローブ信号ＳＴＢが立ち下がりロウレベルとなると、出力スイッチ８ａ〜８ｄ及び出力スイッチ９ａ〜９ｄがオンとなり、共通ノード接続スイッチ１０ａ〜１０ｄ、短絡スイッチ１１ａ〜１１ｄがオフとなる。これにより、差動増幅器７ａ〜７ｈから所定の極性の階調電圧がそれぞれのデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄに出力される（第１階調電圧出力期間）。
続いて、極性判定信号ＰＯＬが立ち下がりロウレベルとなると、第１のスイッチ３ａ〜３ｄ及び第４のスイッチ６ａ〜６ｄがオフとなり、第２のスイッチ２ａ〜２ｄ及び第３のスイッチ５ａ〜５ｄがオンとなる。そのため、正極用ＤＡＣ１ａ〜１ｄは差動増幅器７ｂ、７ｄ、７ｆ、７ｈへ接続され、負極用ＤＡＣ２ａ〜２ｄは差動増幅器７ａ、７ｃ、７ｅ、７ｇに接続される。このようにして、奇数列のデータ線１４ａ〜１４ｄは、正極用ＤＡＣ１ａ〜１ｄから負極用ＤＡＣ２ａ〜２ｄへ接続を切り替えられ、偶数列のデータ線１５ａ〜１５ｄは、負極用ＤＡＣ２ａ〜２ｄから正極用ＤＡＣ１ａ〜１ｄに切り替えられる。
また、極性反転信号ＰＯＬの立ち下がりと同時にストローブ信号ＳＴＢが立ち上がりハイレベルとなると、出力スイッチ８ａ〜８ｄ及び出力スイッチ９ａ〜９ｄがオフとなり、共通ノード接続スイッチ１０ａ〜１０ｄ、短絡スイッチ１１ａ〜１１ｄがオンとなる。これにより、差動増幅器７ａ〜７ｈと各データ線の１４ａ〜１４ｄ、１５ａ〜１５ｄとが切り離される。そして、奇数列のデータ線１４ａ〜１４ｄとそれぞれの奇数列のデータ線１４ａ〜１４ｄに対応する偶数列のデータ線１５ａ〜１５ｄとのペアは、それぞれ短絡スイッチ１１ａ〜１１ｄにより短絡される。また、奇数列のデータ線１４ａ〜１４ｄと偶数列のデータ線１５ａ〜１５ｄは、共通ノード接続スイッチ１０ａ〜１０ｄにより共通ノードに短絡される。そのため、全てのデータ線１４ａ〜１４ｄと１５ａ〜１５ｄとは、共通ノード２１に接続されることで短絡して、それぞれの電位を互いに打ち消しあってコモン電極電圧Ｖｃｏｍ付近に平均化される（切り替え期間）。
次に、ストローブ信号ＳＴＢが立ち下がりロウレベルとなると、出力スイッチ８ａ〜８ｄ及び出力スイッチ９ａ〜９ｄがオンとなり、共通ノード接続スイッチ１０ａ〜１０ｄ、短絡スイッチ１１ａ〜１１ｄがオフとなる。これにより、差動増幅器７ａ〜７ｈから所定の極性の階調電圧がそれぞれのデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄに出力される（第２階調電圧出力期間）。
このように、特許文献１の液晶表示装置では、極性反転信号ＰＯＬに応じて、奇数出力Ｖ２ｎ−１及び偶数出力Ｖ２ｎから出力される階調電圧の極性が切り替わる毎に、全てのデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄの電圧を中間レベルの電圧であるコモン電極電圧Ｖｃｏｍ付近に平均化することができる。そのため、各データ線の１４ａ〜１４ｄ、１５ａ〜１５ｄに階調電圧を供給するときには、中間レベルの電圧から所定の階調電圧となるように電荷を供給すればよく、差動増幅器７ａ〜７ｈにより画素電極に供給する電荷が削減される。すなわち、各データ線１４ａ〜１４ｄ、１５ａ〜１５ｄへの階調電圧の書き込みの際に、差動増幅器７ａ〜７ｈによって書き込む電位変化の幅を小さくすることができるため、ドット反転時の消費電力を削減することができる。
次に、特許文献２は、関連技術による一般的な差動増幅器を開示している。以下、図面を参照して特許文献２における差動増幅器を説明する。図３は、特許文献２における差動増幅器の構成を示す図である。図３では、線路間演算増幅器用に結合させたＡＢ級駆動回路と加算回路とを示したものである。
図３を参照すると、差動増幅器の入力段回路は、電流源１００を介して正電源ＶＤＤにソースを共通に接続された対の入力トランジスタＱＩ１及びＱＩ２を備える第１差動入力段回路と、ソースを共通に接続した対の入力トランジスタＱＩ３及びＱＩ４を備える第２差動入力段回路とを備える。入力トランジスタＱＩ１及びＱＩ３のゲートは入力端子１１０に共通に接続され、トランジスタＱＩ２及びＱＩ４のゲートは入力端子１２０に共通に接続される。
加算回路１４０は、トランジスタＱＳ１〜ＱＳ８と、電流ＩＳを発生する浮遊電流源である電流源１５０とを備える。４個のトランジスタＱＩ１〜ＱＩ４の各出力電流は、加算回路１４０で互いに加算される。加算回路１４０の上半分は、正電源ＶＤＤと電流源１５０の端子１６０との間に直列に接続された２個のトランジスタＱＳ１及びＱＳ５と、正電源ＶＤＤと端子１７０との間に直列に接続されたトランジスタ対ＱＳ２及びＱＳ６とを備える。トランジスタＱＳ１及びＱＳ２の各ゲートは、互いに接続されて、端子１６０に直接接続される。トランジスタＱＳ５及びＱＳ６の各ゲートは、互いに接続されて、バイアス電圧ＶＳ１を供給する端子へ接続される。
トランジスタＱＳ１とＱＳ５との間にＡと表示された接点は、図示されない接続線により入力トランジスタＱＩ３のドレインと接続される。この接続線は、同じくＡと表示された接点に接続されるトランジスタＱＩ３のドレインを示すことによって指示される。同様に、トランジスタＱＳ２とＱＳ６との間の共通接点Ｂは、入力トランジスタＱＩ４のドレインに接続される。この接続は、後者をＢと表示することによって指示される。このように、加算回路１４０の上半分は、カレントミラーを構成する。
加算回路１４０の下半分は、電流源１５０の端子１８０と負電源ＶＳＳとの間に直列に接続されたトランジスタＱＳ７及びＱＳ３と、加算回路１４０の端子１９０と負電源ＶＳＳとの間に直列に接続されたトランジスタＱＳ８及びＱＳ４とを備える。トランジスタＱＳ３及びＱＳ４の各ゲートは、互いに接続されて、端子１８０に接続される。また、トランジスタＱＳ７及びＱＳ８の各ゲートは、互いに接続されて、バイアス電圧ＶＳ２を供給する端子に共通に接続される。
トランジスタＱＳ７とＱＳ３との間の共通接続点Ｃ、及びトランジスタＱＳ８とＱＳ４との間の共通接続点Ｄは、それぞれ、ＣおよびＤと回路点で指示されるように、入力トランジスタＱＩ１およびＱＩ２の各ドレイン電極に接続される。このように、加算回路１４０の下半分もカレントミラーを構成する。
ＡＢ級バイアス制御回路及び線路間出力段２００は、端子１７０及び１９０に接続される。ＡＢ級バイアス制御回路及び線路間出力段２００は、トランジスタＱＤ１〜ＱＤ８と、出力トランジスタＱＯ１及びＱＯ２と、電流源２１０とを備える。出力電流は、出力端子２２０から取出される。ＡＢ級バイアス制御回路を構成する相補対のトランジスタＱＤ１及びＱＤ２は、互いに並列に、すなわち、首尾反転して端子１７０及び１９０に接続されて、それぞれ、出力トランジスタＱＯ１及びＱＯ２のゲート電圧を決定する。
出力トランジスタＱＯ１及びＱＯ２は、正電源ＶＤＤと負電源ＶＳＳとの間に直列に接続されて、各ドレインを出力端子２２０へ共通に接続される。出力トランジスタＱＯ１のゲートは、端子１７０に接続される。出力トランジスタＱＯ２のゲートは、端子１９０に接続される。ダイオード接続されたトランジスタＱＤ３、ＱＤ４と電流源２１０とは、直列に接続されて、正電源ＶＤＤと負電源ＶＳＳの間に設けられる。トランジスタＱＤ５、ＱＤ６とダイオード接続されたトランジスタＱＤ７、ＱＤ８とは直列に接続されて、正電源ＶＤＤと負電源ＶＳＳとの間に設けられる。トランジスタＱＤ５ゲートは、トランジスタＱＤ３のゲートと互いに接続される。トランジスタＱＤ６のゲートは、トランジスタＱＤ４のゲートと互いに接続される。
４個の入力トランジスタＱＩ１〜ＱＩ４の各出力電流は、トランジスタＱＳ１〜ＱＳ８により構成される加算回路１４０において互いに加算される。カレントミラー構成のＱＳ１とＱＳ２、及びＱＳ３とＱＳ４は、回路点Ａ及びＣにおける電流を反射させて回路点Ｂ及び回路点Ｄにおける電流に加算して、線路間出力段２００の駆動電流を提供する。電流源１５０は、一定のバイアス電流を維持して、ＡＢ級バイアス制御回路の出力インピーダンスを補償する。
特開２００７−０５２３９６号公報 特許第３５２０１０６号公報
しかしながら、従来技術では、表示装置におけるパネルの大型化、走査処理の高速化により出力スイッチ１９のオン抵抗が無視できなくなり、データ線へのデータ書き込みが間に合わず画質が劣化するという問題がある。薄型フラットパネルの大型化に伴って、前述の図１に示されたデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄに接続された液晶パネル２２によるデータ線負荷が大きくなっている。さらに、垂直同期周波数が高くなるのに伴って、１水平同期期間も短くなっている。このような状況下において、出力スイッチ８ａ〜８ｄ、９ａ〜９ｄのオン抵抗を含めたデータ線負荷の時定数の増大は大きな問題になる。そのため、図１に示された正極用ＤＡＣ１ａ〜１ｄや負極用ＤＡＣ２ａ〜２ｄ、あるいは、差動増幅器７ａ〜７ｈの出力が理想的なパルス出力であったとしても、データ線１４ａ〜１４ｄ、１５ａ〜１５ｄに供給される階調電圧は、出力特性が悪くなり、正しい表示が行われず、画質が劣化するという問題がある。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の表示装置は、表示パネル（２２）の備える複数のデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）に対応して設けられて、正極と負極とへ交互に切り替わる階調電圧を入力して、複数のデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）のうち対応するデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）へ階調電圧を出力する複数の差動増幅器(３１）と、複数の差動増幅器(３１）へ入力されるべき階調電圧の極性を切り替える切り替え期間(ＴＷＡ、ＴＷＢ、ＴＷＣ)に複数のデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）間を短絡する出力短絡部（２０）とを備える。複数の差動増幅器(３１）の各々は、相補対となる第１差動入力段回路と第２差動入力段回路とを備える入力回路と、第１差動入力段回路と正電源（ＶＤＤ）との間に設けられた第１カレントミラー回路と、第２差動入力段回路と負電源（ＶＳＳ）との間に設けられた第２カレントミラー回路とを備える加算回路と、正電源（ＶＤＤ）にソースを接続された第１トランジスタ（ＭＰ８）と、負電源にソースを接続された第２トランジスタ（ＭＮ８）と、第１、第２トランジスタ（ＭＰ８、ＭＮ８）の各々のドレインを共通に接続された出力端子（Ｖｏｕｔ）と、第１カレントミラー回路と出力端子（Ｖｏｕｔ）との間に設けられた第１位相補償容量（Ｃ１）と、第２カレントミラー回路と出力端子（Ｖｏｕｔ）との間に設けられた第２位相補償容量（Ｃ２）とを備える出力段回路と、加算回路と出力段回路との間に設けられて第１、第２トランジスタ（ＭＰ８、ＭＮ８）のバイアス制御を行うバイアス制御回路とを具備する。出力回路は、切り替え期間に第１、第２トランジスタ（ＭＰ８、ＭＮ８）の各々のゲートとソース間を短絡すると共に、第１位相補償容量（Ｃ１）及び第２（Ｃ２）位相補償容量を所定の電位へ充放電する。バイアス制御回路は、切り替え期間に第１、第２トランジスタ（ＭＰ８、ＭＮ８）のゲート間の電流経路を遮断する。
本発明の差動増幅器は、上述の表示装置に用いられる。
本発明の表示装置のデータ線駆動方法は、表示パネル（２２）の備える複数のデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）に対応して設けられて、正極と負極とへ交互に切り替わる階調電圧を入力して、複数のデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）のうち対応するデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）へ階調電圧を出力する複数の差動増幅器(３１）と、複数の差動増幅器(３１）へ入力されるべき階調電圧の極性を切り替える切り替え期間(ＴＷＡ、ＴＷＢ、ＴＷＣ)に複数のデータ線（１４ａ〜１４ｄ、１５ａ〜１５ｄ）間を短絡する出力短絡部（２０）とを備え、複数の差動増幅器(３１）の各々は、相補対となる第１差動入力段回路と第２差動入力段回路とを備える入力回路と、第１差動入力段回路と正電源（ＶＤＤ）との間に設けられた第１カレントミラー回路と、第２差動入力段回路と負電源（ＶＳＳ）との間に設けられた第２カレントミラー回路とを備える加算回路と、正電源（ＶＤＤ）にソースを接続された第１トランジスタ（ＭＰ８）と、負電源にソースを接続された第２トランジスタ（ＭＮ８）と、第１、第２トランジスタ（ＭＰ８、ＭＮ８）の各々のドレインを共通に接続された出力端子（Ｖｏｕｔ）と、第１カレントミラー回路と出力端子（Ｖｏｕｔ）との間に設けられた第１位相補償容量（Ｃ１）と、第２カレントミラー回路と出力端子（Ｖｏｕｔ）との間に設けられた第２位相補償容量（Ｃ２）とを備える出力段回路と、加算回路と出力段回路との間に設けられて第１、第２トランジスタ（ＭＰ８、ＭＮ８）のバイアス制御を行うバイアス制御回路とを具備する表示装置のデータ線駆動方法である。切り替え期間(ＴＷＡ、ＴＷＢ、ＴＷＣ)に第１、第２トランジスタ（Ｍｐ８、ＭＮ８）の各々のゲートとソース間を短絡するステップと、第１位相補償容量（Ｃ１）及び第２位相補償容量（Ｃ２）を所定の電位へ充放電するステップと、切り替え期間(ＴＷＡ、ＴＷＢ、ＴＷＣ)に第１、第２トランジスタ（ＭＰ８、ＭＮ８）のゲート間の電流経路を遮断するステップとを備える。
本発明によれば、パネルが大型化し、また、水平同期周波数が高くなったとしても、画質の劣化を防止することが可能な表示装置を実現できる。
特許文献１における液晶表示装置の構成を示す図である。 特許文献１における液晶表示装置の動作を示すタイミングチャートである。 特許文献２における差動増幅器の構成を示す図である。 本発明の第１実施形態における表示装置の構成を示す図である。 本発明の第１実施形態における差動増幅器３０の構成を示す図である。 本発明の第１実施形態におけるバイアス回路２８の構成を示す図である。 本発明の第１実施形態における表示装置のタイミングチャートである。 本発明の第２実施形態における差動増幅器３３の構成を示す図である。 本発明の第３実施形態における差動増幅器３４の構成を示す図である。 本発明の第３実施形態における表示装置のタイミングチャートである。 本発明の第４実施形態における差動増幅器３５の構成を示す図である。 本発明の第５実施形態における差動増幅器３６の構成を示す図である。
添付図面を参照して、本発明の実施形態による表示装置を以下に説明する。
（第１実施形態）
はじめに、本発明の第１実施形態による表示装置の説明を行う。
［構成の説明］
まず、本実施形態における表示装置の構成の説明を行う。以下の説明では、ドット反転駆動方式を用いたアクティブマトリクスタイプの液晶表示装置を一例として説明を行う。図４は、本実施形態における表示装置の構成を示す図である。本実施形態の表示装置は、液晶パネル２２とデータ線駆動回路３２とを備える。なお、図４では、説明の簡易のため１行８列の画素を示している。また、走査信号を供給する走査線駆動回路、液晶パネル２２の背面から面状光を照射するバックライト等の図示を省略している。
まず、液晶パネル２２の説明を行う。液晶パネル２２は、複数の画素により構成される表示領域を有し、画像の表示を行う。液晶パネル２２は、図示されないＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アレイ基板と図示されない対向配置される対向基板との間に液晶を挟持した構成である。
ＴＦＴアレイ基板には、水平方向に走査線１６、垂直方向にデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄが、それぞれ形成されており、走査線１６とデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄとの交差点付近にはＴＦＴ１２ａ〜１２ｈがそれぞれ設けられている。以下では、データ線１４ａ〜１４ｄを奇数列とし、データ線１５ａ〜１５ｄを偶数列とする。また、走査線１６とデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄとの間には、マトリクス状に配置された複数の画素電極が形成される。ＴＦＴのゲートが走査線１６に、ソースがデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄに、ドレインが画素電極にそれぞれ接続される。
一方、対向基板上にはコモン電極及びＲ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタが形成される。コモン電極は、実際には画素電極と対向するように対向基板の全面に形成される透明電極である。各走査線１６には走査信号が供給され、各走査信号によって選択された１つの走査線１６に接続されている全てのＴＦＴ１２ａ〜１２ｈが同時にオンとなる。各データ線１４ａ〜１４ｄ、１５ａ〜１５ｄに階調電圧が供給されて、画素電極に階調電圧に応じた電荷が蓄積される。
階調電圧が書き込まれた画素電極とコモン電極との電位差に応じて、画素電極とコモン電極間の液晶の配列が変化する。これによって、図示されないバックライトから入射される光の透過量を制御する。液晶パネル２２の各画素は、透過する光量に応じた色の濃淡とＲＧＢいずれかの色表示により様々な色合いの表示を行う。
液晶容量１３ａ〜１３ｈは、画素電極とコモン電極間に挟持される液晶の容量である。液晶容量１３ａ〜１３ｈは、一方をＴＦＴのドレイン電極に、他方をコモン電極に接続される。
ドット反転駆動方式を用いた場合、データ線毎に画素電極に供給される表示信号の極性は交互に反転し、液晶パネル２２の備える走査線１６毎に反転する。また、表示信号の極性は、１平面画面表示、すなわち１フレーム毎に切り替えられる。なお、以下の説明において、表示信号の極性が「正（＋）」の状態とは、データ線に供給される表示信号の電位が、基準電位としてのコモン電極電位を越える状態であることを示す。一方、表示信号の極性が「負（−）」の状態とは、表示信号の電位が、コモン電極電位を下回る状態であるとする。以上が、液晶パネル２２の説明である。
次に、データ線駆動回路３２の説明を行う。データ線駆動回路３２は、外部から入力された表示信号（図示せず）に基づいて階調電圧を生成する。データ線駆動回路３２は、ドット反転駆動方式を用いた場合、正極用、及び負極用の表示信号をそれぞれ入力する。データ線駆動回路３２は、正極用階調電圧発生回路２３と、負極用階調電圧発生回路２４と、正極用ＤＡ変換回路（以下、正極用ＤＡＣ）１ａ〜１ｄと、負極用ＤＡ変換回路（以下、負極用ＤＡＣ）２ａ〜２ｄと、切り替え部１７と、バッファ部３１と、出力短絡部２０と、共通ノード２１と、バイアス回路２８と、バイアスバス２９とを備える。
ＤＡＣ１ａ〜１ｄ、２ａ〜２ｄは、正極用階調電圧発生回路２３、負極用階調電圧発生回路２４の出力側に設けられる。切り替え部１７は、ＤＡＣ１ａ〜１ｄ、２ａ〜２ｄの出力側に設けられる。バッファ部３１は、切り替え部１７の出力側に設けられる。また、バッファ部３１は、バイアス回路２８の出力側に設けられる。出力短絡部２０は、バッファ部３１の出力側に設けられる。
切り替え部１７は、第１のスイッチ３ａ〜３ｄと、第２のスイッチ４ａ〜４ｄと、第３のスイッチ５ａ〜５ｄと、第４のスイッチ６ａ〜６ｄとを備える。バッファ部３１は、差動増幅器３０ａ〜３０ｈを備える。出力短絡部２０は、共通ノード接続スイッチ１０ａ〜１０ｄと、短絡スイッチ１１ａ〜１１ｄとを備える。
正極用階調電圧発生回路２３は、複数のレベルの正極用階調電圧を生成する。正極用階調電圧発生回路２３は、正極用ＤＡＣ１ａ〜１ｄと接続される。正極用階調電圧発生回路２３は、正極用階調電圧を正極用ＤＡＣ１ａ〜１ｄへ出力する。
負極用階調電圧発生回路２４は、複数のレベルの負極用階調電圧を生成する。負極用階調電圧発生回路２４は、負極用ＤＡＣ２ａ〜２ｄと接続される。負極用階調電圧発生回路２４は、負極用階調電圧を負極用ＤＡＣ２ａ〜２ｄへ出力する。
正極用ＤＡＣ１ａ〜１ｄは、外部から表示信号を入力する（図示せず）。正極用ＤＡＣ１ａ〜１ｄは、正極用階調電圧発生回路２３から正極用階調電圧を入力する。正極用ＤＡＣ１ａ〜１ｄは、正極用階調電圧の複数のレベルのうちから表示信号に対応するレベルの正極用階調電圧を選択する。正極用ＤＡＣ１ａ〜１ｄは、それぞれ、第１のスイッチ３ａ〜３ｄを介して差動増幅器３０ａ、３０ｃ、３０ｅ，３０ｇと接続される。また、正極用ＤＡＣ１ａ〜１ｄは、それぞれ、第２のスイッチ４ａ〜４ｄを介して差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈと接続される。正極用ＤＡＣ１ａ〜１ｄは、それぞれ、選択されたレベルの正極用階調電圧を、第１のスイッチ３ａ〜３ｄを介して差動増幅器３０ａ、３０ｃ、３０ｅ，３０ｇへ、あるいは、第２のスイッチ４ａ〜４ｄを介して差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈへ出力する。
負極用ＤＡＣ２ａ〜２ｄは、外部から表示信号を入力する（図示せず）。負極用ＤＡＣ２ａ〜２ｄは、負極用階調電圧発生回路２４から負極用階調電圧を入力する。負極用ＤＡＣ２ａ〜２ｄは、負極用階調電圧の複数のレベルのうちから表示信号に対応するレベルの負極用階調電圧を選択する。負極用ＤＡＣ２ａ〜２ｄは、それぞれ、第３のスイッチ５ａ〜５ｄを介して差動増幅器３０ａ、３０ｃ、３０ｅ、３０ｇと接続される。また、負極用ＤＡＣ２ａ〜２ｄは、それぞれ、第４のスイッチ６ａ〜６ｄを介して差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈと接続される。負極用ＤＡＣ２ａ〜２ｄは、それぞれ、選択されたレベルの負極用階調電圧を、第３のスイッチ５ａ〜５ｄを介して差動増幅器３０ａ、３０ｃ、３０ｅ、３０ｇへ、あるいは、第４のスイッチ６ａ〜６ｄを介して差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈへ出力する。
第１のスイッチ３ａ〜３ｄは、それぞれ、正極用ＤＡＣ１ａ〜１ｄと差動増幅器３０ａ、３０ｃ、３０ｅ、３０ｇとを接続する。第２のスイッチ４ａ〜４ｄは、それぞれ、正極用ＤＡＣ１ａ〜１ｄと差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈとを接続する。第３のスイッチ５ａ〜５ｄは、それぞれ、負極用ＤＡＣ２ａ〜２ｄと差動増幅器３０ａ、３０ｃ、３０ｅ、３０ｇとを接続する。第４のスイッチ６ａ〜６ｄは、それぞれ、負極用ＤＡＣ２ａ〜２ｄと差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈとを接続する。また、第１のスイッチ３ａ〜３ｄ、及び第４のスイッチ６ａ〜６ｄは、極性反転信号ＰＯＬを入力して、極性反転信号ＰＯＬにより制御される。第２のスイッチ４ａ〜４ｄ、及び第３のスイッチ５ａ〜５ｄは、極性反転信号の反転信号ＰＯＬＢを入力して、極性反転信号の反転信号ＰＯＬＢにより制御される。
バイアス回路２８は、差動増幅器３０ａ〜３０ｈで用いられる基準電圧を生成する。バイアス回路２８は、差動増幅器３０ａ〜３０ｈと、バイアスバス２９により接続される。バイアス回路２８は、バイアスバス２９を介して基準電圧を差動増幅器３０ａ〜３０ｈへ出力する。
差動増幅器３０ａ、３０ｃ、３０ｅ、３０ｇは、正極用ＤＡＣ１ａ〜１ｄ、あるいは負極用ＤＡＣ２ａ〜２ｄから階調電圧を入力して、奇数列のデータ線１４ａ〜１４ｄへ出力する。差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈは、正極用ＤＡＣ１ａ〜１ｄ、あるいは負極用ＤＡＣ２ａ〜２ｄから階調電圧を入力して、偶数列のデータ線１５ａ〜１５ｄへ出力する。また、差動増幅器３０ａ〜３０ｈは、バイアス回路２８から後述する基準電圧端子Ｖ１〜Ｖ４に基準電圧を入力する。
短絡スイッチ１１ａ〜１１ｄは、奇数列のデータ線１４ａ〜１４ｄと、奇数列のデータ線１４ａ〜１４ｄに対応する偶数列のデータ線１５ａ〜１５ｄとを、それぞれ、接続する。また、共通ノード接続スイッチ１０ａ〜１０ｄは、それぞれ奇数列のデータ線１４ａ、１４ｂ、及び偶数列のデータ線１５ｃ、１５ｄと共通ノード２１とを接続する。短絡スイッチ１１ａ〜１１ｄは、奇数列のデータ線１４ａ〜１４ｄと偶数列のデータ線１５ａ〜１５ｄとを短絡させ、共通ノード接続スイッチ１０ａ〜１０ｄは、データ線１４ａ、１４ｂ、１５ｃ、１５ｄ間を短絡させる。このため、共通ノード接続スイッチ１０ａ〜１０ｄと短絡スイッチ１１ａ〜１１ｄとが同時にオンとなると、奇数列のデータ線１４ａ〜１４ｄと偶数列のデータ線１５ａ〜１５ｄとが、全て短絡することになる。共通ノード接続スイッチ１０ａ〜１０ｄと短絡スイッチ１１ａ〜１１ｄとは、ストローブ信号ＳＴＢを入力して、ストローブ信号ＳＴＢにより制御される。以上が、データ線駆動回路３２の説明である。
以上が、本実施形態における表示装置の説明である。
次に、図５を参照して、図４においてボルテージホロアを構成する本実施形態における差動増幅器３０ａ〜３０ｈの構成を説明する。なお、差動増幅器３０ａ〜３０ｈは、同様の構成であるので繰り返しての説明を省略する。以下の説明では、差動増幅器３０ａ〜３０ｈを差動増幅器３０と記載して説明を行う。図５は、本実施形態における差動増幅器３０の構成を示す図である。
差動増幅器３０の入力段回路は、第１差動入力段回路と第２差動入力段回路とを備える。第１差動入力段回路は、定電流を供給する電流源Ｉ２を介して正電源ＶＤＤに各ソースが共通に接続された対のＰ型トランジスタＭＰ１及びＭＰ２により構成される。第２差動入力段回路は、定電流を供給する電流源Ｉ１を介して負電源ＶＳＳに各ソースが共通に接続された対のＮ型トランジスタＭＮ１及びＭＮ２により構成される。
Ｐ型トランジスタＭＰ１及びＮ型トランジスタＭＮ１のゲートは、入力端子Ｉｎ−に接続される。入力端子Ｉｎ−は、差動増幅器３０の出力端子Ｖｏｕｔと接続される。ＰトランジスタＭＰ２及びＮ型トランジスタＭＮ２のゲートは、入力端子Ｉｎ＋に接続される。入力端子Ｉｎ＋は、切り替え部１７のそれぞれ対応するスイッチと接続される。
第１差動入力段回路を構成するＰ型トランジスタＭＰ１のドレインは、負電源ＶＳＳにソースを接続されたＮ型トランジスタＭＮ５のドレインに接続され、Ｐ型トランジスタＭＰ２のドレインは、負電源ＶＳＳにソースを接続されたＮ型トランジスタＭＮ６のドレインに接続される。
Ｎ型トランジスタＭＮ５のドレインは、Ｎ型トランジスタＭＮ３のソースとさらに接続され、Ｎ型トランジスタＭＮ６のドレインは、Ｎ型トランジスタＭＮ４のソースとさらに接続される。
Ｎ型トランジスタＭＮ３とＭＮ４のゲートは、共に基準電圧端子Ｖ２へ接続されて、基準電圧端子Ｖ２から基準電圧を入力する。また、Ｎ型トランジスタＭＮ５とＭＮ６のゲートは、それぞれ、Ｎ型トランジスタＭＮ３のドレインと共に端子４１へ接続される。このように、Ｎ型トランジスタＭＮ５とＭＮ６は、カレントミラーを構成する。
第２差動入力段回路を構成するＮ型トランジスタＭＮ１のドレインは、正電源ＶＤＤにソースを接続されたＰ型トランジスタＭＰ５のドレインに接続される。また、Ｎ型トランジスタＭＮ２のドレインは、正電源ＶＤＤにソースを接続されたＰ型トランジスタＭＰ６のドレインに接続される。
Ｐ型トランジスタＭＰ５のドレインは、Ｐ型トランジスタＭＰ３のソースとさらに接続され、Ｐ型トランジスタＭＰ６のドレインは、Ｐ型トランジスタＭＰ４のソースとさらに接続される。
Ｐ型トランジスタＭＰ３とＭＰ４のゲートは、共に基準電圧端子Ｖ１に接続され、基準電圧端子Ｖ１から基準電圧を入力する。Ｐ型トランジスタＭＰ５とＭＰ６のゲートは、それぞれ、Ｐ型トランジスタＭＰ３のドレインと共に端子４０へ接続される。このように、Ｐ型トランジスタＭＰ５とＭＰ６は、カレントミラーを構成する。また、電流源Ｉ３は、端子４０と端子４１との間の浮遊電流源として設けられる。
Ｐ型トランジスタＭＰ４のドレインは、端子４２と接続される。Ｎ型トランジスタＭＮ４のドレインは端子４３と接続される。端子４２と端子４３との間には、端子４２にソースを接続されたＰ型トランジスタＭＰ７とＰ型トランジスタＭＰ７のドレイン側に直列に接続された電流カット用スイッチＳＷ６と、端子４３にソースを接続されたＮ型トランジスタＭＮ７と、Ｎ型トランジスタＭＮ７のドレイン側に直列に接続された電流カット用スイッチＳＷ５とが並列に、ＡＢ級バイアス制御回路として設けられる。電流カット用スイッチはＳＷ５、ＳＷ６は、ストローブ信号の反転信号ＳＴＢＢにより制御される。
差動増幅器３０の出力段は、正電源ＶＤＤにソースを接続されたＰ型トランジスタＭＰ８と、負電源ＶＳＳにソースを接続されたＮ型トランジスタＭＮ８と、Ｐ型トランジスタＭＰ８のドレインとＮ型トランジスタＭＮ８のドレインとに共に接続された出力端子Ｖｏｕｔとが、正電源ＶＤＤと負電源ＶＳＳとの間に直列に接続されて構成される。Ｐ型トランジスタＭＰ８のゲートは、端子４２と接続される。Ｎ型トランジスタＭＮ８のゲートは、端子４３と接続される。端子４２と正電源ＶＤＤとの間には、短絡スイッチＳＷ１が設けられる。短絡スイッチＳＷ１は、Ｐ型トランジスタＭＰ８のゲートとソースを短絡するように設けられる。端子４３と負電源ＶＳＳとの間には、短絡スイッチＳＷ２が設けられる。短絡スイッチＳＷ２は、Ｎ型トランジスタＭＮ８のゲートとソースを短絡するように設けられる。短絡スイッチＳＷ１と短絡スイッチＳＷ２とは、ストローブ信号ＳＴＢにより制御される。
Ｐ型トランジスタＭＰ６のドレインは、端子４４と接続される。端子４４と出力端子Ｖｏｕｔとの間には、位相補償容量Ｃ１が設けられる。Ｎ型トランジスタＭＮ６のドレインは、端子４５と接続される。端子４５と出力端子Ｖｏｕｔとの間には、位相補償容量Ｃ２が設けられる。端子４４と正電源ＶＤＤとの間には、短絡スイッチＳＷ３が設けられる。端子４５と負電源ＶＳＳとの間には、短絡スイッチＳＷ４が設けられる。短絡スイッチＳＷ３と短絡スイッチＳＷ４とはストローブ信号ＳＴＢにより制御される。
以上が、本実施形態における差動増幅器３０の構成の説明である。
次に、図６を参照して、本実施形態におけるバイアス回路２８の構成の説明を行う。図６は、本実施形態におけるバイアス回路２８の構成を示す図である。
ダイオード接続のＰ型トランジスタＭＰ１１は、電流源Ｉ１１と直列に接続されて、正電源ＶＤＤと負電源ＶＳＳとの間に設けられる。Ｐ型トランジスタＭＰ１１のソースは、正電源ＶＤＤと接続される。Ｐ型トランジスタＭＰ１１のドレインは、Ｐ型トランジスタＭＰ１１のゲートと電流源Ｉ１１と基準電圧端子Ｖ１’とに接続される。Ｐ型トランジスタＭＰ１１は、ドレイン電位を基準電圧端子Ｖ１’に出力する。
ダイオード接続のＮ型トランジスタＭＮ１１は、電流源Ｉ１２と直列に接続されて、正電源ＶＤＤと負電源ＶＳＳとの間に設けられる。Ｎ型トランジスタＭＮ１１のドレインは、負電源ＶＳＳと接続される。Ｎ型トランジスタＭＮ１１のソースは、Ｎ型トランジスタＭＮ１１のゲートと電流源Ｉ１２と基準電圧端子Ｖ２’とに接続される。Ｎ型トランジスタＭＮ１１は、ドレイン電位を基準電圧端子Ｖ２’に出力する。
ダイオード接続のＰ型トランジスタＭＰ１２とＭＰ１３は、電流源Ｉ１３と直列に接続されて、正電源ＶＤＤと負電源ＶＳＳとの間に設けられる。Ｐ型トランジスタＭＰ１２のソースは、正電源ＶＤＤと接続される。Ｐ型トランジスタＭＰ１２のドレインは、Ｐ型トランジスタＭＰ１２のゲートとＰ型トランジスタＭＰ１３のソースとへ接続される。Ｐ型トランジスタＭＰ１３のドレインは、Ｐ型トランジスタＭＰ１３のゲートと電流源Ｉ１３と基準電圧端子Ｖ３’とに接続される。Ｐ型トランジスタＭＰ３は、ドレイン電位を基準電圧端子Ｖ３’に出力する。
ダイオード接続のＮ型トランジスタＭＮ１２とＭＮ１３は、電流源Ｉ１４と直列に接続されて、正電源ＶＤＤと負電源ＶＳＳとの間に設けられる。Ｎ型トランジスタＭＮ１２のソースは、負電源ＶＳＳと接続される。Ｎ型トランジスタＭＮ１２のドレインは、Ｎ型トランジスタＭＮ１２のゲートとＮ型トランジスタＭＮ１３のソースとに接続される。Ｎ型トランジスタＭＮ１３のドレインは、Ｎ型トランジスタＭＮ１３のゲートと電流源Ｉ１４と基準電圧端子Ｖ４’とに接続される。Ｎ型トランジスタＭＮ１３は、ドレイン電位を基準電圧端子Ｖ４’に出力する。
なお、図６に示された基準電圧端子Ｖ１’、Ｖ２’、Ｖ３’、Ｖ４’は、図５に示された差動増幅器３０の基準電圧端子Ｖ１、Ｖ２、Ｖ３、Ｖ４とそれぞれ対応している。基準電圧端子Ｖ１’、Ｖ２’、Ｖ３’、Ｖ４’は、図４に示されたバイアスバス２９を介して、差動増幅器３０ａ〜３０ｈのそれぞれの基準電圧端子Ｖ１、Ｖ２、Ｖ３、Ｖ４と接続されて、それぞれ、カレントミラーを構成する。
以上が、本実施形態におけるバイアス回路２８の構成の説明である。
［動作の説明］
次に、図７を参照して、上述のような構成の本実施形態における表示装置の動作
の説明を行う。図７は、本実施形態における表示装置のタイミングチャートである。以下では、データ線駆動回路３２を用いてドット反転駆動を行った場合の動作を説明する。
図７のタイミングチャートにおいて、ＳＴＢは、共通ノード接続スイッチ１０ａ〜１０ｄと、短絡スイッチ１１ａ〜１１ｄとを制御するストローブ信号である。ＳＴＢＢは、ストローブ信号の反転信号である。ＰＯＬは、第１のスイッチ３ａ〜３ｄと、第４のスイッチ６ａ〜６ｄとを制御する極性反転信号である。ＰＯＬＢは、第２のスイッチ４ａ〜４ｄと、第３のスイッチ５ａ〜５ｄとを制御する極性反転信号の反転信号である。奇数出力Ｖ２ｎ−１は、奇数列のデータ線１４ａ〜１４ｄに出力される階調電圧（以下、奇数出力と呼ぶ場合がある。）の波形を示す。偶数出力Ｖ２ｎは偶数列のデータ線１５ａ〜１５ｄに出力される階調電圧（以下、偶数出力と呼ぶ場合がある。）の波形を示す。なお、以下において、奇数列のデータ線１４ａ〜１４ｄ、及び偶数列のデータ線１５ａ〜１５ｄにそれぞれ供給される階調電圧は、全ての等しいものとして説明を行う。
また、図７のタイミングチャートを参照すると、正極または負極の階調電圧を出力する表示動作を行う階調電圧出力期間と、中間レベル（以下、コモン電極電圧Ｖｃｏｍ）付近の電圧を出力する切り替え期間とが繰り返して設けられる。
階調電圧出力期間は、第１階調電圧出力期間ＴＷ１と第２階調電圧出力期間ＴＷ２とが存在する。階調電圧出力期間ＴＷ１は、奇数列のデータ線１４ａ〜１４ｄに正極の階調電圧が供給され、偶数列のデータ線１５ａ〜１５ｄに負極の階調電圧が供給される。階調電圧出力期間ＴＷ２は、奇数列のデータ線１４ａ〜１４ｄに負極の階調電圧が供給され、偶数列のデータ線１５ａ〜１５ｄに正極の階調電圧が供給される。第１階調電圧出力期間ＴＷ１と第２階調電圧出力期間ＴＷ２とは、交互に設けられる。第１階調電圧出力期間ＴＷ１と第２階調電圧出力期間ＴＷ２との間には、切り替え期間ＴＷＡ、ＴＷＢ、もしくはＴＷＣが設けられる。切り替え期間ＴＷＡ、ＴＷＢ、もしくはＴＷＣは、極性反転信号ＰＯＬが変化して、出力される階調電圧の極性が変わる度に設けられる。ストローブ信号ＳＴＢがロウレベルの期間に階調電圧出力期間が設けられて、ストローブ信号ＳＴＢがハイレベルの期間に切り替え期間が設けられる。以下に、各期間における動作の説明を行う。
＜切り替え期間ＴＷＡ＞
まず、極性反転信号ＰＯＬが立ち上がりハイレベルとなると、第１のスイッチ３ａ〜３ｄ及び第４のスイッチ６ａ〜６ｄがオンとなり、また、第２のスイッチ４ａ〜４ｄ及び第３のスイッチ５ａ〜５ｄがオフとなる。そのため、正極用ＤＡＣ１ａ〜１ｄは、差動増幅器３０ａ、３０ｃ、３０ｅ、３０ｇと接続され、負極用ＤＡＣ２ａ〜２ｄは、差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈと接続される。これにより、奇数列のデータ線１４ａ〜１４ｄに正極の階調電圧が印加されるようになり、また、偶数列のデータ線１５ａ〜１５ｄには負極の階調電圧が印加されるようになる。
ストローブ信号ＳＴＢは、極性反転信号ＰＯＬと同時に立ち上がりハイレベルとなる。前述の通り、ストローブ信号ＳＴＢがハイレベルの期間は、切り替え期間ＴＷＡである。ストローブ信号ＳＴＢがハイレベルとなると、差動増幅器３０ａ〜３０ｈの出力がハイインピーダンスになり、また、同時に、短絡スイッチ１１ａ〜１１ｄ及び共通ノード接続スイッチ１０ａ〜１０ｄがオンとなる。差動増幅器３０ａ〜３０ｈの出力がハイインピーダンスとなることで、差動増幅器３０ａ〜３０ｈは、データ線１４ａ〜１４ｄ、１５ａ〜１５ｄを駆動しなくなる。そして、短絡スイッチ１１ａ〜１１ｄがオンとなることで、それぞれ対応する奇数列のデータ線１４ａ〜１４ｄと偶数列のデータ線１５ａ〜１５ｄとの間が短絡される。
さらに、共通ノード接続スイッチ１０ａ〜１０ｄがオンとなることで、データ線１４ａ〜１４ｄとデータ線１５ａ〜１５ｄとが、共通ノード接続スイッチ１０ａ〜１０ｄを介して共通ノード２１に接続される。例えば、データ線１４ａとデータ線１５ａのペアは、短絡スイッチ１１ａにより短絡されると共に、共通ノード接続スイッチ１０ａにより共通ノード２１へ接続される。このようにして、データ線１４ａ〜１４ｄとデータ線１５ａ〜１５ｄとが共通ノード２１を介して短絡されることで、データ線１４ａ〜１４ｄ及びデータ線１５ａ〜１５ｄにチャージされていた電荷が平均化し、各データ線１４ａ〜１４ｄと１５ａ〜１５ｄの電位はコモン電極電圧Ｖｃｏｍ付近になる。
＜第１階調電圧出力期間ＴＷ１＞
次に、ストローブ信号ＳＴＢが立ち下がりロウレベルとなる。極性反転信号ＰＯＬがハイレベルでストローブ信号ＳＴＢがロウレベルの期間は、第１階調電圧出力期間ＴＷ１である。ストローブ信号ＳＴＢがロウレベルとなると、共通ノードスイッチ１０ａ〜１０ｄと短絡スイッチ１１ａ〜１１ｄとがオフとなり、所定の極性の階調電圧が差動増幅器３０ａ〜３０ｈからデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄへ出力される。例えば、データ線１４ａは、差動増幅器３０ａから出力される正極用信号に対応した階調電圧が供給され、データ線１５ａは、差動増幅器３０ｂから出力される負極用信号に対応した階調電圧が供給される。
＜切り替え期間ＴＷＢ＞
続いて、極性反転信号ＰＯＬが立ち下がりロウレベルとなると、第１のスイッチ３ａ〜３ｄ及び第４のスイッチ６ａ〜６ｄがオフとなり、また、第２のスイッチ４ａ〜４ｄ及び第３のスイッチ５ａ〜５ｄがオンとなる。そのため、正極用ＤＡＣ１ａ〜１ｄは、差動増幅器３０ｂ、３０ｄ、３０ｆ、３０ｈと接続され、負極用ＤＡＣ２ａ〜２ｄは、差動増幅器３０ａ、３０ｃ、３０ｅ、３０ｇと接続される。これにより、奇数列のデータ線１４ａ〜１４ｄに負極の階調電圧が印加されるようになり、また、偶数列のデータ線１５ａ〜１５ｄには正極の階調電圧が印加されるようになる。
ストローブ信号ＳＴＢは、極性反転信号ＰＯＬの立ち下がりと同時に立ち上がりハイレベルとなる。ストローブ信号ＳＴＢがハイレベルの期間は、切り替え期間ＴＷＢである。ストローブ信号ＳＴＢがハイレベルとなると、差動増幅器３０ａ〜３０ｈの出力がハイインピーダンスになり、また、同時に、短絡スイッチ１１ａ〜１１ｄ及び共通ノード接続スイッチ１０ａ〜１０ｄがオンとなる。差動増幅器３０ａ〜３０ｈの出力がハイインピーダンスとなることで、差動増幅器３０ａ〜３０ｈは、データ線１４ａ〜１４ｄ、１５ａ〜１５ｄを駆動しなくなる。そして、短絡スイッチ１１ａ〜１１ｄがオンとなることで、それぞれ対応する奇数列のデータ線１４ａ〜１４ｄと偶数列のデータ線１５ａ〜１５ｄとの間が短絡される。
さらに、共通ノード接続スイッチ１０ａ〜１０ｄがオンとなることで、データ線１４ａ〜１４ｄとデータ線１５ａ〜１５ｄとが、共通ノード接続スイッチ１０ａ〜１０ｄを介して共通ノード２１に接続される。このようにして、データ線１４ａ〜１４ｄとデータ線１５ａ〜１５ｄとが共通ノード２１を介して短絡されることで、データ線１４ａ〜１４ｄ及びデータ線１５ａ〜１５ｄにチャージされていた電荷が平均化し、各データ線１４ａ〜１４ｄと１５ａ〜１５ｄの電位はコモン電極電圧Ｖｃｏｍ付近になる。
＜第２階調電圧出力期間ＴＷ２＞
次に、ストローブ信号ＳＴＢが立ち下がりロウレベルとなる。極性反転信号ＰＯＬがロウレベルでストローブ信号ＳＴＢもロウレベルの期間は、第２階調電圧出力期間ＴＷ２である。ストローブ信号ＳＴＢがロウレベルとなると、共通ノードスイッチ１０ａ〜１０ｄと短絡スイッチ１１ａ〜１１ｄとがオフとなり、所定の極性の階調電圧が差動増幅器３０ａ〜３０ｈからデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄへ出力される。例えば、データ線１４ａは、差動増幅器３０ｂから出力される負極用信号に対応した階調電圧が供給され、データ線１５ａは、差動増幅器３０ａから出力される正極用信号に対応した階調電圧が供給される。
＜切り替え期間ＴＷＣ＞
この後、ストローブ信号ＳＴＢと極性反転信号ＰＯＬとが、同時に立ち上がりハイレベルとなると、切り替え期間ＴＷＣとなる。切り替え期間ＴＷＣの動作は、切り替え期間ＴＷＡと同様であるので重ねての説明を省略する。このように、表示装置は、上述した切り替え期間ＴＷＡ、第１階調電圧出力期間ＴＷ１、切り替え期間ＴＷＢ、第２階調電圧出力期間ＴＷ２を繰り返して、データ線１４ａ〜１４ｄ、１５ａ〜１５ｄへ所定の階調電圧を供給する。
以上が、本実施形態における表示装置の動作の説明である。
次に、図５、図７を参照して、本実施形態における差動増幅器３０ａ〜３０ｈの動作の説明を行う。なお、図５を用いた説明と同様に、差動増幅器３０ａ〜３０ｈは、同様の動作であるので繰り返しての説明を省略する。以下の説明では、差動増幅器３０ａ〜３０ｈを差動増幅器３０と記載して説明を行う。また、バイアス回路２８は、図４のタイミングチャートによらず、バイアスバス２９を介して、差動増幅器３０ａ〜３０ｈの基準電圧端子Ｖ１、Ｖ２、Ｖ３、Ｖ４へ、一定のバイアスを供給していることとする。
まず、ストローブ信号ＳＴＢがハイレベルとなると（切り替え期間ＴＷＡ）、短絡スイッチＳＷ１、及びＳＷ２がオンとなる。これにより、Ｐ型トランジスタＭＰ８とＮ型トランジスタＭＮ８は、共に、ゲートとソースとが短絡する。そのため、Ｐ型トランジスタＭＰ８とＮ型トランジスタＭＮ８とは、共にオフとなり、出力端子Ｖｏｕｔは、出力がハイインピーダンス状態になる。また、ストローブ信号ＳＴＢがハイレベルとなると、短絡スイッチＳＷ１、及びＳＷ２と共に、短絡スイッチＳＷ３、及びＳＷ４がオンとなる。これにより、位相補償容量Ｃ１の出力端子Ｖｏｕｔと反対の端子４４を正電源ＶＤＤに短絡させ、位相補償容量Ｃ２の出力端子Ｖｏｕｔと反対の端子４５を負電源ＶＳＳに短絡させる。切り替え期間ＴＷＡでは、ストローブ信号ＳＴＢがハイレベルの間に、前述のとおり出力端子Ｖｏｕｔがコモン電極電圧Ｖｃｏｍ付近に電位が平均化されるので、液晶パネルの電荷により位相補償容量Ｃ１、Ｃ２もコモン電極電圧Ｖｃｏｍ付近まで充放電される。これにより、出力の極性が切り替わった後に位相補償容量Ｃ１、Ｃ２を充放電する電力と時間が最小限で済むようになる。
また、切り替え期間ＴＷＡにおいて、ストローブ信号ＳＴＢがハイレベルの期間に、ストローブ信号の反転信号ＳＴＢＢにより電流カット用スイッチＳＷ５、ＳＷ６は、オフとなる。これにより、正電源ＶＤＤから短絡スイッチＳＷ１、Ｐ型トランジスタＭＰ７、Ｎ型トランジスタＭＮ７、短絡スイッチＳＷ２を介して負電源ＶＳＳに流れる異常電流と、正電源ＶＤＤから短絡スイッチＳＷ３、Ｐ型トランジスタＭＰ４、ＭＰ７、Ｎ型トランジスタＭＮ７、ＭＮ４、短絡スイッチＳＷ４を介して負電源ＶＳＳに流れる異常電流とをカットすることができる。
次に、ストローブ信号ＳＴＢが立ち下がりロウレベルとなると（第１階調電圧出力期間ＴＷ１）、短絡スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、オフとなり、電流カット用スイッチＳＷ５、ＳＷ６は、オンとなる。これにより、差動増幅器３０は、通常の動作に戻る。このとき、位相補償容量Ｃ１、Ｃ２が切り替え期間ＴＷＡにおいてコモン電極電圧Ｖｃｏｍ付近に充放電されていて、かつ前出の表示装置の動作の説明で述べた通りＶｏｕｔに接続されているデータ線も同様にＶｃｏｍ付近の電位となっているので、出力端子Ｖｏｕｔは、コモン電極電圧Ｖｃｏｍ付近から入力端子Ｉｎ＋とレベルが同じになるように収束する。
以上が、本実施形態における差動増幅器３０ａ〜３０ｈの動作の説明である。なお、上述では切り替え期間ＴＷＡの場合のみを説明しているが、切り替え期間ＴＷＢ、ＴＷＣを含む他の切り替え期間においても、差動増幅器３０ａ〜３０ｈは同様の動作となる。
ここまで、本実施形態の表示装置の説明を行ってきた。本実施形態における表示装置よれば、差動増幅器３０ａ〜３０ｈは、短絡スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と、電流カット用スイッチＳＷ５、ＳＷ６を備える。短絡スイッチＳＷ１は、出力段のＰ型トランジスタＭＰ８のゲートとソース間を短絡させる。短絡スイッチＳＷ２は、Ｎ型トランジスタＭＮ８のゲートとソース間を短絡させる。短絡スイッチＳＷ３は、位相補償容量Ｃ１の差動増幅器３０ａ〜３０ｈの出力端子Ｖｏｕｔと接続する側と反対の側の端子４４と、正電源ＶＤＤとの間に直列に接続される。短絡スイッチＳＷ４は、位相補償容量Ｃ２の差動増幅器３０ａ〜３０ｈの出力端子Ｖｏｕｔと接続する側と反対の側の端子４５と、負電源ＶＳＳとの間に直列に接続される。電流カット用スイッチＳＷ５は、差動増幅器３０ａ〜３０ｈの出力段のＡＢ級バイアス制御回路を構成するＮ型トランジスタＭＮ７のドレインと端子４２の間に直列に接続される。電流カット用スイッチＳＷ６は、差動増幅器３０ａ〜３０ｈの出力段のＡＢ級バイアス制御回路を構成するＰ型トランジスタＭＰ７のドレインと端子４３との間に直列に接続される。
このような構成によって、ストローブ信号ＳＴＢのハイレベル期間中（切り替え期間ＴＷＡ、ＴＷＢ、ＴＷＣ）に短絡ＳＷ１、ＳＷ２によりＰ型トランジスタＭＰ８、及びＮ型トランジスタＭＮ８のそれぞれのゲートとソース間が短絡される。そのため、Ｐ型トランジスタＭＰ８、及びＮ型トランジスタＭＮ８は、オフとなって、出力端子Ｖｏｕｔの出力がハイインピーダンス状態になる。これによって、従来、差動増幅器３０ａ〜３０ｈと、データ線１４ａ〜１４ｄ、１５ａ〜１５ｄとを切り離すために設けられていた出力スイッチ（図１で説明を行った出力スイッチ８ａ〜８ｄ、９ａ〜９ｄ）が不要となり、階調電圧出力期間ＴＷ１、ＴＷ２での差動増幅器３０ａ〜３０ｈの出力端子Ｖｏｕｔからデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄへの出力インピーダンスを低くすることができるため電流出力特性が良好となる。この結果、１水平同期期間が短くなったとしても、差動増幅器３０ａ〜３０ｈからデータ線１４ａ〜１４ｄ、１５ａ〜１５ｄへのデータ書き込みが高速になり、データ書き込みが間に合わないという状況を回避することができるため、表示装置の画質の劣化を防止することができる。
また、差動増幅器３０ａ〜３０ｈの出力段をハイインピーダンス状態にできるようにすることで、従来、設けられていた出力スイッチが不要となるため、出力スイッチに流れる電流の消費電力による発熱量が削減され、表示装置のソースドライバ用ＬＳＩの発熱量を低減できる。さらに、差動増幅器３０ａ〜３０ｈ内の小さな電流を流すスイッチを構成するサイズの小さいトランジスタを増やして、大きな出力電流を流すためのスイッチを構成するサイズの大きいトランジスタをなくすことで、全体としてソースドライバ用ＬＳＩのチップ面積を小さくしてソースドライバ用ＬＳＩのコストを下げることもできる。
以上が、本実施形態における表示装置の説明である。
（第２実施形態）
次に、本発明の第２実施形態における表示装置の説明を行う。本実施形態の表示装置は、差動増幅器３０ａ〜３０ｈの構成が第１実施形態と異なる。そのため、第１実施形態と同様の部分については説明を省略して、異なる部分を中心に説明を行う。なお、差動増幅器３０ａ〜３０ｈは、同様の構成であるため重ねての説明を省略する。以下の説明において、差動増幅器３０ａ〜３０ｈを差動増幅器３３と記載して説明を行う。図８は、本実施形態における差動増幅器３３の構成を示す図である。
本実施形態の差動増幅器３３は、電流カット用スイッチＳＷ５、ＳＷ６の設けられる位置と、さらに電流カット用スイッチＳＷ７、ＳＷ８が設けられる点が第１実施形態と異なる。本実施形態の差動増幅器３３は、端子４２と端子４３との間に、Ｐ型トランジスタＭＰ７とＮ型トランジスタＭＮ７とが互いに並列に接続されてＡＢ級バイアス制御回路を構成する。
図８を参照すると、本実施形態における電流カット用スイッチＳＷ５は、端子４２とＰ型トランジスタＭＰ８のゲートとの間に設けられる。また、本実施形態における電流カット用スイッチＳＷ６は、端子４３とＮ型トランジスタＭＮ８のゲートとの間に設けられる。さらに、本実施形態における差動増幅器３３は、電流カット用スイッチＳＷ７、ＳＷ８をさらに備える。電流カット用スイッチＳＷ７は、端子４４と端子４６との間に設けられる。また、電流カット用スイッチＳＷ８は、端子４５と端子４７との間に設けられる。
電流カット用スイッチＳＷ５〜ＳＷ８は、ストローブ信号の反転信号ＳＴＢＢにより制御される。ストローブ信号ＳＴＢがハイレベルの期間において、短絡スイッチＳＷ１〜ＳＷ４は第１実施形態と同様にオンとなり、電流カット用スイッチＳＷ５〜ＳＷ８はオフとなる。これによって、正電源ＶＤＤから短絡スイッチＳＷ１、Ｐ型トランジスタＭＰ７、Ｎ型トランジスタＭＮ７、及び短絡スイッチＳＷ２を介して負電源ＶＳＳに流れる異常電流と、正電源ＶＤＤから短絡スイッチＳＷ３、Ｐ型トランジスタＭＰ４、ＭＰ７、Ｎ型トランジスタＭＮ７、ＭＮ４、及び短絡スイッチ４を介して負電源ＶＳＳに流れる異常電流とをカットする。
以上が本実施形態における表示装置の説明である。なお、上述以外は、第１実施形態と同様である。このように、本実施形態の差動増幅器３０ａ〜３０ｈは、電流カット用スイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８を、それぞれ上述した位置に備える。また、Ｐ型トランジスタＭＰ７及びＮ型トランジスタＭＮ７のそれぞれのドレインに直列に接続される電流カット用スイッチを設けていない。このような構成により、Ｐ型トランジスタＭＰ７とＮ型トランジスタＭＮ７には、切り替え期間において、定常的に電流源Ｉ３と同じ電流が流れる。そのため、正電源ＶＤＤからＰ型トランジスタＭＰ６、ＭＰ４、ＭＰ７、Ｎ型トランジスタＭＮ７、ＭＮ４、ＭＮ６を介して負電源ＶＳＳまでの系が通電状態となる。これにより、ストローブ信号ＳＴＢがロウレベルとなり差動増幅器３０ａ〜３０ｈが通常動作に戻る際に、端子４２、４３、４４、４５に接続されている各トランジスタのドレインおよびソース容量に電荷をチャージする必要がなく、差動増幅器３０ａ〜３０ｈをより高速に動作させることができる。
（第３実施形態）
次に、本発明の第３実施形態による表示装置の説明を行う。
［構成の説明］
まず、本実施形態における表示装置の構成の説明を行う。本実施形態における表示装置は、差動増幅器３０ａ〜３０ｈの構成が第２実施形態と異なる。具体的に、本実施形態の差動増幅器３４は、短絡スイッチＳＷ３、ＳＷ４、及び電流カット用スイッチＳＷ７、ＳＷ８が設けられずに、短絡スイッチＳＷ９、ＳＷ１０が設けられる点が第２実施形態と異なる。そのため、第１実施形態と同様の部分については説明を省略して、異なる部分を中心に説明を行う。なお、差動増幅器３０ａ〜３０ｈは、同様の構成であるため重ねての説明を省略する。以下の説明において、差動増幅器３０ａ〜３０ｈを差動増幅器３４と記載して説明を行う。図９は、本実施形態における差動増幅器３４の構成を示す図である。
差動増幅器３４の入力段回路は、第１差動入力段回路と第２差動入力段回路とを備える。第１差動入力段回路は、定電流を供給する電流源Ｉ２の一端と電流源Ｉ５の一端とに各ソースを共通に接続されたＰ型トランジスタＭＰ１及びＭＰ２により構成される。電流源Ｉ２の他端は、正電源ＶＤＤに接続される。電流源Ｉ５の他端は、短絡スイッチＳＷ１０を介して正電源ＶＤＤに接続される。また、第２差動入力段回路は、定電流を供給する電流源Ｉ１の一端と電流源Ｉ４の一端とに各ソースを共通に接続されたＮ型トランジスタＭＮ１及びＭＮ２により構成される。電流源Ｉ１の他端は、負電源ＶＳＳに接続される。また、電流源Ｉ４の他端は、短絡スイッチＳＷ９を介して負電源ＶＳＳに接続される。なお、短絡スイッチＳＷ９及びＳＷ１０は、いずれもストローブ信号ＳＴＢにより制御される。このように構成された電流源Ｉ４、Ｉ５及び短絡スイッチＳＷ９、ＳＷ１０は、入力段回路に流れるバイアス電流を制御して、差動増幅器３４の出力端子Ｖｏｕｔにおけるスルーレートをコントロールする。
以上が本実施形態における表示装置の構成の説明である。なお、上述以外は、第２実施形態と同様である。
［動作の説明］
次に、本実施形態における表示装置の動作の説明を行う。本実施形態における表示装置は、差動増幅器３０ａ〜３０ｈの動作が第２実施形態と異なる。そのため、第２実施形態と同様の部分については説明を省略して、異なる部分を中心に説明を行う。なお、差動増幅器３０ａ〜３０ｈの動作は、同様の構成であるため重ねての説明を省略する。以下の説明において、差動増幅器３０ａ〜３０ｈを差動増幅器３５と記載して説明を行う。図１０は、本実施形態における表示装置のタイミングチャートである。以下では、データ線駆動回路３２を用いてドット反転駆動を行った場合の動作を説明する。
図１０のタイミングチャートにおいて、ＳＴＢは、共通ノード接続スイッチ１０ａ〜１０ｄと、短絡スイッチ１１ａ〜１１ｄとを制御するストローブ信号である。ＳＴＢＢは、ストローブ信号の反転信号である。バイアス電流は、第１差動入力段回路と第２差動入力段回路のそれぞれに流れる電流である。ＰＯＬは、第１のスイッチ３ａ〜３ｄと、第４のスイッチ６ａ〜６ｄとを制御する極性反転信号である。奇数出力Ｖ２ｎ−１は、奇数列のデータ線１４ａ〜１４ｄに出力される階調電圧の波形を示す。なお、以下において、奇数列のデータ線１４ａ〜１４ｄ、及び偶数列のデータ線１５ａ〜１５ｄにそれぞれ供給される階調電圧は、全ての等しいものとして説明を行う。
まず、ストローブ信号ＳＴＢが立ち上がりハイレベルとなると（切り替え期間ＴＷＡ）、短絡スイッチＳＷ１及びＳＷ２がオンとなる。これにより、Ｐ型トランジスタＭＰ８及びＮ型トランジスタＭＮ８は、それぞれゲートとソースとが短絡してオフとなり、ハイインピーダンス状態となる。また、ストローブ信号ＳＴＢがハイレベルとなると、同時に短絡スイッチＳＷ９及びＳＷ１０もオンとなる。これにより、電流源Ｉ４及び電流源Ｉ５に電流が流れ、入力段回路に流れるバイアス電流が、Ｉ４及びＩ５の分だけ余分にバイアスされる。すなわち、図１０に示すように、この時の各入力段回路のバイアス電流は、それぞれ、第１差動入力段回路にＩ２＋Ｉ５、第２差動入力段回路にＩ１＋Ｉ４となる。
差動増幅器３５の出力端子ＶｏｕｔにおけるスルーレートＳＲは、入力段回路のバイアス電流Ｉと位相補償容量Ｃとすると、「ＳＲ＝Ｉ／Ｃ」で決定される。そのため、入力段回路のバイアス電流の増加分だけするレートが向上する。このように、電流源Ｉ４、Ｉ５に流れるバイアス電流Ｉ４、Ｉ５を適切に設計することによって、位相補償容量Ｃ１及びＣ２に、瞬時に所望の電荷を充放電することが可能となる。つまり、ストローブ信号ＳＴＢがハイレベルの期間、出力端子Ｖｏｕｔが中間レベルであるコモン電極電圧Ｖｃｏｍ付近に平均化されるので、液晶パネル２２の電荷により位相補償容量Ｃ１及びＣ２は、コモン電極電圧Ｖｃｏｍ付近まで充放電される。
さらに、ストローブ信号ＳＴＢがハイレベルとなると、同時に電流カット用スイッチＳＷ５及びＳＷ６がオフとなる。そのため、正電源ＶＤＤから短絡スイッチＳＷ１、Ｐ型トランジスタＭＰ７、Ｎ型トランジスタＭＮ７、短絡スイッチＳＷ２を介して負電源ＶＳＳに流れる異常電流をカットできる。
続いて、ストローブ信号ＳＴＢがロウレベルとなると（第１階調電圧出力期間ＴＷ１）、短絡スイッチＳＷ１、ＳＷ２、ＳＷ９、及びＳＷ１０がオフとなり、電流カット用スイッチＳＷ５及びＳＷ６がオンとなる。これにより作動増幅器３５は、通常の動作に戻る。すなわち、入力段回路に流れるバイアス電流は、それぞれ、第１差動入力段回路にＩ２、第２差動入力段回路にＩ１となる。このとき、位相補償容量Ｃ１、Ｃ２は、切り替え期間ＴＷＡの間に中間レベルであるコモン電極電圧Ｖｃｏｍ付近まで充放電されているので、出力端子Ｖｏｕｔは、コモン電極電圧Ｖｃｏｍから、入力端子Ｉｎ＋と電圧レベルが同じになるように収束する。なお、ここでは、切り替え期間ＴＷＡと第１階調電圧出力期間のみ説明を行ったが、切り替え期間ＴＷＢ、ＴＷＣや他の切り替え期間においても差動増幅器３５は同様の動作となる。
以上が本実施形態における表示装置の動作の説明である。なお、上述以外は、第２実施形態と同様である。このように、本実施形態の表示装置によれば、第２実施形態と同様の効果を維持しつつ、より少ないスイッチ数で作動増幅器を構成することができる。
（第４実施形態）
次に、本発明の第４実施形態による表示装置の説明を行う。
［構成の説明］
まず、本実施形態における表示装置の構成の説明を行う。本実施形態における表示装置は、差動増幅器３０ａ〜３０ｈの構成が第１実施形態と異なる。そのため、第１実施形態と同様の部分については説明を省略して、異なる部分を中心に説明を行う。なお、差動増幅器３０ａ〜３０ｈは、同様の構成であるため重ねての説明を省略する。以下の説明において、差動増幅器３０ａ〜３０ｈを差動増幅器３５と記載して説明を行う。図１１は、本実施形態における差動増幅器３５の構成を示す図である。
本実施形態の差動増幅器３５の入力段回路は、第１差動入力段回路と第２差動入力段回路とを備える。第１差動入力段回路は、定電流を供給する電流源Ｉ２を介して正電源ＶＤＤに各ソースが共通に接続された対のＰ型トランジスタＭＰ１及びＭＰ２により構成される。第２差動入力段回路は、定電流を供給する電流源Ｉ１を介して負電源ＶＳＳに各ソースが共通に接続された対のＮ型トランジスタＭＮ１及びＭＮ２により構成される。
Ｐ型トランジスタＭＰ１及びＮ型トランジスタＭＮ１のゲートは、入力端子Ｉｎ−に接続される。Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ２のゲートは、入力端子Ｉｎ＋に接続される。
Ｎ型トランジスタＭＮ５のソースは、負電源ＶＳＳに接続される。Ｎ型トランジスタＭＮ６のソースは、負電源ＶＳＳに接続される。Ｎ型トランジスタＭＮ５のドレインは、Ｐ型トランジスタＭＰ２のドレインと接続される。Ｎ型トランジスタＭＮ６のドレインは、Ｐ型トランジスタＭＰ１のドレインと接続される。Ｎ型トランジスタＭＮ５のゲートは、Ｎ型トランジスタＭＮ６のゲートと接続され、さらにＮ型トランジスタＭＮ５のドレインとも接続されてダイオード接続となる。Ｎ型トランジスタＭＮ５とＮ型トランジスタＭＮ６とは、第１差動入力段回路の能動負荷としてカレントミラーを構成する。
Ｐ型トランジスタＭＰ５のソースは、正電源ＶＤＤに接続される。Ｐ型トランジスタＭＰ６のソースは、正電源ＶＤＤに接続される。Ｐ型トランジスタＭＰ５のドレインは、Ｎ型トランジスタＭＮ２のドレインと接続される。Ｐ型トランジスタＭＰ６のドレインは、Ｎ型トランジスタＭＮ１のドレインと接続される。Ｐ型トランジスタＭＰ５のゲートは、Ｐ型トランジスタＭＰ６のゲートと接続され、さらにＰ型トランジスタＭＰ５のドレインとも接続されてダイオード接続となる。Ｐ型トランジスタＭＰ５とＰ型トランジスタＭＰ６とは、第２差動入力段回路の能動負荷としてカレントミラーを構成する。
Ｐ型トランジスタＭＰ６のドレイン端子４２とＮ型トランジスタＭＮ６のドレイン端子４３との間には、ソースを端子４２に接続されたＰ型トランジスタＭＰ７とＰ型トランジスタＭＰ７のドレインに直列に接続された電流カット用スイッチＳＷ６と、また、ソースを端子４３に接続されたＮ型トランジスタＭＮ７とＮ型トランジスタＭＮ７のドレインに直列に接続された電流カット用スイッチＳＷ５とが並列に設けられて、ＡＢ級バイアス制御回路を構成する。電流カット用スイッチＳＷ５、ＳＷ６は、ストローブ信号の反転信号ＳＴＢＢにより制御される。
端子４２と正電源ＶＤＤとの間には、電流源Ｉ４が設けられる。端子４３と負電源ＶＳＳとの間には電流源Ｉ５が設けられる。
差動増幅器３５の出力段は、正電源ＶＤＤと負電源ＶＳＳとの間に、ソースを正電源ＶＤＤに接続されたＰ型トランジスタＭＰ８と、ソースを負電源に接続されたＮ型トランジスタＭＮ８と、Ｐ型トランジスタＭＰ８のドレイン及びＮ型トランジスタＭＮ８のドレインに接続された出力端子Ｖｏｕｔとが直列に設けられて構成される。Ｐ型トランジスタＭＰ８のゲートは、端子４２と接続される。Ｎ型トランジスタＭＮ８のゲートは、端子４３と接続される。端子４２と正電源ＶＤＤとの間には、短絡スイッチＳＷ１が設けられる。端子４３と負電源ＶＳＳとの間には、短絡スイッチＳＷ２が設けられる。短絡スイッチＳＷ１、ＳＷ２は、ストローブ信号ＳＴＢにより制御される。
端子４２と出力端子Ｖｏｕｔの間には、差動増幅器３５が有する位相遅れのゼロ点をキャンセルするゼロ点キャンセル補償抵抗Ｒ１と位相補償容量Ｃ１とが直列に設けられる。また、端子４３と出力端子Ｖｏｕｔの間には、差動増幅器３４が有する位相遅れのゼロ点をキャンセルするゼロ点キャンセル補償抵抗Ｒ２と位相補償容量Ｃ２とが直列に設けられる。
以上が、本実施形態における表示装置の構成の説明である。
［動作の説明］
次に、本実施形態における表示装置の動作の説明を行う。本実施形態における表示装置は、差動増幅器３０ａ〜３０ｈの動作が第１実施形態と異なる。そのため、第１実施形態と同様の部分については説明を省略して、異なる部分を中心に説明を行う。なお、差動増幅器３０ａ〜３０ｈの動作は、同様の構成であるため重ねての説明を省略する。以下の説明において、差動増幅器３０ａ〜３０ｈを差動増幅器３５と記載して説明を行う。以下、前述した図７のタイミングチャートを参照して説明を行う。
図７において、ストローブ信号ＳＴＢが立ち上がりハイレベルとなると（切り替え期間ＴＷＡ）、短絡スイッチＳＷ１、ＳＷ２がオンとなる。これにより、Ｐ型トランジスタＭＰ８とＮ型トランジスタＭＮ８とは、それぞれゲートとソースとが短絡されてオフとなる。そのため、出力端子Ｖｏｕｔは、出力がハイインピーダンス状態となる。
また、短絡スイッチＳＷ１がオンとなることにより、位相補償容量Ｃ１の出力端子Ｖｏｕｔと反対の端子４２は、正電源ＶＤＤに短絡される。また、短絡スイッチＳＷ２がオンとなることにより、位相補償容量Ｃ２の出力端子Ｖｏｕｔと反対の端子４３は、負電源ＶＳＳに短絡される。ストローブ信号ＳＴＢがハイレベルの期間、出力端子Ｖｏｕｔが中間レベルであるコモン電極電圧Ｖｃｏｍ付近に平均化されるので、液晶パネル２２の電荷により位相補償容量Ｃ１、Ｃ２のコモン電極電圧Ｖｃｏｍ付近まで充放電される。
同時に、ストローブ信号ＳＴＢがハイレベルとなると、電流カット用スイッチＳＷ５、ＳＷ６がオフとなる。そのため、正電源ＶＤＤから短絡スイッチＳＷ１、Ｐ型トランジスタＭＰ７、Ｎ型トランジスタＭＮ７、短絡スイッチＳＷ２を介して負電源ＶＳＳに流れる異常電流をカットできる。
続いて、ストローブ信号がロウレベルとなると（第１階調電圧出力期間ＴＷ１）、短絡スイッチＳＷ１、ＳＷ２はオフとなり、電流カット用スイッチＳＷ５、ＳＷ６はオンとなる。これにより、差動増幅器３５は、通常の動作に戻る。このとき、位相補償容量Ｃ１、Ｃ２は、切り替え期間ＴＷＡの間に中間レベルであるコモン電極電圧Ｖｃｏｍ付近まで充放電されているので、出力端子Ｖｏｕｔは、コモン電極電圧Ｖｃｏｍから、入力端子Ｉｎ＋と電圧レベルが同じになるように収束する。なお、ここでは、切り替え期間ＴＷＡと第１階調電圧出力期間のみ説明を行ったが、切り替え期間ＴＷＢ、ＴＷＣや他の切り替え期間においても差動増幅器３５は同様の動作となる。
以上が、実施形態における表示装置の動作の説明であり、上述以外は第１実施形態と同様である。このように本実施形態の表示装置によれば、第１実施形態の同様の効果を維持しつつ、より少ないトランジスタ数で差動増幅器を構成することができる。
（第５実施形態）
次に、本発明の第５実施形態による表示装置の説明を行う。
［構成の説明］
まず、本実施形態における表示装置の構成の説明を行う。本実施形態における表示装置は、差動増幅器３０ａ〜３０ｈの構成が第４実施形態と異なる。具体的には、本実施形態の差動増幅器３４は、電流カット用スイッチＳＷ５、ＳＷ６の設けられる位置が第２実施形態と異なる。そのため、第４実施形態と同様の部分については説明を省略して、異なる部分を中心に説明を行う。なお、差動増幅器３０ａ〜３０ｈは、同様の構成であるため重ねての説明を省略する。以下の説明において、差動増幅器３０ａ〜３０ｈを差動増幅器３６と記載して説明を行う。図１２は、本実施形態における差動増幅器３６の構成を示す図である。なお、図１２では、第４実施形態における第１差動入力段回路をＡ１、第２作動入力段回路をＡ２として示している。
本実施形態の作動増幅器３６では、電流カット用スイッチＳＷ５は、Ｎ型トランジスタＭＮ７のドレインとＰ型トランジスタＭＰ８のゲートとの間に設けられる。また、電流カット用スイッチＳＷ６は、Ｎ型トランジスタＭＮ７のソースとＮ型トランジスタＭＮ８のゲートとの間に設けられる。電流カット用スイッチＳＷ５及びＳＷ６は、ストローブ信号の反転信号ＳＴＢＢにより制御される。以上が本実施形態における表示装置の構成の説明である。なお、上述以外は、第４実施形態と同様である。
［動作の説明］
次に、本実施形態における表示装置の動作の説明を行う。本実施形態における表示装置は、差動増幅器３０ａ〜３０ｈの動作が第４実施形態と異なる。そのため、第４実施形態と同様の部分については説明を省略して、異なる部分を中心に説明を行う。なお、差動増幅器３０ａ〜３０ｈの動作は、同様の構成であるため重ねての説明を省略する。以下の説明において、差動増幅器３０ａ〜３０ｈを差動増幅器３６と記載して説明を行う。以下、前述した図７のタイミングチャートを参照して説明を行う。
図７において、ストローブ信号ＳＴＢが立ち上がりハイレベルとなると（切り替え期間ＴＷＡ）、短絡スイッチＳＷ１、ＳＷ２がオンとなる。これにより、Ｐ型トランジスタＭＰ８とＮ型トランジスタＭＮ８とは、それぞれゲートとソースとが短絡されてオフとなる。そのため、出力端子Ｖｏｕｔは、出力がハイインピーダンス状態となる。このとき、電流カット用スイッチＳＷ５及びＳＷ６は、オフとなる。そのため、正電源ＶＤＤから短絡スイッチＳＷ１、Ｐ型トランジスタＭＰ７、Ｎ型トランジスタＭＮ７、短絡スイッチＳＷ２を介して負電源ＶＳＳに流れる異常電流をカットできる。
また、ストローブ信号ＳＴＢがロウレベルとなると（第１階調電圧出力期間ＴＷ１）、短絡スイッチＳＷ１、ＳＷ２がオフとなり、電流カット用スイッチＳＷ５及びＳＷ６は、オンとなる。これにより作動増幅器３６は、通常の動作に戻る。このとき、位相補償容量Ｃ１、Ｃ２は、切り替え期間ＴＷＡの間に中間レベルであるコモン電極電圧Ｖｃｏｍ付近まで充放電されているので、出力端子Ｖｏｕｔは、コモン電極電圧Ｖｃｏｍから、入力端子Ｉｎ＋と電圧レベルが同じになるように収束する。なお、ここでは、切り替え期間ＴＷＡと第１階調電圧出力期間のみ説明を行ったが、切り替え期間ＴＷＢ、ＴＷＣや他の切り替え期間においても差動増幅器３５は同様の動作となる。
以上が、実施形態における表示装置の動作の説明であり、上述以外は第１実施形態と同様である。第４実施形態では、バイアス電圧Ｖ３とＶ４によりＰ型トランジスタＭＰ７とＮ型トランジスタＭＮ７に流れる異常電流を遮断するために、各々のトランジスタのドレイン接続パスに電流カット用スイッチＳＷ６、及びＳＷ５を設けた。本実施形態では、同様の異常電流を遮断するために、正電源ＶＤＤ及び負電源ＶＳＳにショートする短絡スイッチＳＷ１及びＳＷ２とのショートパスに電流カット用スイッチＳＷ５及びＳＷ６を設ける。これにより、異なる構成により第４実施形態と同様の効果を得ることができる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
１ａ〜１ｄ 正極用ＤＡ変換回路
２ａ〜２ｄ 負極用ＤＡ変換回路
３ａ〜３ｄ 第１のスイッチ
４ａ〜４ｄ 第２のスイッチ
５ａ〜５ｄ 第３のスイッチ
６ａ〜６ｄ 第４のスイッチ
７ａ〜７ｈ 差動増幅器
８ａ〜８ｄ 出力スイッチ
９ａ〜９ｄ 出力スイッチ
１０ａ〜１０ｄ 共通ノード接続スイッチ
１１ａ〜１１ｄ 短絡スイッチ
１２ａ〜１２ｈ ＴＦＴ
１３ａ〜１３ｈ 液晶容量
１４ａ〜１４ｄ 奇数列のデータ線
１５ａ〜１５ｄ 偶数列のデータ線
１６ 走査線
１７ 切り替え部
１８ バッファ部
１９ 出力スイッチ部
２０ 出力短絡部
２１ 共通ノード
２２ 液晶パネル
２３ 正極用階調電圧発生回路
２４ 負極用階調電圧発生回路
２５ データ線駆動回路
２８ バイアス回路
２９ バイアスバス
３０ａ〜３０ｈ 差動増幅器
３１ バッファ部
３２ データ線駆動回路
３３ 差動増幅器
３４ 差動増幅器
３５ 差動増幅器
４０、４１、４２、４３、４４、４５、４６、４７ 端子
１００ 電流源
１１０、１２０ 入力端子
１４０ 加算回路
１５０ 電流源
１６０、１７０、１８０、１９０ 端子
２００ 線路間出力段
２１０ 電流源
２２０ 出力端子
ＱＩ１〜ＱＩ４ 入力トランジスタ
ＱＩ５〜ＱＩ７ トランジスタ
ＱＳ１〜ＱＳ８ トランジスタ
ＱＯ１、ＱＯ２ 出力トランジスタ
ＱＤ１〜ＱＤ８ トランジスタ
ＶＳ１、ＶＳ２ バイアス電圧
ＳＷ１〜ＳＷ４ ＳＷ９〜ＳＷ１０ 短絡スイッチ
ＳＷ５〜ＳＷ８ 電流カット用スイッチ
ＭＮ１〜ＭＮ８ ＭＮ１１〜ＭＮ１３ Ｎ型トランジスタ
ＭＰ１〜ＭＰ８ ＭＰ１１〜ＭＰ１３ Ｐ型トランジスタ
Ｃ１、Ｃ２ 位相補償容量
Ｒ１、Ｒ２ ゼロ点補償抵抗
ＶＤＤ 正電源
ＶＳＳ 負電源
Ｉｎ＋ Ｉｎ− 入力端子
Ｖｏｕｔ 出力端子
Ｖ１〜Ｖ４ 基準電圧端子
Ｖ１’〜Ｖ４’基準電圧端子
Ｉ１〜Ｉ４ Ｉ１１〜Ｉ１４ 電流源
ＳＴＢ ストローブ信号
ＳＴＢＢ ストローブ信号の反転信号
ＰＯＬ 極性反転信号
ＰＯＬＢ 極性反転信号の反転信号
Ｖ２ｎ−１ 奇数出力
Ｖ２ｎ 偶数出力

Claims (21)

  1. 表示パネルの備える複数のデータ線に対応して設けられて、正極と負極とへ交互に切り替わる階調電圧を入力して、前記複数のデータ線のうち対応するデータ線へ前記階調電圧を出力する複数の差動増幅器と、
    前記複数の差動増幅器へ入力されるべき前記階調電圧の極性を切り替える切り替え期間に前記複数のデータ線間を短絡する出力短絡部と
    を備え、
    前記複数の差動増幅器の各々は、
    相補対となる第１差動入力段回路と第２差動入力段回路とを備える入力回路と、
    前記第１差動入力段回路と正電源との間に設けられた第１カレントミラー回路と、前記第２差動入力段回路と負電源との間に設けられた第２カレントミラー回路とを備える加算回路と、
    前記正電源にソースを接続された第１トランジスタと、前記負電源にソースを接続された第２トランジスタと、前記第１、第２トランジスタの各々のドレインを共通に接続された出力端子と、前記第１カレントミラー回路と前記出力端子との間に設けられた第１位相補償容量と、前記第２カレントミラー回路と前記出力端子との間に設けられた第２位相補償容量とを備える出力段回路と、
    前記加算回路と前記出力段回路との間に設けられて前記第１、第２トランジスタのバイアス制御を行うバイアス制御回路と
    を具備し、
    前記出力回路は、前記切り替え期間に前記第１、第２トランジスタの各々のゲートとソース間を短絡すると共に、前記第１位相補償容量及び前記第２位相補償容量を所定の電位へ充放電して、
    前記バイアス制御回路は、前記切り替え期間に前記第１、第２トランジスタのゲート間の電流経路を遮断する
    表示装置。
  2. 請求項１に記載の表示装置であって、
    前記出力回路は、
    前記第１トランジスタのゲートとソースとの間に設けられて、前記切り替え期間に前記第１トランジスタのゲートとソース間を短絡する第１スイッチと、
    前記第２トランジスタのゲートとソースとの間に設けられて、前記切り替え期間に前記第２トランジスタのゲートとソース間を短絡する第２スイッチと、
    前記第１位相補償容量と前記第１カレントミラー間と前記正電源との間に設けられて、前記切り替え期間に前記第１位相補償容量と前記第１カレントミラー間と前記正電源との間を短絡する第３スイッチと、
    前記第２位相補償容量と前記第２カレントミラー間と前記負電源との間に設けられて、前記切り替え期間に前記第２位相補償容量と前記第２カレントミラー間と前記負電源との間を短絡する第４スイッチと
    をさらに備える表示装置。
  3. 請求項１または請求項２に記載の表示装置であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタと、
    前記第３トランジスタのドレインと前記第２カレントミラー回路との間に設けられて、前記切り替え期間に前記第３トランジスタのドレインと前記第２カレントミラー回路間を開放して、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断する第５スイッチと、
    前記第４トランジスタのドレインと前記第１カレントミラー回路との間に設けられて、前記切り替え期間に前記第４トランジスタのドレインと前記第１カレントミラー回路間を開放して、前記第４トランジスタのドレインと前記第１トランジスタのゲートとの間の電流経路を遮断する第６スイッチと
    を備える表示装置。
  4. 請求項１または請求項２に記載の表示装置であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタと、
    第４トランジスタのソースと前記第２トランジスタのゲートとの間に設けられて、前記切り替え期間に前記第４トランジスタのソースと前記第２トランジスタのゲート間を開放して、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断する第５スイッチと、
    前記第３トランジスタのソースと前記第１トランジスタのゲートとの間に設けられて、前記切り替え期間に前記第３トランジスタのソースと前記第１トランジスタのゲート間を開放して、前記第４トランジスタのドレインと前記第１トランジスタのゲート間の電流経路を遮断する第６スイッチと、
    前記第１位相補償容量と前記第１カレントミラー回路との間に設けられて、前記切り替え期間に前記第１位相補償容量と前記第１カレントミラー回路間を開放して、前記第１カレントミラー回路と前記出力回路との間の電流経路を遮断する第７スイッチと、
    前記第２位相補償容量と前記第２カレントミラー回路との間に設けられて、前記切り替え期間に前記第２位相補償容量と前記第２カレントミラー回路間を開放して、前記第２カレントミラー回路と前記出力回路との間の電流経路を遮断する第８スイッチと
    を備える表示装置。
  5. 請求項１に記載の表示装置であって、
    前記出力回路は、
    前記第１トランジスタのゲートとソースとの間に設けられて、前記切り替え期間に前記第１トランジスタのゲートとソース間を短絡する第１スイッチと、
    前記第２トランジスタのゲートとソースとの間に設けられて、前記切り替え期間に前記第２トランジスタのゲートとソース間を短絡する第２スイッチと
    をさらに備え、
    前記入力段回路は、
    前記第１差動入力段回路のバイアス電流を増減する第３スイッチと、
    前記第２差動入力段回路のバイアス電流を増減する第４スイッチと
    をさらに備える表示装置。
  6. 請求項５に記載の表示装置であって、
    前記第３スイッチは、前記第１差動入力段回路と前記負電源との間に設けられ、
    前記第４スイッチは、前記第２差動入力段回路と前記正電源との間に設けられる
    表示装置。
  7. 請求項５または請求項６に記載の表示装置であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタと、
    第４トランジスタのソースと前記第２トランジスタのゲートとの間に設けられて、前記切り替え期間に前記第４トランジスタのソースと前記第２トランジスタのゲート間を開放して、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断する第５スイッチと、
    前記第３トランジスタのソースと前記第１トランジスタのゲートとの間に設けられて、前記切り替え期間に前記第３トランジスタのソースと前記第１トランジスタのゲート間を開放して、前記第４トランジスタのドレインと前記第１トランジスタのゲート間の電流経路を遮断する第６スイッチと、
    を備える表示装置。
  8. 請求項１に記載の表示装置であって、
    前記出力段回路は、
    前記第１トランジスタのゲートが、前記第１位相補償容量と前記第１カレントミラーとの間に接続され、
    前記第２トランジスタのゲートが、前記第２位相補償容量と前記第２カレントミラーとの間に接続され、
    前記第１トランジスタのゲートと前記第１位相補償容量との間に設けられた第１位相補償抵抗と、
    前記第２トランジスタのゲートと前記第２位相補償容量との間に設けられた第２位相補償抵抗と、
    前記第１トランジスタのゲートとソースとの間に設けられて、前記切り替え期間に前記第１トランジスタのゲートとソース間を短絡する第１スイッチと、
    前記第２トランジスタのゲートとソースとの間に設けられて、前記切り替え期間に前記第２トランジスタのゲートとソース間を短絡する第２スイッチと
    をさらに備える表示装置。
  9. 請求項８に記載の表示装置であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタと、
    前記第３トランジスタのドレインと前記第２カレントミラー回路との間に設けられて、前記切り替え期間に前記第３トランジスタのドレインと前記第２カレントミラー回路間を開放して、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断する第３スイッチと、
    前記第４トランジスタのドレインと前記第１カレントミラー回路との間に設けられて、前記切り替え期間に前記第４トランジスタのドレインと前記第１カレントミラー回路間を開放して、前記第４トランジスタのドレインと前記第１トランジスタのゲートとの間の電流経路を遮断する第４スイッチと
    を備える表示装置。
  10. 請求項８に記載の表示装置であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタと、
    第４トランジスタのソースと前記第２トランジスタのゲートとの間に設けられて、前記切り替え期間に前記第４トランジスタのソースと前記第２トランジスタのゲート間を開放して、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断する第３スイッチと、
    前記第３トランジスタのソースと前記第１トランジスタのゲートとの間に設けられて、前記切り替え期間に前記第３トランジスタのソースと前記第１トランジスタのゲート間を開放して、前記第４トランジスタのドレインと前記第１トランジスタのゲート間の電流経路を遮断する第４スイッチと
    を備える表示装置。
  11. 請求項１から請求項９までのいずれかに記載の表示装置に用いられる差動増幅器。
  12. 表示パネルの備える複数のデータ線に対応して設けられて、正極と負極とへ交互に切り替わる階調電圧を入力して、前記複数のデータ線のうち対応するデータ線へ前記階調電圧を出力する複数の差動増幅器と、
    前記複数の差動増幅器へ入力されるべき前記階調電圧の極性を切り替える切り替え期間に前記複数のデータ線間を短絡する出力短絡部と
    を備え、
    前記複数の差動増幅器の各々は、
    相補対となる第１差動入力段回路と第２差動入力段回路とを備える入力回路と、
    前記第１差動入力段回路と正電源との間に設けられた第１カレントミラー回路と、前記第２差動入力段回路と負電源との間に設けられた第２カレントミラー回路とを備える加算回路と、
    前記正電源にソースを接続された第１トランジスタと、前記負電源にソースを接続された第２トランジスタと、前記第１、第２トランジスタの各々のドレインを共通に接続された出力端子と、前記第１カレントミラー回路と前記出力端子との間に設けられた第１位相補償容量と、前記第２カレントミラー回路と前記出力端子との間に設けられた第２位相補償容量とを備える出力段回路と、
    前記加算回路と前記出力段回路との間に設けられて前記第１、第２トランジスタのバイアス制御を行うバイアス制御回路と
    を具備する表示装置において、
    前記切り替え期間に前記第１、第２トランジスタの各々のゲートとソース間を短絡するステップと、
    前記第１位相補償容量及び前記第２位相補償容量を所定の電位へ充放電するステップと、
    前記切り替え期間に前記第１、第２トランジスタのゲート間の電流経路を遮断するステップと
    を備える表示装置のデータ線駆動方法。
  13. 請求項１２に記載の表示装置のデータ線駆動方法であって、
    前記短絡するステップは、
    前記第１トランジスタのゲートとソースとの間に設けられた第１スイッチにより、前記切り替え期間に前記第１トランジスタのゲートとソース間を短絡するステップと、
    前記第２トランジスタのゲートとソースとの間に設けられた第２スイッチにより、前記切り替え期間に前記第２トランジスタのゲートとソース間を短絡するステップと
    を備え、
    前記充放電するステップは、
    前記第１位相補償容量と前記第１カレントミラー間と前記正電源との間に設けられた第３スイッチにより、前記切り替え期間に前記第１位相補償容量と前記第１カレントミラー間と前記正電源との間を短絡するステップと、
    前記第２位相補償容量と前記第２カレントミラー間と前記負電源との間に設けられた第４スイッチにより、前記切り替え期間に前記第２位相補償容量と前記第２カレントミラー間と前記負電源との間を短絡するステップと
    を備える表示装置のデータ線駆動方法。
  14. 請求項１２または請求項１３に記載の表示装置のデータ線駆動方法であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタを備え、
    前記遮断するステップは、
    前記第３トランジスタのドレインと前記第２カレントミラー回路との間に設けられた第５スイッチにより、前記切り替え期間に前記第３トランジスタのドレインと前記第２カレントミラー回路間を開放することで、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断するステップと、
    前記第４トランジスタのドレインと前記第１カレントミラー回路との間に設けられた第６スイッチにより、前記切り替え期間に前記第４トランジスタのドレインと前記第１カレントミラー回路間を開放することで、前記第４トランジスタのドレインと前記第１トランジスタのゲートとの間の電流経路を遮断するステップと
    を備える表示装置のデータ線駆動方法。
  15. 請求項１２または請求項１３に記載の表示装置のデータ線駆動方法であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタを備え、
    前記遮断するステップは、
    第４トランジスタのソースと前記第２トランジスタのゲートとの間に設けられた第５スイッチにより、前記切り替え期間に前記第４トランジスタのソースと前記第２トランジスタのゲート間を開放することで、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断するステップと、
    前記第３トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた第６スイッチにより、前記切り替え期間に前記第３トランジスタのソースと前記第１トランジスタのゲート間を開放することで、前記第４トランジスタのドレインと前記第１トランジスタのゲート間の電流経路を遮断するステップと、
    前記第１位相補償容量と前記第１カレントミラー回路との間に設けられた第７スイッチにより、前記切り替え期間に前記第１位相補償容量と前記第１カレントミラー回路間を開放することで、前記第１カレントミラー回路と前記出力回路との間の電流経路を遮断するステップと、
    前記第２位相補償容量と前記第２カレントミラー回路との間に設けられた第８スイッチにより、前記切り替え期間に前記第２位相補償容量と前記第２カレントミラー回路間を開放することで、前記第２カレントミラー回路と前記出力回路との間の電流経路を遮断するステップ
    を備える表示装置のデータ線駆動方法。
  16. 請求項１２に記載の表示装置のデータ線駆動方法であって、
    前記第１作動入力段回路のバイアス電流を増減するステップと、
    前記第２作動入力段回路のバイアス電流を増減するステップと
    さらに備え、
    前記短絡するステップは、
    前記第１トランジスタのゲートとソースとの間に設けられた第１スイッチにより、前記切り替え期間に前記第１トランジスタのゲートとソース間を短絡するステップと、
    前記第２トランジスタのゲートとソースとの間に設けられた第２スイッチにより、前記切り替え期間に前記第２トランジスタのゲートとソース間を短絡するステップと
    を備える表示装置のデータ線駆動方法。
  17. 請求項１６に記載の表示装置のデータ線駆動方法であって、
    前記第１作動入力段回路のバイアス電流を増減するステップは、
    前記第１差動入力段回路と前記負電源との間に設けられた前記第３スイッチにより、前記第１作動入力段回路のバイアス電流を増減するステップ
    を含み、
    前記第２作動入力段回路のバイアス電流を増減するステップは、
    前記第２差動入力段回路と前記正電源との間に設けられた前記第４スイッチにより、前記第２作動入力段回路のバイアス電流を増減するステップ
    を含む表示装置のデータ線駆動方法。
  18. 請求項１６または請求項１７に記載の表示装置のデータ線駆動方法であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタ
    を備え、
    前記遮断するステップは、
    第４トランジスタのソースと前記第２トランジスタのゲートとの間に設けられた第５スイッチにより、前記切り替え期間に前記第４トランジスタのソースと前記第２トランジスタのゲート間を開放することで、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断するステップと、
    前記第３トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた第６スイッチにより、前記切り替え期間に前記第３トランジスタのソースと前記第１トランジスタのゲート間を開放することで、前記第４トランジスタのドレインと前記第１トランジスタのゲート間の電流経路を遮断するステップ
    を備える表示装置のデータ線駆動方法。
  19. 請求項１２に記載の表示装置のデータ線駆動方法であって、
    前記出力段回路は、
    前記第１トランジスタのゲートが、前記第１位相補償容量と前記第１カレントミラーとの間に接続され、
    前記第２トランジスタのゲートが、前記第２位相補償容量と前記第２カレントミラーとの間に接続され、
    前記第１トランジスタのゲートと前記第１位相補償容量との間に設けられた第１位相補償抵抗と、
    前記第２トランジスタのゲートと前記第２位相補償容量との間に設けられた第２位相補償抵抗と
    をさらに備え、
    前記短絡するステップは、
    前記第１トランジスタのゲートとソースとの間に設けられた第１スイッチにより、前記切り替え期間に前記第１トランジスタのゲートとソース間を短絡するステップと、
    前記第２トランジスタのゲートとソースとの間に設けられた第２スイッチにより、前記切り替え期間に前記第２トランジスタのゲートとソース間を短絡するステップと
    を備える表示装置のデータ線駆動方法。
  20. 請求項１９に記載の表示装置のデータ線駆動方法であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタ
    を備え、
    前記遮断するステップは、
    前記第３トランジスタのドレインと前記第２カレントミラー回路との間に設けられた第３スイッチにより、前記切り替え期間に前記第３トランジスタのドレインと前記第２カレントミラー回路間を開放することで、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断するステップと、
    前記第４トランジスタのドレインと前記第１カレントミラー回路との間に設けられた第４スイッチにより、前記切り替え期間に前記第４トランジスタのドレインと前記第１カレントミラー回路間を開放することで、前記第４トランジスタのドレインと前記第１トランジスタのゲートとの間の電流経路を遮断するステップと
    を備える表示装置のデータ線駆動方法。
  21. 請求項１９に記載の表示装置のデータ線駆動方法であって、
    前記バイアス制御回路は、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートとの間に並列に接続された第３、第４トランジスタ
    を備え、
    前記遮断するステップは、
    第４トランジスタのソースと前記第２トランジスタのゲートとの間に設けられた第３スイッチにより、前記切り替え期間に前記第４トランジスタのソースと前記第２トランジスタのゲート間を開放することで、前記第３トランジスタのドレインと前記第２トランジスタのゲートとの間の電流経路を遮断するステップと、
    前記第３トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた第４スイッチにより、前記切り替え期間に前記第３トランジスタのソースと前記第１トランジスタのゲート間を開放することで、前記第４トランジスタのドレインと前記第１トランジスタのゲート間の電流経路を遮断するステップと
    を備える表示装置のデータ線駆動方法。
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