JP4827764B2 - 分数分周pll装置、およびその制御方法 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
(+1)a+(+1)b+(−1)c+(+1)d+(−2)e+(+1)f
の演算を行う。これが擬似乱数として出力される。各入力信号a〜fに乗算される係数は、図3のパスカルの三角形に基づいて設定される係数である。上記の演算では、−3〜+4の範囲の整数値が演算される。この擬似乱数の平均値F/Qが分数値となる。いわゆるMASH型の乱数である。
A(M+1)+B(M+x)+M(N−A−B)=MN+A+Bx
となる。ここで、xは、−1または+1を示す。符号ビットSに応じて何れか一方が設定される擬似乱数の符号である。また、Bは数値ビット列D1、D2により設定される擬似乱数の絶対数値である。すなわち、Bxは、擬似乱数そのものである。よって、比較分周器4による分周値は、メインカウンタ14により設定されるN分周とサブカウンタ15で設定されるA分周とを乗じた分周値に、ΣΔ変調器8から出力される擬似乱数の平均値である所定分数値(F/Q)を加えた分周値となり、分数分周される。個々の基本時間では、分数分周を設定するBxが擬似乱数として与えられるので、スプリアスが抑制された特性を実現することができる。
例えば、本実施形態においては、比較分周器4において、サブカウンタ15によるAカウントに引き続いて制御カウンタ16でBカウントを行なう場合について例示したが、本発明はこれに限定されるものではない。サブカウンタ15によるカウント動作と制御カウンタ16によるカウント動作とは、第1分周信号fprの動作サイクルにおいて重ならなければ良い。すなわち、Aカウント動作とBカウント動作とは、第1分周信号fprの動作サイクルに関して、隣接する動作サイクルでカウント動作を行なう場合のほか、互いに離間した動作サイクルでカウント動作を行っても良い。
(付記1) 0値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周PLL装置であって、
設定分周値、および該設定分周値に対して±Nで増減される−N分周値、+N分周値を有する3モジュラスプリスケーラと、
前記3モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記3モジュラスプリスケーラに対して、前記擬似乱数が負値の場合には前記−N分周値を指令し、正値の場合には前記+N分周値を指令する分数分周制御部とを備えることを特徴とする分数分周PLL装置。
(付記2) 前記分数分周制御部は、
前記ΣΔ変調器の出力信号のうち前記擬似乱数の絶対数値が特定される数値ビット列を目標値とし、前記3モジュラスプリスケーラの出力信号のサイクル数をカウントする制御カウンタを備え、
前記制御カウンタでのカウントが前記目標値に至るまでの間、前記ΣΔ変調器の出力信号のうち前記擬似乱数の符号が特定される符号ビットに応じて、前記3モジュラスプリスケーラの分周値が、前記−N分周値または前記+N分周値に設定されることを特徴とする付記1に記載の分数分周PLL装置。
(付記3) 前記制御カウンタは、前記数値ビット列を構成するビット数のカウンタであることを特徴とする付記2に記載の分数分周PLL装置。
(付記4) 前記3モジュラスプリスケーラの出力信号について、第1所定サイクル数をカウントするメインカウンタと、
前記メインカウンタによる前記第1所定サイクル数のカウント動作期間ごとに動作し、前記3モジュラスプリスケーラの出力信号について、前記第1所定サイクル数より小さい第2所定サイクル数をカウントするサブカウンタとを備え、
前記制御カウンタは、前記サブカウンタの非カウント動作期間にカウント動作を行うことを特徴とする付記2に記載の分数分周PLL装置。
(付記5) 前記制御カウンタは、前記サブカウンタによるカウント動作完了に応じて、カウント動作を開始することを特徴とする付記4に記載の分数分周PLL装置。
(付記6) 前記サブカウンタによる前記第2所定サイクル数のカウント動作期間、前記3モジュラスプリスケーラの分周値は、前記+N分周値に設定されることを特徴とする付記4に記載の分数分周PLL装置。
(付記7) 前記3モジュラスプリスケーラは、N=1であることを特徴とする付記6に記載の分数分周PLL装置。
(付記8) 前記擬似乱数は、MASH型の乱数であることを特徴とする付記1に記載の分数分周PLL装置。
(付記9) 0値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周PLL装置の制御方法であって、
3モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が負値の場合に、前記3モジュラスプリスケーラの分周値を設定分周値からN分周を減じた分周値に設定するステップと、
前記3モジュラスプリスケーラの出力信号が前記擬似乱数の絶対数値のサイクル数出力される間、前記擬似乱数が正値の場合に、前記3モジュラスプリスケーラの分周値を設定分周値にN分周を加えた分周値に設定するステップとを有することを特徴とする分数分周PLL装置の制御方法。
(付記10) 前記3モジュラスプリスケーラの出力信号について、第1所定サイクル数をカウントするステップと、
前記第1所定サイクル数をカウントするステップにおいて、前記3モジュラスプリスケーラの出力信号について、前記第1所定サイクル数より小さい第2所定サイクル数をカウントするステップとを有し、
前記第2所定サイクル数をカウントするステップは、前記擬似乱数の符号に応じて分周値を設定するステップとは異なるタイミングで行われることを特徴とする付記9に記載の分数分周PLL装置の制御方法。
(付記11) 前記擬似乱数の符号に応じて分周値を設定するステップは、前記第2所定サイクル数をカウントするステップの完了に応じて、開始されることを特徴とする付記10に記載の分数分周PLL装置の制御方法。
(付記12) 前記第2所定サイクル数をカウントするステップでは、前記3モジュラスプリスケーラの分周値を設定分周値にN分周を加えた分周値に設定することを特徴とする付記10に記載の分数分周PLL装置の制御方法。
(付記13) 前記3モジュラスプリスケーラは、N=1であることを特徴とする付記12に記載の分数分周PLL装置の制御方法。
(付記14) 前記擬似乱数は、MASH型の乱数であることを特徴とする付記9に記載の分数分周PLL装置の制御方法。
2 基準分周器
3 位相比較器
5 チャージポンプ回路
6 ローパスフィルタ(LPF)
7 電圧制御発振器(VCO)
8 ΣΔ変調器
9a〜9c 積分器
10a〜10f 微分器
11 加算器
13 3モジュラスプリスケーラ
14 メインカウンタ
15 サブカウンタ
16 および制御カウンタ
17 論理和ゲート
18 論理積ゲート
fpr 第1分周信号
fp 比較信号
fr 基準信号
fout 出力信号
fA 第2分周信号
fB 第3分周信号
prs 出力信号prs
D1、D2 数値ビット列
S 符号ビットS
Claims (8)
- 0値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調器を備えた分数分周PLL装置であって、
設定分周値、および該設定分周値に対して±Nで増減される−N分周値、+N分周値を有する3モジュラスプリスケーラと、
前記疑似乱数の絶対値を目標値として前記3モジュラスプリスケーラの出力信号のサイクル数をカウントする制御カウンタを備え、前記カウントした結果が前記目標値に至るまでの間、前記3モジュラスプリスケーラに対して、前記擬似乱数が負値の場合には前記−N分周値を指令し、正値の場合には前記+N分周値を指令する分数分周制御部とを備えることを特徴とする分数分周PLL装置。 - 前記3モジュラスプリスケーラの出力信号について、第1所定サイクル数をカウントするメインカウンタと、
前記メインカウンタによる前記第1所定サイクル数のカウント動作期間ごとに動作し、前記3モジュラスプリスケーラの出力信号について、前記第1所定サイクル数より小さい第2所定サイクル数をカウントするサブカウンタとを備え、
前記制御カウンタは、前記サブカウンタの非カウント動作期間にカウント動作を行うことを特徴とする請求項1に記載の分数分周PLL装置。 - 前記制御カウンタは、前記サブカウンタによるカウント動作完了に応じて、カウント動作を開始することを特徴とする請求項2に記載の分数分周PLL装置。
- 前記サブカウンタによる前記第2所定サイクル数のカウント動作期間、前記3モジュラスプリスケーラの分周値は、前記+N分周値に設定されることを特徴とする請求項2に記載の分数分周PLL装置。
- 前記3モジュラスプリスケーラは、N=1であることを特徴とする請求項4に記載の分数分周PLL装置。
- 前記擬似乱数は、MASH型の乱数であることを特徴とする請求項1に記載の分数分周PLL装置。
- 0値または正あるいは負の整数値であって平均値が所定分数値である擬似乱数を出力するΣΔ変調を利用した分数分周PLL装置の制御方法であって、
前記疑似乱数の絶対値を目標値として3モジュラスプリスケーラの出力信号のサイクル数をカウントし、前記カウントした結果が前記目標値に至るまでの間、前記擬似乱数が負値の場合に、前記3モジュラスプリスケーラの分周値を設定分周値からN分周を減じた分周値に設定し、前記擬似乱数が正値の場合に、前記3モジュラスプリスケーラの分周値を設定分周値にN分周を加えた分周値に設定することを特徴とする分数分周PLL装置の制御方法。 - 前記3モジュラスプリスケーラの出力信号のサイクル数を第1所定サイクル数カウントし、
前記第1所定サイクル数のカウントが開始されたことに応じて、前記3モジュラスプリスケーラの出力信号のサイクル数を前記第1所定サイクル数よりも小さい第2所定サイクル数カウントし、
前記疑似乱数の絶対値を目標値として前記3モジュラスプリスケーラの出力信号のサイクル数をカウントする処理を、前記第2所定サイクル数のカウント完了に応じて開始することを特徴とする請求項7に記載の分数分周PLL装置の制御方法。
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