JP2007129501A - 半導体装置 - Google Patents

Abstract

【課題】微細プロセスに好適で高性能化したＶ−Ｉ変換回路とＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】入力電圧がゲートに供給された第１導電型のソースと第１電圧との間第１抵抗を設ける。第２電圧側に設けられた第２導電型の第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴで電流ミラー回路を構成し、上記第１ＭＯＳＦＥＴのドレイン電流に対応した出力電流を形成する。第１定電流源の定電流を上記第１電圧側に設けられた第１導電型の第４ＭＯＳＦＥＴと第５ＭＯＳＦＥＴで電流ミラー回路を介して上記第２、第３ＭＯＳＦＥＴの電流ミラー回路に流すようにする。上記中心電圧に対応した入力電圧の変化範囲と、中心電流に対応した出力電流の変化範囲とがほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスを設定する。
【選択図】図１

Description

この発明は、半導体に関し、例えば電圧−電流変換回路と、それを用いて構成されたＶＣＯを備えたＰＬＬ（フェーズ・ロックド・ループ）回路に適用して有効な技術に関するものである。

電圧−電流変換回路（以下、単にＶ−Ｉ変換回路という）とリングオシレータで構成されたＶＣＯを用いたＰＬＬ回路の例として、特開２００３−０６９３９０公報がある。このＶ−Ｉ変換回路は、入力電圧を演算増幅回路を介してＶ−Ｉ変換を行うＭＯＳＦＥＴのゲートに供給し、このＭＯＳＦＥＴのソース電位を上記演算増幅回路に負帰還してボルティージフォロワ形態とし、抵抗に入力電圧を印加して変換電流を上記ＭＯＳＦＥＴのドレインから得るようにしている。
特開２００３−０６９３９０公報

従来のＰＬＬ回路のブロック図を図９に示す。ＰＬＬ回路は電圧制御発振回路（ＶＣＯ）、位相比較器（ＰＦＤ）、チャージポンプ（ＣＰ）ループフィルタから等から構成される。ＶＣＯ出力クロック（またはその分周クロック）と基準クロックが位相比較器で比較され、その位相誤差に応じてチャージポンプ（ＣＰ）回路が動作し、ＶＣＯ入力電圧を制御する。そして位相誤差がゼロになるようなＶＣＯ入力電圧で安定する（ロックする）。前記特許文献１のＶＣＯでは、演算増幅回路を用いるので回路素子数の増大、消費電流が増大及び下限動作電圧が高いという問題がある。

図１０には、本願発明者において先に検討されたＶＣＯの回路図が示されている。ＶＣＯは、入力電圧Ｖinによって出力クロック周波数が可変出来る回路であり、機能的に大きく分ける（１）入力電圧Ｖinをその電圧値に応じたバイアス電流に変換するＶ−Ｉ変換部、（２）バイアス電流によって発振周波数が変化するリングオシレータ部とから構成される。上記Ｖ−Ｉ変換部は、低電圧動作が可能で素子ノイズの影響を抑えシンプルな回路構成のために、図１１に示すようにソース接地された（またはソース側に抵抗Ｒ１を挿入した）ＮチャネルＭＯＳＦＥＴＭＮ１を用いる。この回路では入力電圧ＶinがＭＯＳトランジスタＭＮ１の閾値電圧Ｖthよりも低い場合、電流Ｉb は流れず、図１２に示すようなＶ−Ｉ変換特性となる。

微細プロセスで製造されるＬＳＩでは、ＭＯＳトランジスタの駆動能力を高くするためにゲート酸化膜厚は極めて薄く、その耐圧を確保するために電源電圧を下げる必要がある。しかし一方で、ＭＯＳトランジスタのオフリーク電流を抑制するために閾値電圧Ｖthは電源電圧に比例しては下げる事ができない。図１１のようなＶ−Ｉ変換回路を微細プロセスで製造されるＭＯＳトランジスタで構成した場合、図１３に示したＶ−Ｉ変換特性のように、電流を制御可能な入力電圧範囲が上記電源電圧の低下に伴いＶＳＳ（ＧＮＤ）側、電源ＶＤＤ側とも狭くなるために、Ｖ−Ｉ特性の傾き（ＶＣＯゲイン）を急峻に設定せざるを得ない。その場合、ＶＣＯの入力電圧に対する電流感度が高くなってしまうので、入力ノイズの影響を大きく受け、ＶＣＯ発振クロックのジッタ特性が劣化するという問題がある。

本発明の目的は、微細プロセスに好適で高性能化したＶ−Ｉ変換回路とＰＬＬ回路を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、入力電圧がゲートに供給された第１導電型のソースと第１電圧との間第１抵抗を設ける。第２電圧側に設けられた第２導電型の第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴで電流ミラー回路を構成し、上記第１ＭＯＳＦＥＴのドレイン電流に対応した出力電流を形成する。第１定電流源の定電流を上記第１電圧側に設けられた第１導電型の第４ＭＯＳＦＥＴと第５ＭＯＳＦＥＴで電流ミラー回路を介して上記第２、第３ＭＯＳＦＥＴの電流ミラー回路に流すようにする。上記中心電圧に対応した入力電圧の変化範囲と、中心電流に対応した出力電流の変化範囲とがほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスを設定する。

Ｖ−Ｉゲインを低くでき安定したジッタ特性の良いＶＣＯを実現できる。

図１には、この発明に係るＶ−Ｉ変換回路の一実施例の回路図が示されている。ＮチャネルＭＯＳトラＭＮ１のゲートには、入力電圧Ｖinが供給される。このＭＯＳトランジスタＭＮ１のソースと回路接地電位ＶＳＳとの間には抵抗Ｒ１が設けられる。上記ＭＯＳトランジスタＭＮ１のドレインには、ＰチャネルＭＯＳトランジスタＭＰ１とＭＰ２からなる電流ミラー回路が設けられる。上記ＭＯＳトランジスタＭＰ１とＭＰ２のソースには、電源電圧ＶＤＤが供給される。電流ミラー回路を構成する入力側ＭＯＳトランジスタＭＰ１は、ゲートとドレインが共通接続されてダイオード形態とされる。電流ミラー回路の出力側ＭＯＳトランジスタＭＰ２のドレインから出力電流Ｉout が形成される。

この実施例では、定電流源Ｉref の定電流は、ダイオード形態にされたＮチャネルＭＯＳトランジスタＭＮ３のドレインに入力される。上記ＭＯＳトランジスタＭＮ３に対して電流ミラー形態にされたＮチャネルＭＯＳトランジスタＭＮ２が設けられる。これらのＭＯＳトランジスタＭＮ２，ＭＮ３のソースには、上記回路の接地電位ＶＳＳが供給される。上記ＭＯＳＦＥＴＭＮ２のドレイン電流Ｉ２は、上記定電流源Ｉref に対応した定電流であり、上記ＭＯＳトランジスタＭＰ１のドレインに流れるようにされて、上記出力電流Ｉout に加算される。つまり、上記入力電圧Ｖinに対応した電流Ｉ１と上記電流Ｉ２とが加算されて電流ミラー回路の入力電流Ｉｂが形成され、この電流Ｉｂに対応して上記出力電流Ｉout が形成される。特に制限されないが、上記電圧−電流変換動作を行うＭＯＳトランジスタＭＮ１は、そのゲート長が他のＭＯＳＦＥＴＭＮ２，ＭＮ３に比べて長く形成され、単位ゲート幅当たりのコンダクタンスが小さく形成される。これによりチャネル幅を短くしてコンダクタンスを小さくする場合に比べ、ＭＯＳトランジスタＭＮ１で発生するフリッカノイズを低減することができる。

図２には、図１のＶ−Ｉ変換回路のＶ−Ｉ変換特性図が示されている。上記電流ミラー回路は、上記ＭＯＳトランジスタＭＰ１とＭＰ２のサイズ比に対応して入力電流Ｉｂから出力電流Ｉout を形成する。そして、ＶＣＯでは上記出力電流Ｉout に対応してリングオシレータの発振周波数が設定される。それ故、上記変換電流Ｉｂは、上記ＶＣＯ発振周波数に対応している。

前記ＰＬＬ回路において、ロック周波数はそれぞれの用途に対応して決められている。このロック周波数に対応してＶＣＯにおける目標周波数ｆｓも決められる。また、電源電圧に対応してチャージポンプ回路で形成される入力電圧Ｖinの電圧範囲も決められる。そこで、目標周波数ｆｓに対応した電流値を中心と、上記入力電圧Ｖinの中心電圧が同じになるようにすれば、効率のよいＶ−Ｉ変換を行うことができる。上記入力電圧Ｖinの最大値は、上記電源電圧ＶＤＤ程度となり、入力電圧Ｖinの最小値は０Ｖである。入力電圧Ｖinが最小値のときのＶＣＯの最低周波数ｆｏは、上記ＭＯＳトランジスタＭＮ１のドレイン電流Ｉ１がゼロとなるから電流Ｉ２により決まることになる。この電流Ｉ２は、上記定電流Ｉref に対応しているから上記定電流Ｉref により上記最低周波数ｆｏを設定することができる。

上記のように定電流Ｉref （Ｉ１）により上記最低周波数ｆｏを設定することにより、上記ＭＯＳトランジスタＭＮ１においては、同図に参考として細線で示した前記図１１のＶ−Ｉ変換回路のＶ−Ｉ変換特性ように入力電圧に対する電流感度を高くする必要がない。その結果、入力ノイズの影響を大きく受け、ＶＣＯ発振クロックのジッタ特性が劣化するという問題を解決することができる。そして、素子バラツキに対する影響も軽減させることができる。

図３には、この発明に係るＶ−Ｉ変換回路の他の一実施例の回路図が示されている。この実施例では、上記ＭＯＳトランジスタＭＮ１及び抵抗Ｒ１のレプリカ回路としてのＮチャネルＭＯＳトランジスタＭＮ４と抵抗Ｒ４が追加される。このＭＯＳトランジスタＭＮ４のドレイン電流Ｉ４は、前記図１の定電流源Ｉref に対応した定電流源Ｉref1の一部を流すようにされる。上記ＭＯＳＦＥＴＭＮ４のゲートには、定電流源Ｉref2と抵抗Ｒ５で形成された定電圧Ｖref が供給される。この定電圧Ｖref は、上記入力電圧Ｖinの中心電圧に対応した電圧に設定される。

つまり、上記定電流源Ｉref1、Ｉref2は、特に制限されないが、公知のシリコンバンドギャップを利用した定電圧回路等によって生成され、電流値が温度、電源電圧によって変化しない一定の電流源とされる。定電流源Ｉref2を抵抗Ｒ５に流し込むことで、一定電圧Ｖref（＝Ｒ５×Ｉref2）が生成される。定電圧Ｖref は上記入力電圧Ｖinの中心電圧に相当する電源電圧ＶＤＤの１／２になるように設定される。ＮＭＯＳトランジスタＭＮ４と抵抗Ｒ４は、それぞれ前記ＭＯＳトランジスタＭＮ１、抵抗Ｒ１と同一寸法のレプリカ回路である。ＭＯＳトランジスタＭＮ４のゲートに上記定電圧Ｖref が印加され電流Ｉ４が生成される。

前記図１と同様にＭＯＳトランジスタＭＮ２とＭＮ３は電流ミラー回路を構成しており、ＭＯＳトランジスタＭＮ２、ＭＮ３が同一寸法であれば電流Ｉ３と等しくなるように電流Ｉ２が流れる。従って、Ｉ２＝Ｉ３＝ＩIref1 −Ｉ４の関係となる。この電流Ｉ２がオフセット電流となって前記ＶＣＯの最低周波数ｆｏを設定することなる。つまり、前記図１と同様に、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は電流ミラー回路を構成しており、ＭＯＳトランジスタＭＰ１，ＭＰ２が同一寸法であれば、入力電流Ｉb(Ｉ１＋Ｉ２）と等しくなるように出力電流Ｉout が流れる。出力電流Ｉout ＝Ｉ１＋Ｉ２＝Ｉ１＋Ｉref1−Ｉ4 がＶ−Ｉ変換回路の出力電流となり、図示しないリングオシレータ部に供給されて、発振周波数の制御を行う。したがって、電流Ｉ１がゼロのとき電流Ｉ２によりリングオシレータの発振周波数が決まるので、上記のように電流Ｉ２がオフセット電流となって前記ＶＣＯの最低周波数ｆｏを設定する。

図４には、図３のＶ−Ｉ変換回路のＶ−Ｉ変換特性図が示されている。定電流源Ｉref1の電流値を、所望のＶＣＯ発振周波数となる電流値に等しくなるように設計した場合、電流Ｉ１＝Ｉ４である必要があり、ＭＯＳトランジスタＭＮ１とＭＮ４は同一寸法のＭＯＳトランジスタであるから、ＶＣＯ入力電圧ＶinはＶref （＝ＶＤＤ／２）に等しくなって安定する事になる。カレントミラーを構成する、ＭＯＳトランジスタＭＮ２、ＭＮ３およびＭＯＳトランジスタＭＰ１、ＭＰ２はそれぞれ同一寸法でなくても構わない。

例えば、ＭＮ２：ＭＮ３＝２：１とすれば、電流Ｉ２はＩ３の２倍となる。この場合、レプリカ回路のＭＯＳトランジスタＭＮ４はチャネル幅ＷをＭＯＳトランジスタＭＮ１の１／２に、抵抗Ｒ４はＲ１の２倍し、定電流Ｉref1を所望のＶＣＯ発振周波数となる電流値の１／２とすれば、同様の動作となる。この構成においては、Ｖ−Ｉ変換回路の消費電流が少なくなるという効果がある反面レプリカ精度が落ちるため、ややばらつきは大きくなる。

製造ばらつきあるいは温度変化によって、ＮＭＯＳトランジスタＭＮ１の特性が変化した場合、同様にＮＭＯＳトランジスタＭＮ４の特性も変化しオフセット電流（Ｉref1−Ｉ４）が変化する。Ｖ−Ｉ変換電流Ｉ１の変化分と電流Ｉ４の変化分がキャンセルして、動作安定点ではＶ−Ｉ変換回路の出力電流Ｉout は一定電流Ｉref1のままで変動しない。この場合のＶ−Ｉ変換回路特性を図５に示す。前記図１のＶ−Ｉ変換回路では、製造ばらつきあるいは温度変化によって周波数ｆｏ’やｆｏ”のようなばらつきが生じるが、図３の実施例のようなレプリカ回路を付加することにより、周波数ｆｏのように安定化させることができる。

前記図１の実施例では、素子ばらつきを考慮した場合、低めに設定せざるを得なかった上記オフセット電流Ｉ２と可変電流の比を図３に示した実施例では大きく設定することができる。それ故、図３の実施例のＶ−Ｉ変換回路においては、ＶＣＯゲインを低くすることができジッタ特性の良いＶＣＯを実現することができる。動作安定点でのＶＣＯの入力電圧Ｖinが、製造ばらつき、温度変化によって大きく変化しなくなるため、チャージポンプ回路ＣＰの広い出力電圧範囲を確保する必要がなくなり、その回路設計の自由度が高くなる。

図６には、この発明に係るＶ−Ｉ変換回路の他の一実施例の回路図が示されている。この実施例では、図３の実施例回路にＮチャネルＭＯＳトランジスタＭＮ５とＭＮ６を追加して前記ＭＯＳトランジスタＭＮ２、ＭＮ３から構成される電流ミラー回路をカスコード化したものである。これらのＭＯＳトランジスタＭ５，ＭＮ６のゲートには、所定電圧Ｖｂが印加されている。他の構成は、前記図３と同様であるので説明を省略する。

前記図１、図３の実施例ではＭＯＳトランジスタＭＮ２の出力抵抗が低いため電流ミラーの精度が不充分で、ＭＯＳトランジスタＭＮ２のドレイン電圧Ｖｘに依存してオフセット電流Ｉ２の電流値が変化してしまう。電圧Ｖｘは電源電圧ＶＤＤおよびＰチャネルＭＯＳＦＥＴＭＰ１の製造ばらつき、温度変化により変わるため、これにより上記電流Ｉ２が影響を受けてＶ−Ｉ変換特性がばらついてしまう。電流ミラー回路をカスコード化することで、ドレイン電圧Ｖｘによるオフセット電流Ｉ２の変動を抑制でき、ばらつきが少ないＶ−Ｉ変換特性が得られる。図１の実施例においても、上記ＮチャネルＭＯＳトランジスタＭＮ５とＭＮ６を追加して前記ＭＯＳトランジスタＭＮ２、ＭＮ３から構成される電流ミラー回路をカスコード化してもよい。

図７には、この発明に係るＶ−Ｉ変換回路の更に他の一実施例の回路図が示されている。この実施例では、定電流源Ｉref1の定電流を制御信号によって可変できるようにしている。同図の例では、制御信号ＣＮＴ〔１：０〕が２ビットの場合を示している。上記制御信号ＣＮＴ〔１；０〕により指定される４通りの定電流Ｉref10 、Ｉref11 、Ｉref12 、Ｉref13 を形成しておいて、スイッチによりいずれかを選択する。このようにいずれか１つの定電流Ｉref10 、Ｉref11 、Ｉref12 、Ｉref13 を選択するもの他、上記４つのスイッチにそれぞれ制御信号を対応させて、電流ゼロを含んで１６通りの定電流を得るようにしてもよい。他の構成は、前記図６と同様である。上記定電流源Ｉref1の定電流を制御信号によって可変できるようにする構成は、前記図１、図３の実施例にも同様に適用することができる。

図８には、上記図７のＶ−Ｉ変換回路を含んだＶＣＯで構成されるＰＬＬ回路のブロック図が示されている。この実施例のＰＬＬ回路は、２ビットの制御信号ＣＮＴ〔１：０〕でＶＣＯ出力クロックのフィードバック経路の分周比を可変にして、複数の出力クロック逓倍比を得るものである。この時の出力クロック逓倍比設定信号でＶＣＯ内のＶ−Ｉ変換回路のＩref1を可変制御する。この構成では、ＶＣＯ入力電圧はほぼ一定に保たれたままで、複数通りの異なるＶＣＯ発振周波数を得る事ができる。そのため、低電源電圧において制限されたＶＣＯ入力電圧範囲でも広い発振レンジを持つＶＣＯが実現できる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記実施例において、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、それぞれを入れ替えて構成してもよい。前記の各定電流Ｉref 、Ｉref1、Ｉref2、Ｉref10 、Ｉref11 、Ｉref12 、Ｉref13 は、同じシリコンバンドギャップ定電圧を利用して形成された基準電流を、電流ミラー回路により分配するようにするものであってもよい。この発明は、Ｖ−Ｉ変換回路及びそれを用いたＶＣＯ及びＰＬＬ回路に備えた半導体装置に広く利用できる。

この発明に係るＶ−Ｉ変換回路の一実施例を示す回路図である。 図１のＶ−Ｉ変換回路のＶ−Ｉ変換特性図である。 この発明に係るＶ−Ｉ変換回路の他の一実施例を示す回路図である。 図３のＶ−Ｉ変換回路のＶ−Ｉ変換特性図である。 図３のＶ−Ｉ変換回路のＶ−Ｉ変換特性図である。 この発明に係るＶ−Ｉ変換回路の他の一実施例を示す回路図である。 この発明に係るＶ−Ｉ変換回路の更に他の一実施例を示す回路図である。 図７のＶ−Ｉ変換回路を含んだＶＣＯで構成されるＰＬＬ回路の一実施例のブロック図である。 従来のＰＬＬ回路のブロック図である。 本願発明者において先に検討されたＶＣＯの回路図である。 図１０のＶＣＯのＶ−Ｉ変換部の回路図である。 図１１のＶ−Ｉ変換回路のＶ−Ｉ変換特性図である。 図１１のＶ−Ｉ変換回路のＶ−Ｉ変換特性図である。

符号の説明

ＭＰ１，ＭＰ２…ＮチャネルＭＯＳトランジスタ、ＭＮ１〜ＭＮ６…ＮチャネルＭＯＳトランジスタ、Ｉref 、Ｉref1、Ｉref2、Ｉref10 、Ｉref11 、Ｉref12 、Ｉref13 …定電流源、ＰＦＤ…位相比較器、ＣＰ…チャージポンプ回路、ＶＣＯ…電圧制御発振回路、１／Ｎ…分周回路、

Claims (6)

1. 入力電圧がゲートに供給された第１導電型の第１ＭＯＳＦＥＴと、
   上記第１ＭＯＳＦＥＴのソースと第１電圧との間に設けられた第１抵抗と、
   上記第１ＭＯＳＦＥＴのドレインと第２電圧との間に設けられ、ダイオード形態にされた第２導電型の第２ＭＯＳＦＥＴと、
   上記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴと、
   第１定電流源と、
   上記第１定電流源と上記第１電圧との間に設けられ、ダイオード形態にされた第１導電型の第４ＭＯＳＦＥＴと、
   上記第４ＭＯＳＦＥＴと電流ミラー形態にされ、ドレインが上記第１ＭＯＳＦＥＴのドレインと接続された第１導電型の第５ＭＯＳＦＥＴとを備え、
   上記入力電圧の変化範囲と、出力電流の変化範囲とがほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスを設定した電圧−電流変換回路を備えてなることを特徴とする半導体装置。
2. 請求項１において、
   上記第５ＭＯＳＦＥＴのチャネル長は、他のＭＯＳＦＥＴのチャネル長より長くされてなることを特徴とする半導体装置。
3. 請求項２において、
   第２定電流源と、
   上記第２定電流源により形成された定電流が流れて上記入力電圧の中心電圧に対応した第１定電圧を形成する第２抵抗と、
   上記第１定電圧がゲートに供給された第１導電型の第６ＭＯＳＦＥＴと、
   上記第６ＭＯＳＦＥＴのソースと上記第１電圧との間に設けられた第３抵抗とを更に備え、
   上記第１定電流源の電流は、上記第４ＭＯＳＦＥＴ及び第６ＭＯＳＦＥＴのドレインに流れるようにされ、
   上記第６ＭＯＳＦＥＴと上記第３抵抗は、第１ＭＯＳＦＥＴと第１抵抗のレプリカ回路として形成されることを特徴とする半導体装置。
4. 請求項３において、
   上記第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴのドレインには、ソース−ドレイン経路が直列形態に接続された第１導電型の第７及び第８ＭＯＳＦＥＴが設けられ、
   上記第７ＭＯＳＦＥＴ及び第８ＭＯＳＦＥＴのゲートには、第２定電圧が供給されてなることを特徴とする半導体装置。
5. 基準信号と帰還信号とを受ける位相比較器と、
   上記位相比較器の位相比較出力を受けるチャージポンプ回路と、
   上記チャージポンプ回路の出力電圧を受けて動作するＶＣＯと、
   上記ＶＣＯの出力信号を分周して上記位相比較器に帰還させる帰還信号を形成する分周回路とを備え、
   上記ＶＣＯは、電圧−電流変換回路と、かかる電圧−電流変換回路の出力電流によって遅延時間が遅延回路からなるリングオシレータから構成され、
   上記電圧−電流変換回路は、
   入力電圧がゲートに供給された第１導電型の第１ＭＯＳＦＥＴと、
   上記第１ＭＯＳＦＥＴのソースと第１電圧との間に設けられた第１抵抗と、
   上記第１ＭＯＳＦＥＴのドレインと第２電圧との間に設けられ、ダイオード形態にされた第２導電型の第２ＭＯＳＦＥＴと、
   上記第２ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第３ＭＯＳＦＥＴと、
   第１定電流源と、
   上記第１定電流源と上記第１電圧との間に設けられ、ダイオード形態にされた第１導電型の第４ＭＯＳＦＥＴと、
   上記第４ＭＯＳＦＥＴと電流ミラー形態にされ、ドレインが上記第１ＭＯＳＦＥＴのドレインと接続された第１導電型の第５ＭＯＳＦＥＴとを含み、
   上記入力電圧の変化範囲と、出力電流の変化範囲がほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスが設定されてなることを特徴とする半導体装置。
6. 請求項５において、
   上記第１定電流源は、複数の定電流源と、制御信号に対応してオン状態になるスイッチと複数の定電流源からなる可変電流源であり、
   上記分周回路は、上記可変電流源の可変電流動作に対応した分周動作を行うことを特徴とする半導体装置。
   

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