JP5102603B2 - 半導体集積回路 - Google Patents

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本発明は、フェーズロックドループ(ＰＬＬ)回路を内蔵する半導体集積回路に関し、特にループフィルタをオンチップ化することを可能とすると伴に高速応答を実現すると伴にロック後の十分な雑音抑圧効果を得るのに有益な技術に関するものである。
従来より、フェーズロックドループ(ＰＬＬ)回路が半導体集積回路に搭載され、このＰＬＬ回路は大規模論理集積回路等の論理回路を動作させるためのクロック信号を生成したり、あるいは通信用集積回路等で送信動作もしくは受信動作のためのクロック信号を生成するものである。
下記特許文献１には、無線通信用半導体集積回路の内蔵ＰＬＬ回路のループフィルタをオンチップ化するため、フィルタ容量のチャージ動作とディスチャージ動作とを行う２個のチャージポンプ回路を使用して、一方のチャージポンプ回路の電流を他方のチャージポンプ回路の電流よりも小とすることが記載されている。一方のチャージポンプ回路の充電側電流源と他方のチャージポンプ回路の放電側電流源とが同時に動作する逆相動作が行われ、２個の電流源の電流の比により、フィルタ容量を小さくした場合と同様な零点周波数を得ることができ、ＰＬＬ回路のループフィルタをオンチップ化することができる。
一方、下記特許文献２には、高速応答を実現すると伴にロック後の十分な雑音抑圧効果を得るために、位相比較器の出力をチャージポンプとループフィルタとを介して電圧制御発振器に供給するＰＬＬ回路において、ループフィルタの容量を急速に充放電する別のチャージポンプを増設することが記載されている。高速モード時には、元来と増設の両チャージポンプによって容量を急速に充放電することにより高速応答を実現して、ロック後は増設のチャージポンプはオフ状態とされ、低雑音ロック状態となる。
ところで、下記特許文献３には、ハードディスク装置においてメインＣＰＵによるファイルへのアクセスの有無によりコントローラＬＳＩを低消費電力のスリープモードと大消費電力のアクティブモードとに制御することが記載されている。電力制御回路は、スリープモードでは内部クロックパルスの供給を中止する一方、アクティブモードでは内部クロックパルスの供給を再開する。
さらに、下記非特許文献１には、ΣΔ変調器の出力により分周器の２つの分周比の間をトグルするフラクショナルＰＬＬ回路により、シリアルＡＴＡインターフェース用のスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成することが記載されている。また、下記非特許文献１では、ΣΔ変調器の出力により多重係数分周器(Ｄｕａｌ Ｍｏｄｕｌｕｓ Ｄｉｖｉｄｅｒ)の２つの分周比(７３／７５)の間をトグルするものである。このようにスプレッドスペトクラムクロック発生器(ＳＳＣＧ)は、電子機器におけるＥＭＩのような不要輻射を軽減するため、クロック信号を周波数変調して、クロックの基本波と高調波のピーク電力を低減するものである。トータルエネルギーは同一であるが、クロック信号の振幅と信号エッジの波形とを保ったままクロック信号が広い周波数帯域にわたり拡散される(spread)ので、ピークエネルギーを低減することができる。また、下記非特許文献１には、ΣΔ変調器の出力の量子化ノイズを低減するため１次ΣΔ変調器を複数多段としたＭＡＳＨ型のΣΔ変調器を用いることも報告されている。分周比が整数のみの一般的なＰＬＬ回路ではロックド・ループの周波数解像度は基準周波数ｆＲＥＦとなるので、精密な周波数解像度は小さな基準周波数ｆＲＥＦを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、ＰＬＬ回路の電圧制御発振器(ＶＣＯ)の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。それに対して、フラクショナルＰＬＬ回路を使用するフラクショナルシンセサイザは基準周波数ｆＲＥＦよりも精密な周波数解像度を持つために開発され、フラクショナル−Ｎ分周器では分周比は周期的に整数Ｎから整数Ｎ＋１に変更され、結果的に平均分周比はＮよりも(Ｎ＋１)分周のデューティー比分増加する。尚、ＳＳＣＧは、Spread Spectrum Clock Generatorの略である。また、ＥＭＩは、Electromagnetic Interferenceの略である。更に、ＭＡＳＨは、Multistage noise Shaping Techniqueの略である。また、ＡＴＡは、Advanced Technology Attachmentの略である。
特開２００５−１８４７７１号 公報 特開平６−２７６０９０号 公報 米国特許 第５、８９２、９５８号 明細書 Ｗｅｉ−Ｔａ Ｃｈｅｎ ｅｔ ａｌ． "Ａ Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＳＡＴＡ−ＩＩ"， ２００５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，２３−２６ Ｍａｙ ２００５， ＰＰ．２６４３−２６４６．
良く知られているように、ハードディスク装置(ＨＤＤ)等の記録再生ユニットには、ＰＬＬ回路が使用される。記録再生ユニットの磁気ディスクから磁気ヘッドで読み取られたリード信号はプリアンプ、可変ゲインアンプで増幅され、ＰＲＭＬデコーダの出力がＰＬＬ回路に供給されることにより、ＰＬＬ回路によりデコーダの出力からデコーダのピーク検出のタイミングを決定するためのクロック信号が再生される。尚、ＰＲＭＬは、Partial Response Mostly Likelihoodと呼ばれる復号技術の略である。
また、ＰＬＬ回路は、記録再生ユニットだけではなく、インターフェースユニット、携帯電話端末、無線通信装置の種々の電子装置にも採用されている。インターフェースユニットは光ディスク装置やハードディスク装置等の記憶メディアとパーソナルコンピュータ等のコンピュータとの間で双方向のデータ転送を行うための装置であるが、データ転送に使用するクロックがＰＬＬ回路で生成される。
更に、携帯電話端末等の無線通信装置でも、送信ローカル信号や受信ローカル信号として使用されるキャリアクロックがＰＬＬ回路で生成される。
一方、ハードディスク装置(ＨＤＤ)においてメインＣＰＵによるファイルへのアクセスの有無によるコントローラＬＳＩの大消費電力のアクティブモードと低消費電力のスリープモードとの切り換えにより、内部クロックパルスを生成するＰＬＬ回路の動作が切り換えられる。ＨＤＤ装置のファイルへのアクセスが実行されるアクティブモードでは、ＰＬＬ回路の入力にデコーダの出力信号が供給されるので、ＰＬＬ回路は入力信号へのロック動作を実行する。しかし、ＨＤＤ装置のファイルへのアクセスが実行されないスリープモード(スタンバイ状態又はアイドル状態)では、ＰＬＬ回路の入力にはデコーダの有効な出力信号が供給されないので、ＰＬＬ回路は入力信号へのロック動作を実行しない。
一方、ＨＤＤ装置等の記録再生ユニットではスリープモード(スタンバイ状態)からアクティブモード(アクセス状態)の動作モードの変更に際して、ＰＬＬ回路から生成される再生クロック信号の高速ロック(高速復帰)が必要とされる。また、ＨＤＤ装置等の記憶メディアとパーソナルコンピュータ等との間でデータ転送を行うインターフェースユニットとして最近シリアルＡＴＡ型の装置が注目されている。シリアルＡＴＡの規格を達成するため、ＰＬＬ回路を含むシリアルＡＴＡインターフェースユニットには１０マイクロ秒以内のスタンバイ状態からの高速復帰の仕様が要求されている。従って、この高速復帰を実現するためには、ＰＬＬ回路がロック動作を実行しないＨＤＤ装置のスリープモード(スタンバイ状態)においても、ＰＬＬ回路の電圧制御発振器(ＶＣＯ)の発振動作自体は継続する必要がある。このため、スタンバイ状態のＨＤＤ装置では、ＰＬＬ回路の電圧制御発振器は動作電流を消費しており、シリアルＡＴＡインターフェースユニットを含むパーソナルコンピュータ等は電池寿命が短くなることが懸念される。
また、携帯電話端末では、待ち受け状態から通信状態への遷移時間が通信規格によって定められている。従って、携帯電話端末に搭載されるＰＬＬ回路は、高速ロックを実現すると伴に、雑音特性等を満足しながら、コスト低減のために実装面積を小さくすることを求められる。しかし、実際には遷移時間と雑音特性とを実現するためには、ＰＬＬ回路のループフィルタは半導体集積回路内部にオンチップ化することができず、外付部品となる。その結果、実装面積と部品点数とが増大するために、コスト高騰要因となっている。
良く知られているように、ＰＬＬ回路のロック時間(セットリング時間)ＴＬは、ＴＬ≒２π／ωnで示されるように、固有各周波数ωnと逆比例の関係となる。
一方、また良く知られているように、ＰＬＬ回路の固有各周波数ωnは、ＰＬＬ回路のループフィルタのフィルタ容量の値と略逆比例の関係となる。
従って、ＰＬＬ回路で高速ロックを実現するためには、ロック時間(セットリング時間)ＴＬを短縮する必要があり、そのためには固有各周波数ωnを大きくする必要があり、結果的にはループフィルタの周波数帯域を広くする必要がある。しかし、ＰＬＬ回路のループフィルタの周波数帯域を広くすると、ＰＬＬ回路の雑音特性が劣化する。特に、シリアルＡＴＡインターフェースユニットで用いられているスペクトラム拡散クロック発生器を構成するフラクショナルＰＬＬでは、ループフィルタの周波数帯域を広くするとΔΣ変調器の量子化雑音が電圧制御発振器の出力に漏洩されるために、雑音特性が劣化する。
一方、上記特許文献１に記載のように、２個のチャージポンプ回路を使用してフィルタ容量を電流値の異なるチャージ動作とディスチャージ動作とを行うことで電流比によりフィルタ容量を小さくでき、ＰＬＬ回路のループフィルタをオンチップ化することができる。しかし、上記特許文献１に記載されたＰＬＬ回路のループフィルタでは、ループフィルタの周波数帯域は一定であるので、上記特許文献２のように高速ロックを実現すると伴に雑音特性を満足することは不可能となっている。
また、上記特許文献２のように、高速モード時には元来と増設の両チャージポンプによって容量を急速に充放電して、ロック後は増設のチャージポンプをオフ状態とすることで低雑音ロック状態として、高速応答を実現すると伴にロック後の十分な雑音抑圧効果を得ることができる。しかし、上記特許文献２に記載されたＰＬＬ回路では、元来と増設の両チャージポンプは位相比較器の出力信号に応答して同相動作するものであるので、下記特許文献１に記載のように内蔵ＰＬＬ回路のループフィルタをオンチップ化するため２個のチャージポンプ回路が逆相動作を行うものではない。その結果、記特許文献２に記載されたＰＬＬ回路では、高速応答を実現すると伴にロック後の十分な雑音抑圧効果を得ることができるが、上記特許文献１のようにＰＬＬ回路のループフィルタをオンチップ化することは不可能となっている。
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
従って、本発明の目的とするところは、ループフィルタをオンチップ化することを可能とすると伴に高速応答を実現すると伴にロック後の十分な雑音抑圧効果を得ることができるフェーズロックドループ回路(ＰＬＬ回路)を内蔵する半導体集積回路を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
すなわち、本発明の代表的な半導体集積回路は、位相周波数比較器(１)と第１のチャージポンプ(２)と第２のチャージポンプ(３)とループフィルタ(４)と電圧制御発振器(５)と分周器(６)とを含むフェーズロックドループ回路を内蔵する。前記ＰＬＬ回路の動作モードは、ロック動作が停止されているスタンバイ状態と、ロック動作を開始するロック応答動作と、前記ロック応答動作によって開始された前記ロック動作を継続する定常ロック動作とを含む。前記定常ロック動作では、前記第１のチャージポンプ(２)の充放電電流の電流値よりも、前記第２のチャージポンプ(３)の充放電電流の電流値が小さく設定され、前記第１と前記第２のチャージポンプ(２、３)とは、前記位相周波数比較器の出力に応答して前記ループフィルタ(４)の互いに逆相の充放電動作を実行する。ロック動作を開始する前記ロック応答動作では、逆位相の前記第２のチャージポンプ(３)による前記ループフィルタ(４)の前記充放電動作が停止される(図１、図２参照)。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、本発明によれば、ループフィルタをオンチップ化することを可能とすると伴に高速応答を実現すると伴にロック後の十分な雑音抑圧効果を得ることができるＰＬＬ回路を内蔵する半導体集積回路を提供することが可能となる。
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態による半導体集積回路は、位相周波数比較器(１)と第１のチャージポンプ(２)と第２のチャージポンプ(３)とループフィルタ(４)と電圧制御発振器(５)と分周器(６)とを含むフェーズロックドループ回路を内蔵する。
前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)の位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
前記第１のチャージポンプ(２)と前記第２のチャージポンプ(３)とは、前記位相周波数比較器の前記第１出力信号(１１)と前記第２出力信号(１２)とに応答して前記ループフィルタ(４)の充放電動作をそれぞれ実行可能とされる。
前記第１のチャージポンプ(２)の出力と前記第２のチャージポンプ(３)の出力とは、前記ループフィルタ(４)に接続されている。
前記ＰＬＬ回路の動作モードは、ロック動作が停止されているスタンバイ状態と、ロック動作を開始するロック応答動作と、前記ロック応答動作によって開始された前記ロック動作を継続する定常ロック動作とを含む。
前記基準信号(８)の位相と前記分周器からの前記帰還信号(９)の位相とが所定の関係のロック状態に維持される前記ＰＬＬ回路の前記定常ロック動作では、前記第１のチャージポンプ(２)の前記出力の充放電電流の電流値よりも、前記第２のチャージポンプ(３)の前記出力の充放電電流の電流値が小さく設定される。
前記ＰＬＬ回路の前記定常ロック動作の前記動作モードでは、前記第１のチャージポンプ(２)と前記第２のチャージポンプ(３)とは、前記位相周波数比較器の前記第１出力信号(１１)と前記第２出力信号(１２)とに応答して前記ループフィルタ(４)の互いに逆相の充放電動作を実行する。
前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプ(２)による前記ループフィルタ(４)の前記充放電動作に対して逆位相の前記第２のチャージポンプ(３)による前記ループフィルタ(４)の前記充放電動作が停止される(図１、図２参照)。
前記実施の形態によれば、前記ＰＬＬ回路の前記定常ロック動作では、前記第１と前記第２のチャージポンプ(２)、３)は、異なる電流値による前記ループフィルタ(４)の逆相充放電動作を実行するので、上記特許文献１に記載のＰＬＬ回路と同様にループフィルタの容量をオンチップ化することができる。
またこの時に、前記ループフィルタ(４)の周波数帯域を比較的狭く設定することにより、前記ＰＬＬ回路の前記定常ロック動作で低雑音特性を得ることができる。
更に、前記ロック動作を開始する前記ロック応答動作では、小さな充放電電流による前記第２のチャージポンプ(３)による前記ループフィルタ(４)の微弱な逆位相充放電動作が停止され、大きな充放電電流による前記第1のチャージポンプ(２)による前記ループフィルタ(４)の強力な充放電動作が実施される。その結果、前記電圧制御発振器(５)に供給される前記ループフィルタ(４)の発振制御電圧(Ｖc)を高速に変化させることができるので、ＰＬＬ回路の高速応答を実現することができる。
好適な実施の形態による半導体集積回路では、前記ＰＬＬ回路の前記動作モードの前記スタンバイ状態では、前記ＰＬＬ回路の少なくとも前記位相周波数比較器(１)と前記第１のチャージポンプ(２)と前記第２のチャージポンプ(３)と前記分周器(６)とが遮断状態に制御される。
前記ＰＬＬ回路の前記動作モードを前記スタンバイ状態から前記ロック応答動作に変化させる制御信号(１０)が、前記ＰＬＬ回路に供給される。
前記ＰＬＬ回路への前記制御信号(１０)の供給に応答して、前記ＰＬＬ回路の少なくとも前記位相周波数比較器(１)と前記第１のチャージポンプ(２)と前記分周器(６)とは前記遮断状態から解除され動作を開始するものである。
前記ＰＬＬ回路は、前記制御信号(１０)のレベル変化に応答して所定の遅延時間(Ｔ２−Ｔ１)の後にレベル変化する制御出力信号(１７)を生成するコントローラ(７)を更に含む。
前記コントローラ(７)から生成される前記制御出力信号(１７)のレベル変化に応答して、前記ロック応答動作での前記逆位相の前記第２のチャージポンプ(３)による前記充放電動作の停止が解除され、前記定常ロック動作での前記第２のチャージポンプ(３)による前記逆相の充放電動作の実行が開始される。
前記好適な実施の形態によれば、前記スタンバイ状態では、前記ＰＬＬ回路の多くの回路が遮断状態に制御されるので、スタンバイ状態での消費電流を削減することができる。また、前記ＰＬＬ回路が前記コントローラ(７)を含んでいるので、前記スタンバイ状態から前記ロック応答動作に変化させる前記制御信号(１０)から前記ロック応答動作から前記定常ロック動作に変化させる前記制御出力信号(１７)を前記コントローラ(７)の出力に生成することができる。
より好適な実施の形態による半導体集積回路では、前記ＰＬＬ回路は、前記分周器(６)に接続された変調器(２３)を更に含む。
前記変調器(２３)の出力に応答することよって前記分周器(６)は異なる値の分周数の間で変化することにより、前記分周器(６)の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記ＰＬＬ回路が動作するものである。
前記より好適な実施の形態によれば、フラクショナルＰＬＬにおいて高速ロックを実現するためにループフィルタの周波数帯域を極端に広くする必要が無いので前記分周器(６)の量子化雑音の前記電圧制御発振器(５)の出力への漏洩による雑音特性の劣化を低減することができる。
他のより好適な実施の形態による半導体集積回路では、前記フラクショナルＰＬＬの前記動作モードで動作する前記ＰＬＬ回路はオンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するものである(図７参照)。
更に好適な実施の形態では、前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は記憶ディスク装置(２９、３０)とホスト装置(３２)との間に接続可能とされている。
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置からの書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給するものである(図１０、図１１参照)。
具体的な一つの実施の形態による半導体集積回路では、前記第１のチャージポンプ(２)の充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第１出力信号(１１)と前記第２出力信号(１２)とがそれぞれ供給可能とされる(図１参照)。
前記第２のチャージポンプ(３)の充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第２出力信号(１２)と前記第１出力信号(１１)とがそれぞれ供給可能とされる。
最も具体的な一つの実施の形態による半導体集積回路では、前記第１のチャージポンプ(２)の出力と前記第２のチャージポンプ(３)の出力とは前記ループフィルタ(４)の抵抗(１８)の一端(１３)と他端(１４)とに接続され、前記抵抗(１８)の前記他端(１４)と接地電位との間に容量(１９)が接続される(図１参照)。
他の最も具体的な一つの実施の形態による半導体集積回路では、前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプ(２)による前記ループフィルタ(４)の前記充放電動作に対して同位相の前記第２のチャージポンプ(３)による前記ループフィルタ(４)の前記充放電動作が実行される。
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、記憶ディスク装置(２９、３０)とホスト装置(３２)との間に接続可能とされたインターフェース用途のための半導体集積回路である。
前記半導体集積回路は、前記記憶ディスク装置(２９、３０)と接続可能に構成されると伴に第１のＰＬＬ回路(４６)を含む記録再生ユニット(３４)と、前記ホスト装置(３２)と接続可能に構成されると伴に第２のＰＬＬ回路(４０、４１)を含むインターフェースユニット(３６)とを具備する(図１0参照)。
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置からの書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給するものである(図１０、図１１参照)。
前記半導体集積回路の前記記録再生ユニット(３４)は、前記記憶ディスク装置から前記読み出し信号を読み出して前記記憶ディスク装置へ前記書き込み信号を供給するものである(図１１参照)。
前記半導体集積回路の前記インターフェースユニット(３６)は、前記ホスト装置からの前記書き込みデータを受けて前記記憶ディスク装置へ前記書き込み信号を供給するものである(図１０参照)。
前記第１のＰＬＬ回路(４６)と前記第２のＰＬＬ回路(４０、４１)との各ＰＬＬ回路は、位相周波数比較器(１)と第１のチャージポンプ(２)と第２のチャージポンプ(３)とループフィルタ(４)と電圧制御発振器(５)と分周器(６)とを含む(図9参照)。
前記各ＰＬＬ回路の前記位相周波数比較器は、基準信号(８)と前記分周器の出力信号である帰還信号(９)の位相差を比較して、位相比較出力信号としての第１出力信号(１１)と第２出力信号(１２)とを出力する。
前記各ＰＬＬ回路の前記第１のチャージポンプ(２)と前記第２のチャージポンプ(３)とは、前記位相周波数比較器の前記第１出力信号(１１)と前記第２出力信号(１２)とに応答して前記ループフィルタ(４)の充放電動作をそれぞれ実行可能とされる。
前記各ＰＬＬ回路の前記第１のチャージポンプ(２)の出力と前記第２のチャージポンプ(３)の出力とは、前記ループフィルタ(４)に接続されている。
前記各ＰＬＬ回路の動作モードは、ロック動作が停止されているスタンバイ状態と、ロック動作を開始するロック応答動作と、前記ロック応答動作によって開始された前記ロック動作を継続する定常ロック動作とを含む。
前記各ＰＬＬ回路で前記基準信号の位相と前記分周器からの前記帰還信号の位相とが所定の関係のロック状態に維持される前記ＰＬＬ回路の前記定常ロック動作では、前記第１のチャージポンプの前記出力の充放電電流の電流値よりも、前記第２のチャージポンプの前記出力の充放電電流の電流値が小さく設定される。
前記各ＰＬＬ回路の前記定常ロック動作の前記動作モードでは、前記第１のチャージポンプ(２)と前記第２のチャージポンプ(３)とは、前記位相周波数比較器の前記第１出力信号(１１)と前記第２出力信号(１２)とに応答して前記ループフィルタ(４)の互いに逆相の充放電動作を実行する。
前記各ＰＬＬ回路で前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプ(２)による前記ループフィルタ(４)の前記充放電動作に対して逆位相の前記第２のチャージポンプ(３)による前記ループフィルタ(４)の前記充放電動作が停止される(図１、図２参照)。
前記第２のＰＬＬ回路(４０、４１)は、前記第２のＰＬＬ回路の前記分周器(６)に接続された変調器(２３)を更に含む。
前記変調器(２３)の出力に応答することよって前記第２のＰＬＬ回路の前記分周器(６)は異なる値の分周数の間で変化することにより、前記分周器(６)の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記第２のＰＬＬ回路が動作するものである(図７参照)。
好適な実施の形態による半導体集積回路では、前記各ＰＬＬ回路の前記動作モードを前記スタンバイ状態では、前記各ＰＬＬ回路の少なくとも前記位相周波数比較器(１)と前記第１のチャージポンプ(２)と前記第２のチャージポンプ(３)と前記分周器(６)とが遮断状態に制御される。
前記各ＰＬＬ回路の前記動作モードを前記スタンバイ状態から前記ロック応答動作に変化させる制御信号(１０)が、前記各ＰＬＬ回路に供給される。
前記各ＰＬＬ回路への前記制御信号(１０)の供給に応答して、前記各ＰＬＬ回路の少なくとも前記位相周波数比較器(１)と前記第１のチャージポンプ(２)と前記分周器(６)とは前記遮断状態から解除され動作を開始するものである。
前記各ＰＬＬ回路は、前記制御信号(１０)のレベル変化に応答して所定の遅延時間(Ｔ２−Ｔ１)の後にレベル変化する制御出力信号(１７)を生成するコントローラ(７)を更に含む。
前記各ＰＬＬ回路では、前記コントローラから生成される前記制御出力信号のレベル変化に応答して、前記ロック応答動作での前記逆位相の前記第２のチャージポンプによる前記充放電動作の停止が解除され、前記定常ロック動作での前記第２のチャージポンプによる前記逆相の充放電動作の実行が開始される。
より好適な実施の形態による半導体集積回路では、前記各ＰＬＬ回路の前記第１のチャージポンプ(２)の充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第１出力信号(１１)と前記第２出力信号(１２)とがそれぞれ供給可能とされる(図１参照)。
前記各ＰＬＬ回路の前記第２のチャージポンプ(３)の充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第２出力信号(１２)と前記第１出力信号(１１)とがそれぞれ供給可能とされる。
更により好適な実施の形態による半導体集積回路では、前記各ＰＬＬ回路の前記第１のチャージポンプ(２)の出力と前記第２のチャージポンプ(３)の出力とは前記ループフィルタ(４)の抵抗(１８)の一端(１３)と他端(１４)とに接続され、前記抵抗(１８)の前記他端(１４)と接地電位との間に容量(１９)が接続される(図１参照)。
他の更により好適な実施の形態による半導体集積回路では、前記第２のＰＬＬ回路(４０、４１)は、シリアルＡＴＡインターフェースユニットとして構成される前記インターフェースユニット(３６)で使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するものである(図７参照)。
更に具体的な一つの実施の形態による半導体集積回路では、前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプ(２)による前記ループフィルタ(４)の前記充放電動作に対して同位相の前記第２のチャージポンプ(３)による前記ループフィルタ(４)の前記充放電動作が実行される。
《実施の形態の説明》
次に、実施の形態について更に詳述する。
《ＰＬＬ回路の構成》
図１は、本発明の１つの実施の形態による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。
図１に示した本発明の１つの実施の形態のオンチップ集積化ＰＬＬ回路は、まず位相周波数比較器(ＰＦＤ)１、第１のチャージポンプ(ＣＰＭ)２、第２のチャージポンプ(ＣＰＳ)３、ループフィルタ(ＬＦ)４、電圧制御発振器(ＶＣＯ)５、分周器(Ｎ)６を含んでいる。位相周波数比較器(ＰＦＤ)１は、基準信号(ＦＲＥＦ)８と帰還信号(ＦＢ)９とを入力信号として位相比較出力信号として第１出力信号(ＵＰ)１１、第２出力信号(ＤＮ)１２を出力する。
図１のオンチップ集積化ＰＬＬ回路は、本発明の１つの実施の形態に従って、特にコントローラ(ＣＮＴ)７を含んでいる。コントローラ(ＣＮＴ)７にはスタンバイ制御信号(ＳＴ)１０が供給され、コントローラ(ＣＮＴ)７の出力から生成される制御出力信号(ＯＵＴｃｎｔ)１７が第２のチャージポンプ(ＣＰＳ)３に供給される。尚、スタンバイ制御信号(ＳＴ)１０は、位相周波数比較器(ＰＦＤ)１、第１のチャージポンプ(ＣＰＭ)２、第２のチャージポンプ(ＣＰＳ)３、電圧制御発振器(ＶＣＯ)５、分周器(Ｎ)６にも供給される。
《オンチップ化ループフィルタによる低雑音定常ロック特性》
図２は、図１のオンチップ集積化ＰＬＬ回路のスタンバイ状態と高速ロック応答動作と低雑音定常ロック動作の動作シーケンスを示す図である。図２で、時刻Ｔ０から時刻Ｔ１までの動作がスタンバイ状態であり、時刻Ｔ１から時刻Ｔ２までの動作が高速ロック応答動作であり、時刻Ｔ２以降が低雑音定常ロック動作である。
図２の時刻Ｔ２以降では、図１のＰＬＬ回路で、位相周波数比較器(ＰＦＤ)１のアップ信号としての第１出力信号(ＵＰ)１１とダウン信号としての第２出力信号(ＤＮ)１２とに応答して、第１のチャージポンプ２と第２のチャージポンプ３とは上記特許文献１に記載の２個のチャージポンプ回路と同様に動作する。すなわち、位相周波数比較器(ＰＦＤ)１のアップ信号とダウン信号とに応答して、第１のチャージポンプ２と第２のチャージポンプ３とは互いに逆相動作を行うと伴に、第１のチャージポンプ２の充放電電流よりも第２のチャージポンプ３の充放電電流が小さく設定されている。例えば、第１のチャージポンプ電流２の充放電電流が１００μＡに設定され、第２のチャージポンプ３の充放電電流が８０μＡに設定されている。
その結果、上記特許文献１に記載のＰＬＬ回路と同様に、図１のオンチップ集積化ＰＬＬ回路では、第１と第２のチャージポンプ２、３の充放電電流の電流比により、ループフィルタ(ＬＦ)４のフィルタ容量をオンチップ化することができる。この時に、ループフィルタ(ＬＦ)４の周波数帯域が比較的狭く設定することにより、時刻Ｔ２以降の定常ロック動作で低雑音特性を得ることが可能となる。
また、位相周波数比較器(ＰＦＤ)１の出力に応答する第１と第２のチャージポンプ２、３での異なる電流値の充放電電流の逆相動作は、下記のように実行される。
分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が基準信号(ＦＲＥＦ)８の位相よりも遅延していると、位相周波数比較器(ＰＦＤ)１は帰還信号(ＦＢ)９の位相を進めるためのアップ信号としての第１出力信号(ＵＰ)１１を生成する。アップ信号としての第１出力信号(ＵＰ)１１に応答して第１のチャージポンプ２はループフィルタ(ＬＦ)４の強力な充電動作を実行する一方、第２のチャージポンプ３はループフィルタ(ＬＦ)４の微弱な放電動作を実行するので、ループフィルタ(ＬＦ)４の出力ノード１５(Ｖc)の電圧が上昇する。その結果、出力ノード１５(Ｖc)の電圧の上昇に応答して電圧制御発振器(ＶＣＯ)５の発振周波数が増加して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が進んで基準信号(ＦＲＥＦ)８の位相と一致するようになる。
分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が基準信号(ＦＲＥＦ)８の位相よりも進んでいると、位相周波数比較器(ＰＦＤ)１は帰還信号(ＦＢ)９の位相を遅延させるためのダウン信号としての第２出力信号(ＤＮ)１２を生成する。ダウン信号としての第２出力信号(ＤＮ)１２に応答して第１のチャージポンプ２はループフィルタ(ＬＦ)４の強力な放電動作を実行する一方、第２のチャージポンプ３はループフィルタ(ＬＦ)４の微弱な充電動作を実行するので、ループフィルタ(ＬＦ)４の出力ノード１５(Ｖc)の電圧が低下する。その結果、出力ノード１５(Ｖc)の電圧の低下に応答して電圧制御発振器(ＶＣＯ)５の発振周波数が減少して、分周器(Ｎ)６の出力からの帰還信号(ＦＢ)９の位相が遅延して基準信号(ＦＲＥＦ)８の位相と一致するようになる。
《ロック動作が停止された低消費電力のスタンバイ状態》
図２の時刻Ｔ０から時刻Ｔ１までの動作がスタンバイ状態では、図１のＰＬＬ回路はロック動作を停止した状態となっている。
図２に示すように時刻Ｔ０から時刻Ｔ１までのスタンバイ状態で、ハイレベルのスタンバイ制御信号(ＳＴ)１０が位相周波数比較器(ＰＦＤ)１、第１のチャージポンプ(ＣＰＭ)２、第２のチャージポンプ(ＣＰＳ)３、電圧制御発振器(ＶＣＯ)５、分周器(Ｎ)６、コントローラ(ＣＮＴ)７に供給される。それにより、図１のＰＬＬ回路は全体としてロック動作を停止すると伴に、図１のＰＬＬ回路の全体の消費電力が削減されて、電池寿命の延長を可能としている。
本発明の好適な実施の形態では、図２の時刻Ｔ０から時刻Ｔ１までのスタンバイ状態では、ハイレベルのスタンバイ制御信号(ＳＴ)１０に応答して位相周波数比較器(ＰＦＤ)１、第１のチャージポンプ(ＣＰＭ)２、第２のチャージポンプ(ＣＰＳ)３、分周器(Ｎ)６は遮断状態に制御され、消費電力が削減される。しかし、電圧制御発振器(ＶＣＯ)５は通常よりも低レベルの動作電流に制御され、電圧制御発振器(ＶＣＯ)５はスタンバイ状態で低消費電力状態の自走発振を持続している。その結果、スタンバイ状態から高速ロック応答動作へ状態遷移した場合の図１のＰＬＬ回路の応答性を向上することが可能となる。
《高速ロック応答動作》
図２で、時刻Ｔ１から時刻Ｔ２までの動作が高速ロック応答動作であり、高速ロック応答動作は時刻Ｔ０から時刻Ｔ１までのスタンバイ状態の解除によって開始される。
すなわち、時刻Ｔ１でスタンバイ制御信号(ＳＴ)１０がハイレベルからローレベルに変化されることにより、位相周波数比較器１、第１のチャージポンプ２、第２のチャージポンプ３、電圧制御発振器５、分周器６、コントローラ７がその回路動作を開始できる状態となる。しかし、時刻Ｔ１でスタンバイ制御信号(ＳＴ)１０がハイレベルからローレベルに変化した後でコントローラ７は時刻Ｔ１から時刻Ｔ２まで間にハイレベルの制御出力信号(ＯＵＴｃｎｔ)１７を第２のチャージポンプ(ＣＰＳ)３に供給している。ハイレベルの制御出力信号(ＯＵＴｃｎｔ)１７は第２のチャージポンプ(ＣＰＳ)３への動作禁止信号となるので、時刻Ｔ１から時刻Ｔ２まで間で第２のチャージポンプ(ＣＰＳ)３は位相周波数比較器１の出力に応答したループフィルタ(ＬＦ)４の微弱な放電動作を停止する。
従って、時刻Ｔ１から時刻Ｔ２の高速ロック応答動作で位相周波数比較器１のアップ信号(第１出力信号１１)に応答して第１のチャージポンプ２はループフィルタ(ＬＦ)４の強力な充電動作を実行する一方、第２のチャージポンプ３は微弱な放電動作を停止している。その結果、ループフィルタ(ＬＦ)４の出力ノード１５(Ｖc)の電圧が急激に上昇して、図２の特性Ｌ２に示すように、時刻Ｔ２を僅かに経過した時点でＰＬＬの高速ロックが実現することができる。この特性Ｌ２による高速ロック時間は、シリアルＡＴＡインターフェースユニットの１０マイクロ秒の要求仕様を満足するものである。尚、図２の特性Ｌ１は、時刻Ｔ１から時刻Ｔ２の高速ロック応答動作で、２のチャージポンプ(ＣＰＳ)３によるループフィルタ(ＬＦ)４の微弱な放電動作を停止しない場合のＰＬＬのクロック特性を示すものである。図２の特性Ｌ１に示すように、時刻Ｔ２を大幅に経過した時点でＰＬＬのロックが始めて実現することができる。この特性Ｌ１による低速ロック時間は、シリアルＡＴＡインターフェースユニットの１０マイクロ秒の要求仕様を満足することができないものである。
《ＰＬＬ回路のループフィルタ》
図１のＰＬＬ回路では、ループフィルタ(ＬＦ)４として３次のラグリードフィルタが使用されている。
このループフィルタ(ＬＦ)４では、第１の抵抗(Ｒ1)１８と第１の容量(Ｃ1)１９とが直列に接続され、第１の容量(Ｃ1)１９の他端は接地電位に接続されている。第２の容量(Ｃ2)２１は、第１の抵抗(Ｒ1)１８と第１の容量(Ｃ1)１９との直列接続と並列に接続され、第２の容量(Ｃ2)２１の他端は接地電位に接続されている。
第２の抵抗(Ｒ2)２０の一端は第１の抵抗(Ｒ1)１８と第２の容量(Ｃ2)２１との接続ノードに接続され、他端は第３の容量(Ｃ3)２２に接続され、第３の容量(Ｃ3)２２の他端は接地電位に接続されている。
第２の抵抗(Ｒ2)２０と第３の容量(Ｃ3)２２とが接続された出力ノード１５(Ｖc)には、電圧制御発振器(ＶＣＯ)５へ供給される制御電圧Ｖcが生成される。
第１のチャージポンプ２の充放電出力信号は、第１の抵抗(Ｒ1)１８と第２の容量(Ｃ2)２１と第２の抵抗(Ｒ2)２０とが接続されたノード１３に供給されている。一方、第２のチャージポンプ３の充放電出力信号は、第１の抵抗(Ｒ1)１８と第１の容量(Ｃ1)１９が接続されたノード１４に供給されている。
ループフィルタ(ＬＦ)４の第１の容量(Ｃ1)１９は第１と第２のチャージポンプ２、３の充放電電流を充放電電圧に変換して、第１の抵抗(Ｒ1)１８はクロスオーバー周波数での位相シフトが１８０°以下として位相余裕を改善するために挿入されたものである。第２の容量(Ｃ2)２１は、第１のチャージポンプ２の充電電流と放電電流とのミスマッチ、第２のチャージポンプ３の充電電流と放電電流とのミスマッチ、第１と第２のチャージポンプ２、３の充放電スイッチからのクロックフィードスルーによるリップル成分を低減する。第２の抵抗(Ｒ2)２０と第３の容量(Ｃ3)２２とからなるローパスフィルタは、ループフィルタ(ＬＦ)４の出力ノード１５に生成される制御電圧Ｖcのリップル成分を更に低減する。
《位相周波数比較器による第１と第２のチャージポンプの制御》
第１のチャージポンプ２は、位相周波数比較器１の第１出力信号(ＵＰ)１１、第２出力信号(ＤＮ)１２を入力して、ループフィルタ(ＬＦ)４への強力な充放電動作を制御する。充電動作を第１出力信号(ＵＰ)１１にて、放電動作を第２出力信号(ＤＮ)１２にて制御する。一方、第２のチャージポンプ３は、第１出力信号(ＵＰ)１１、第２出力信号(ＤＮ)１２を第１のチャージポンプ２とは逆相の関係で入力して、ループフィルタ(ＬＦ)４への微弱な充放電動作を制御する。充電動作を第２出力信号(ＤＮ)１２にて、放電動作を第１出力信号(ＵＰ)１１にて制御する。つまり、第１のチャージポンプ２の充電動作と第２のチャージポンプ３の放電動作が、第１出力信号(ＵＰ)１１により、一方、第１のチャージポンプ２の放電動作と第２のチャージポンプ３の充電動作が、第２出力信号(ＤＮ)１２により制御される。
《分周器による電圧制御発振器の出力フィードバック》
制御電圧１５(Ｖc)が供給される電圧制御発振器(ＶＣＯ)５は、制御電圧１５(Ｖc)で制御された周波数を持つ出力信号１６を生成する。出力信号１６はＰＬＬ回路の出力信号となると同時に、分周器(Ｎ)６に入力される。事前に設定された分周比Ｎに従って分周器(Ｎ)６は、電圧制御発振器(ＶＣＯ)５の出力信号１６を分周する分周動作を実行する。分周器(Ｎ)からの分周出力信号は帰還信号(ＦＢ)９として位相周波数比較器(ＰＦＤ)１の他方の入力端子に入力され、位相周波数比較器(ＰＦＤ)１の一方の入力端子に入力される基準信号(ＦＲＥＦ)８の位相と比較される。
《チャージポンプの回路構成》
図３は、図１のオンチップ集積化ＰＬＬ回路に使用される第１のチャージポンプ２の回路構成を示す図である。
図３に示す第１のチャージポンプ２は、充電側電流源２５、充電側スイッチ２６と、放電側スイッチ２７、放電側電流源２８とによって構成されている。充電側電流源２５の充電電流と放電側電流源２８の放電電流とは同じ電流値であり、充電側スイッチ２６はUP信号１１により制御され、放電側スイッチ２７はDN信号１２により制御される。
スタンバイ状態では、ハイレベルのスタンバイ信号(ＳＴ)１０によって充電側電流源２５と放電側電流源２８の充電電流と放電電流とはゼロに制御される。高速ロック応答動作と低雑音定常ロック動作との動作中では、充電動作の時には、アップ信号としての第１出力信号(ＵＰ)１１によって充電側スイッチ２６がオン状態に制御されるので、充電側電流源２５の充電電流がノード１３に出力されてフィルタ容量に電荷が充電される。一方、放電動作の時は、ダウン信号としての第２出力信号(ＤＮ)１２によって放電側スイッチ２７がオン状態に制御されるので、放電側電流源２８の放電電流によってノード１３を介してフィルタ容量の電荷が放電される。
図４は、図１のオンチップ集積化ＰＬＬ回路に使用される第２のチャージポンプ３の回路構成を示す図である。
図４(Ａ)は、第２のチャージポンプ３の第１の回路構成を示すものである。図４(Ａ)に示す第２のチャージポンプ３は、充電側電流源２５と、充電側スイッチ２６と、放電側スイッチ２７と、放電側電流源２８と、オア回路(OR)４３とから構成されている。図４(Ａ)の第２のチャージポンプ３の充放電動作は図３の第１のチャージポンプ２と同等であるため、充放電動作の説明を省略する。図４(Ａ)の第２のチャージポンプ３は、スタンバイ信号(ＳＴ)１０と制御出力信号(ＯＵＴｃｎｔ)１７とが伴にローレベルの時の低雑音定常ロック動作のみ動作するため、スタンバイ信号(ＳＴ)１０と制御出力信号(ＯＵＴｃｎｔ)１７のＯＲ論理出力によって動作を制御される。
図４(Ｂ)は、第２のチャージポンプ３の第２の回路構成を示すものである。図４(Ｂ)に示す第２のチャージポンプ３は、充電側電流源２５と、充電側スイッチ２６と、放電側スイッチ２７と、放電側電流源２８と、セレクタ５０と、オア(OR)論理５１とから構成されている。スタンバイ信号(ＳＴ)１０と制御出力信号(ＯＵＴｃｎｔ)１７が伴にローレベルの時のみ動作するため、スタンバイ信号(ＳＴ)１０と制御出力信号(ＯＵＴｃｎｔ)１７のＯＲ論理出力によって動作を制御される。まず、スタンバイ状態は、充電側スイッチ２６と放電側スイッチ２７をオフ状態にすることで実現する。スタンバイ信号(ＳＴ)１０または制御出力信号(ＯＵＴｃｎｔ)１７がハイレベルの時には、充電側スイッチ２６に接続されたセレクタ５０は電源電圧ＶDDを選択して、放電側スイッチ２７に接続されたセレクタ５０は接地電位ＶSSを選択することにより、充電側スイッチ２６と放電側スイッチ２７とはオフ状態となる。一方、スタンバイ信号(ＳＴ)１０と制御出力信号(ＯＵＴｃｎｔ)１７が伴にローレベルの時には、低雑音定常ロック動作である。従って、充電側スイッチ２６に接続されたセレクタ５０はダウン信号の第２出力信号(ＤＮ)１２を選択して、放電側スイッチ２７に接続されたセレクタ５０はアップ信号の第１出力信号(ＵＰ)１１を選択する。
《ＰＬＬ回路のその他のループフィルタ》
図１のＰＬＬ回路では、ループフィルタ(ＬＦ)４として３次のラグリードフィルタが使用されていた。
図５は、図１のオンチップ集積化ＰＬＬ回路に使用可能な他のループフィルタ(ＬＦ)４の回路構成を示す図である。図５に示した他のループフィルタ(ＬＦ)４は、図１のＰＬＬ回路のループフィルタ(ＬＦ)４で第２の抵抗(Ｒ2)２０と第３の容量(Ｃ3)２２とを省略することにより２次のフィルタとしたものである。
《コントローラ》
図１のオンチップ集積化ＰＬＬ回路では、図２に示す動作シーケンスの時刻Ｔ１でスタンバイ制御信号(ＳＴ)１０がハイレベルからローレベルに変化して時刻Ｔ２で制御出力信号(ＯＵＴｃｎｔ)１７がハイレベルからローレベルに変化するまでの時間差をコントローラ(ＣＮＴ)７が生成する。時刻Ｔ１から時刻Ｔ２までの時間差が、図１のオンチップ集積化ＰＬＬ回路の高速ロック応答動作の動作期間である。
本発明の１つの実施の形態では、コントローラ(ＣＮＴ)７は時刻Ｔ１でのスタンバイ制御信号(ＳＴ)１０のハイレベルからローレベルへの変化に遅延応答することにより時刻Ｔ２でハイレベルからローレベルに変化する制御出力信号(ＯＵＴｃｎｔ)１７を生成する。
図６は、図１のオンチップ集積化ＰＬＬ回路でスタンバイ制御信号(ＳＴ)１０のハイレベルからローレベルへの変化に遅延応答することによりハイレベルからローレベルに変化する制御出力信号(ＯＵＴｃｎｔ)１７を生成するコントローラ(ＣＮＴ)７の構成を示す図である。
図６のコントローラ(ＣＮＴ)７は、直列接続された多段のフリップフロップ４４により構成されている。１段目のフリップフロップ４４のデータ入力Ｄにはスタンバイ制御信号(ＳＴ)１０が供給され、前段のフリップフロップ４４のデータ出力Ｑは後段のフリップフロップ４４のデータ入力Ｄに供給される。また、１段目から最周段目までの複数のフリップフロップ４４のクロック入力には、基準信号(ＦＲＥＦ)８が遅延応答動作のためのクロック動作信号として共通に供給される。各多段のフリップフロップ４４の遅延時間の総和によって、図２に示す動作シーケンスの時刻Ｔ１から時刻Ｔ２までの時間差が決定される。尚、図６はコントローラ(ＣＮＴ)７の回路構成を示す一例であり、同様な信号遅延機能を有する他の回路構成でも実現されることができる。
《フラクショナルＰＬＬ回路》
図７は、シリアルＡＴＡインターフェースユニットに使用されるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路の構成を示す図である。
図７に示すフラクショナルＰＬＬ回路は、図１のオンチップ集積化ＰＬＬ回路に信号波形生成部(ＳＷＧ)２４と変調器(ΣΔＭＯＤ)２３とが追加されたものである。
信号波形生成部(ＳＷＧ)２４は変調信号を生成して、変調器(ΣΔＭＯＤ)２３に出力する。変調器(ΣΔＭＯＤ)２３は、変調信号を瞬時分周数として離散値に変換する。変調器(ΣΔＭＯＤ)２３としては、例えば、ΣΔ変調器等が好適であるがこれに限定されるものではない。変調器(ΣΔＭＯＤ)２３の出力信号が供給される分周器(Ｎ)６の分周比は、周期的に整数Ｎから整数Ｎ＋１に変更され、結果的に平均分周比は整数部と小数部との和となる。
図８は、図７に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴが時間とともにどのように変化するかを示す図である。
同図に示すように、ΣΔ変調器ΣΔＭｏｄにより周波数変調されたＰＬＬ出力信号の周波数ｆＰＬＬＯＵＴは、最大値ｆＰＬＬＯＵＴ(ｍａｘ)と最小値ｆＰＬＬＯＵＴ(ｍｉｎｉ)との間で直線的に変化する。最大値ｆＰＬＬＯＵＴ(ｍａｘ)と最小値ｆＰＬＬＯＵＴ(ｍｉｎｉ)との間の変化量は、例えば最大値ｆＰＬＬＯＵＴ(ｍａｘ)の略０．５％〜５％となっている。
図９は、図７に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数スペクトラムを示す図である。
図９の特性ＳＳＣＧは、図７に示したスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するフラクショナルＰＬＬ回路からシステムクロック信号として生成されるＰＬＬ出力信号の広い周波数帯域にわたり拡散され(spread)、ピークエネルギーを低減することができることを示している。尚、図９の特性Ｎｏｎ−ＳＳＣＧは、極めて高いピークエネルギーを持つ一般的なクロック発生器の周波数特性を示している。
また、図７に示すスプレッドスペトクラムクロック発生器(ＳＳＣＧ)は、コントローラ(ＣＮＴ)７によって第２のチャージポンプ３の動作を制御するものである。それにより、出力ジッタやＥＭＩ抑圧量等のスペクトラム拡散クロック発生器としての重要な性能を維持しながら、セットリング時間を大幅に短縮でき、かつ、ループフィルタ(ＬＦ)４をオンチップ化することができる。
《インターフェースユニット》
図１０は、周辺装置とホストコンピュータとの間に接続される本発明の他の実施の形態によるインターフェースユニットの構成を示す図である。
図１０のシリアルＡＴＡ型インターフェースユニットでは、第１のＰＬＬ回路(４１)、第２のＰＬＬ回路(４０)として図７に示したフラクショナルＰＬＬ回路が採用されている。
周辺装置としての光ディスクからのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)３９は、記録再生ユニット(３４)からのパラレル送信データを第２のＰＬＬ回路(４０)から供給されるクロックに同期したシリアル送信信号に変換してホストコンピュータ(３２)に出力する。
周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータ再生ユニット(３８)は、ホストコンピュータ(３２)から受信信号を受信して第１のＰＬＬ回路(４１)から供給されるクロックに応答してシリアル再生データと再生クロックを生成してデシリアライザ(ＤＥＳ)３７に出力する。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)３７は、シリアル再生データと再生クロックとからパラレル受信データを生成して、光ディスクへのデータ書き込みの処理が実行される。
以下に、図１０に示すシリアルＡＴＡ型インターフェースユニットを、詳細に説明する。
一般に、光ディスク装置やハードディスク装置等の記憶メディア(周辺装置)をパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルＡＴＡ型インターフェースユニットがある。シリアルＡＴＡを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウエアのもとで、コンピュータに接続されることができる。図１０に示したインターフェースユニットでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルＡＴＡＰＩで接続される。尚、ＡＴＡＰＩは、Advanced Technology Attachment Peripheral Interfaceの略である。
図１０において、光ディスク装置は、光ディスク２９、光ピックアップ３０、半導体集積回路３１、基準信号を与える水晶発振子３３によって構成され、ホストコンピュータ(ＨＯＳＴ)３２とシリアルＡＴＡＰＩ方式で接続されている。
光ピックアップ３０は、光ディスク２９に光ビームを照射してデータの読み出し、書き込みを行なう。半導体集積回路３１は、光ピックアップ３０のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４と、記録再生ユニット３４のデータをホストコンピュータ(ＨＯＳＴ)３２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)３６とを含んでいる。
インターフェースユニット(ＡＴＡＰＩ)３６は、シリアライザ(ＳＥＲ)３９、第１のＰＬＬ回路４１、第２のＰＬＬ回路４０、デシリアライザ(ＤＥＳ)３７、クロックデータ再生ユニット(ＣＤＲ)３８から構成される。
光ディスク２９からのデータ読み出しの処理では、インターフェースユニット(ＡＴＡＰＩ)３６のシリアライザ(ＳＥＲ)３９は、記録再生ユニット３４からパラレル送信データを第２のＰＬＬ回路(４０)から供給されるクロック(ＣＬＫ)に同期したシリアル送信信号(ＴＸ)に変換してホストコンピュータ３２に出力する。
光ディスク２９へのデータ書き込みの処理では、インターフェースユニット(ＡＴＡＰＩ)３６のクロックデータ再生ユニット(ＣＤＲ)３８は、ホストコンピュータ３２から受信信号(ＲＸ)を受信して第１のＰＬＬ回路４１から供給されるクロック(ＣＬＫ)に応答してシリアル再生データ(ＤＡＴＡ)と再生クロック(ＣＬＫ)を生成してデシリアライザ(ＤＥＳ)３７に出力する。デシリアライザ(ＤＥＳ)３７はシリアル再生データ(ＤＡＴＡ)と再生クロック(ＣＬＫ)とからパラレル受信データを生成して記録再生ユニット３４に出力して、光ディスク２９へのデータ書き込みの処理が実行される。
図１０のシリアルＡＴＡ型インターフェースユニットでは、第１、第２のＰＬＬ回路４１、４０には、図７に示したフラクショナルＰＬＬ回路が採用され、第１、第２のＰＬＬ回路４１、４０に入力される基準信号(ＦＲＥＦ)８は発振周波数が安定に維持された水晶発振子３３から供給される。
また、半導体集積回路３１は、電源スイッチのユーザーによる操作で生成される電源スイッチ信号４３によって、スタンバイ状態(スリープモード)かアクセス動作状態(アクティブモード)かのいずれか一方に制御される。半導体集積回路３１では、電源スイッチ信号４３が制御レジスタ３５に供給されることにより、制御レジスタ３５からスタンバイ制御信号(ＳＴ)４２が出力されインターフェースユニット(ＡＴＡＰＩ)３６に供給される。インターフェースユニット(ＡＴＡＰＩ)３６は、スタンバイ制御信号(ＳＴ)４２のハイレベルもしくはローレベルに応答してスタンバイ状態(スリープモード)かアクセス動作状態(アクティブモード)かを判別する。
特に、インターフェースユニット(ＡＴＡＰＩ)３６の第１、第２のＰＬＬ回路４１、４０として図７に示したフラクショナルＰＬＬ回路が採用されることにより、ループフィルタ(ＬＦ)４のオンチップ化が可能となり、半導体集積回路３１を安価に提供することが可能となる。
更に、第１、第２のＰＬＬ回路(４１、４０)はセットリング時間を短縮することが可能であることから、スタンバイ状態(スリープモード)からアクセス動作状態(アクティブモード)への動作遷移を高速化することが可能となる。
また、スタンバイ状態(スリープモード)において、第１、第２のＰＬＬ回路(４１、４０)を低消費電力状態とすることが可能であるので、インターフェースユニット(ＡＴＡＰＩ)３６さらには半導体集積回路３１のスタンバイ状態の消費電流を大幅に低減することが可能となる。
《記録再生ユニット》
図１１は、周辺装置とホストコンピュータとの間に接続される本発明の更に他の実施の形態による記録再生ユニットの構成を示す図である。
図１１の記録再生ユニット(３４)では、データ書き込み処理のクロックを生成するＰＬＬ回路(４６)として図１に示したオンチップ集積化されたフラクショナルＰＬＬ回路が採用されている。
周辺装置としての光ディスクへのデータ書き込みの処理では、書き込み論理回路(４５)は、ホスト３２からの書き込みデータとＰＬＬ回路４６からの書き込み処理クロック信号とに応答して書き込み信号を生成して光ピックアップ３０に出力する。
以下に、図１１に示す記録再生ユニットを、詳細に説明する。
図１１において、光ディスク装置は、光ディスク２９、光ピックアップ３０、半導体集積回路４９、基準信号を与える水晶発振子３３によって構成され、ホストコンピュータ(ＨＯＳＴ)３２とシリアルＡＴＡＰＩ方式で接続されている。
光ピックアップ３０は、光ディスク２９に光ビームを照射してデータの読み出し、書き込みを行なう。半導体集積回路４９は、光ピックアップ３０のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４と、記録再生ユニット３４のデータをホストコンピュータ(ＨＯＳＴ)３２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)３６とを含んでいる。尚、図１１のシリアルＡＴＡ型インターフェースユニット(ＡＴＡＰＩ)３６は、図１０に示したインターフェースユニット(ＡＴＡＰＩ)３６と全く同様に構成されることができる。
また、図１１の半導体集積回路４９の記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４は、書き込み論理回路(ＬＯＧＩＣ)４５と、ＰＬＬ回路４６と、読み出し論理回路(ＬＯＧＩＣ)４７と、ＰＲＭＬタイミング回路４８とで構成されている。特に、読み出し論理回路(ＬＯＧＩＣ)４７とＰＲＭＬタイミング回路４８とは、読み出し用のＰＲＭＬデコーダを構成している。尚、ＰＲＭＬは、Partial Response Mostly Likelihoodと呼ばれる復号技術の略である。
光ディスク２９へのデータ書き込みの処理では、書き込み論理回路４５は、ホストコンピュータ(ＨＯＳＴ)３２からインターフェースユニット(ＡＴＡＰＩ)３６を介して供給された書き込みデータを受信する。書き込み論理回路４５は、書き込みデータとＰＬＬ回路４６から供給される書き込み処理クロック信号とに応答して書き込み信号を生成して光ピックアップ３０に出力する。
特に、記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４のデータ書き込み処理のクロックを生成するＰＬＬ回路(４６)として図１に示したオンチップ集積化されたフラクショナルＰＬＬ回路が採用されることにより、ループフィルタ(ＬＦ)４のオンチップ化が可能となり、半導体集積回路４９を安価に提供することが可能となる。更に、データ書き込み処理のクロックを生成するＰＬＬ回路(４６)はセットリング時間を短縮することが可能であることから、スタンバイ状態(スリープモード)からアクセス動作状態(アクティブモード)への動作遷移を高速化することが可能となる。
また、スタンバイ状態(スリープモード)において、データ書き込み処理のクロックを生成するＰＬＬ回路(４６)を低消費電力状態とすることが可能であるので、記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)３４さらには半導体集積回路４９のスタンバイ状態の消費電流を大幅に低減することが可能となる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、上述した実施の形態では、ＰＬＬ回路のスタンバイ状態から高速ロック状態への動作モードの切り換え制御はスタンバイ制御信号(ＳＴ)１０のハイレベルからローレベルへの変化によって実行している。また、ＰＬＬ回路の高速ロック状態から低雑音定常ロック状態への動作モードの切り換え制御は、スタンバイ制御信号(ＳＴ)１０の遅延によって形成した制御出力信号(ＯＵＴｃｎｔ)１７のハイレベルからローレベルへの変化によって実行している。
本発明はこのような実施の形態に限定されるものではなく、所定の基準レベルより大きな振幅を有する基準信号(ＦＲＥＦ)８が位相周波数比較器(ＰＦＤ)１の一方の入力端子に供給されると、ＰＬＬ回路の動作モードをスタンバイ状態から高速ロック状態へ切り換えることもできる。この切り換えのための制御信号は、位相周波数比較器(ＰＦＤ)１の一方の入力端子の基準信号(ＦＲＥＦ)８が供給される検出回路の出力から形成されることができる。また、ＰＬＬ回路の高速ロック状態から低雑音定常ロック状態への動作モードの切り換え制御は、検出回路の出力信号の遅延により形成される制御出力信号によって実行することもできる。
また、上述した実施の形態によるＰＬＬ回路では、時刻Ｔ１から時刻Ｔ２の高速ロック応答動作の間でハイレベルの制御出力信号(ＯＵＴｃｎｔ)１７により第２のチャージポンプ(ＣＰＳ)３が動作禁止の状態に制御され、第２のチャージポンプ(ＣＰＳ)３によるループフィルタ(ＬＦ)４の微弱な放電動作は停止している。
本発明はこの実施の形態に限定されるものではなく、時刻Ｔ１から時刻Ｔ２の高速ロック応答動作の間に、位相周波数比較器(ＰＦＤ)１の出力に応答して第１と第２のチャージポンプ(ＣＰＭ、ＣＰＳ)２、３でループフィルタ(ＬＦ)４の同相充放電動作を行わせることもできる。この際に、時刻Ｔ２以降の低雑音定常ロック動作での第１と第２のチャージポンプ２、３の異なる電流値の逆相充放電動作と異なり、時刻Ｔ１から時刻Ｔ２の高速ロック応答動作で第１と第２のチャージポンプ２、３の同一電流値の同相充放電動作を行わせることもできる。その結果、時刻Ｔ１から時刻Ｔ２の高速ロック応答動作を、更に高速化することが可能となる。
更に、上述した実施の形態では、記録メディア側が光ディスク装置でホスト側がホストコンピュータと言う組み合わせであった。しかし、本発明はこの組み合わせに限定されるものではなく、例えば、記憶メディア側がハードディスク装置(ＨＤＤ)、ホスト側がネットワークサーバの組み合わせも可能である。また更に他の記憶メディアとしては、ＤＶＤ(Digital Versatile Disk)、ＢＤ(Blue-ray Disk)等の大記憶容量ディスクを使用することができる。
図１は、本発明の１つの実施の形態による半導体集積回路にオンチップ集積化されたＰＬＬ回路の構成を説明するための図である。 図２は、図１のオンチップ集積化ＰＬＬ回路のスタンバイ状態と高速ロック応答動作と低雑音定常ロック動作の動作シーケンスを示す図である。 図３は、図１のオンチップ集積化ＰＬＬ回路に使用される第１のチャージポンプの回路構成を示す図である。 図４は、図１のオンチップ集積化ＰＬＬ回路に使用される第２のチャージポンプの回路構成を示す図である。 図５は、図１のオンチップ集積化ＰＬＬ回路に使用可能な他のループフィルタの回路構成を示す図である。 図６は、図１のオンチップ集積化ＰＬＬ回路でスタンバイ制御信号のハイレベルからローレベルへの変化に遅延応答することによりハイレベルからローレベルに変化する制御出力信号を生成するコントローラの構成を示す図である。 図７は、シリアルＡＴＡインターフェースユニットに使用されるスプレッドスペトクラムクロック発生器を構成するフラクショナルＰＬＬ回路の構成を示す図である。 図８は、図７に示したスプレッドスペトクラムクロック発生器を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号の周波数が時間とともにどのように変化するかを示す図である。 図９は、図７に示したスプレッドスペトクラムクロック発生器を構成するフラクショナルＰＬＬ回路から生成されるＰＬＬ出力信号ＰＬＬＯＵＴの周波数スペクトラムを示す図である。 図１０は、周辺装置とホストコンピュータとの間に接続される本発明の他の実施の形態によるインターフェースユニットの構成を示す図である。 図１１は、周辺装置とホストコンピュータとの間に接続される本発明の更に他の実施の形態による記録再生ユニットの構成を示す図である。
符号の説明
１…位相周波数比較器、
２…第１のチャージポンプ
３…第２のチャージポンプ
４…ループフィルタ
５…電圧制御発振器
６…分周器
７…コントローラ
８…基準信号
９…帰還信号
１０、４２…スタンバイ制御信号
１１…第１出力信号
１２…第２出力信号
１３…第１のチャージポンプの出力ノード
１４…第２のチャージポンプの出力ノード
１５…ループフィルタの出力ノード
１６…ＰＬＬの出力信号
１７…制御出力信号
１８…第１の抵抗
１９…第１の容量
２０…第２の抵抗
２１…第２の容量
２２…第３の容量
２３…変調器
２４…信号波形生成部
２５…充電側電流源
２６…充電側スイッチ
２７…放電側スイッチ
２８…放電側電流源
２９…光ディスク
３０…光ピックアップ
３１、４９…半導体集積回路
３２…ホスト
３３…水晶発振子
３４…記録再生ユニット
３５…制御レジスタ
３６…インターフェースユニット
３７…デシリアライザ
３８…クロックデータ再生ユニット
３９…シリアライザ
４０、４１、４６…ＰＬＬ回路
４３…電源スイッチ信号
４４…フリップフロップ
４５…書き込み論理回路
４７…読み出し論理回路
４８…ＰＲＭＬタイミング回路
５０…セレクタ
５１…OR回路

Claims (14)

  1. 位相周波数比較器と第１のチャージポンプと第２のチャージポンプとループフィルタと電圧制御発振器と分周器とを含むＰＬＬ回路を内蔵して、
    前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号の位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
    前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの充放電動作をそれぞれ実行可能とされ、
    前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは、前記ループフィルタに接続され、
    前記ＰＬＬ回路の動作モードは、ロック動作が停止されているスタンバイ状態と、ロック動作を開始するロック応答動作と、前記ロック応答動作によって開始された前記ロック動作を継続する定常ロック動作とを含み、
    前記ＰＬＬ回路の前記動作モードの前記スタンバイ状態では、前記ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記第２のチャージポンプと前記分周器とが遮断状態に制御され、
    前記ＰＬＬ回路の前記動作モードの前記スタンバイ状態から前記ロック応答動作に変化させる制御信号が、前記ＰＬＬ回路に供給され、
    前記ＰＬＬ回路への前記制御信号の供給に応答して、前記ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記分周器とは前記遮断状態から解除され動作を開始して、
    前記ＰＬＬ回路は、前記制御信号のレベル変化に応答して所定の遅延時間の後にレベル変化する制御出力信号を生成するコントローラを更に含み、
    前記コントローラから生成される前記制御出力信号のレベル変化に応答して、前記ロック応答動作での前記逆位相の前記第２のチャージポンプによる前記充放電動作の停止が解除され、前記定常ロック動作での前記第２のチャージポンプによる前記逆相の充放電動作の実行が開始される
    ことを特徴とする半導体集積回路。
  2. 請求項１において、
    前記ＰＬＬ回路は、前記分周器に接続された変調器を更に含み、
    前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することにより、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記ＰＬＬ回路が動作する
    ことを特徴とする半導体集積回路。
  3. 請求項２において、
    前記半導体集積回路はオンチップ化されたシリアルＡＴＡインターフェースユニットを更に備え、
    前記フラクショナルＰＬＬの前記動作モードで動作する前記ＰＬＬ回路は前記オンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成する
    ことを特徴とする半導体集積回路。
  4. 請求項３において、
    前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は記憶ディスク装置とホスト装置との間に接続可能とされ、
    前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置からの書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給するものである
    ことを特徴とする半導体集積回路。
  5. 請求項４において、
    前記第１のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とがそれぞれ供給可能とされ、
    前記第２のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第２出力信号と前記第１出力信号とがそれぞれ供給可能とされる
    ことを特徴とする半導体集積回路。
  6. 請求項５において、
    前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは前記ループフィルタの抵抗の一端と他端とに接続され、
    前記抵抗の前記他端と接地電位との間に容量が接続される
    ことを特徴とする半導体集積回路。
  7. 請求項１において、
    前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して同位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が実行される
    ことを特徴とする半導体集積回路。
  8. 記憶ディスク装置とホスト装置との間に接続可能とされたインターフェース用途のための半導体集積回路であって、
    前記記憶ディスク装置と接続可能に構成されると伴に第１のＰＬＬ回路を含む記録再生ユニットと、
    前記ホスト装置と接続可能に構成されると伴に第２のＰＬＬ回路を含むインターフェースユニットと
    を具備して、
    前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置からの書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給するものであり、
    前記半導体集積回路の前記記録再生ユニットは、前記記憶ディスク装置から前記読み出し信号を読み出して前記記憶ディスク装置へ前記書き込み信号を供給するものであり、
    前記半導体集積回路の前記インターフェースユニットは、前記ホスト装置からの前記書き込みデータを受けて前記記憶ディスク装置へ前記書き込み信号を供給するものであり、
    前記第１のＰＬＬ回路と前記第２のＰＬＬ回路との各ＰＬＬ回路は、位相周波数比較器と第１のチャージポンプと第２のチャージポンプとループフィルタと電圧制御発振器と分周器とを含み、
    前記各ＰＬＬ回路の前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号の位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
    前記各ＰＬＬ回路の前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの充放電動作をそれぞれ実行可能とされ、
    前記各ＰＬＬ回路の前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは、前記ループフィルタに接続され、
    前記各ＰＬＬ回路の動作モードは、ロック動作が停止されているスタンバイ状態と、ロック動作を開始するロック応答動作と、前記ロック応答動作によって開始された前記ロック動作を継続する定常ロック動作とを含み、
    前記第２のＰＬＬ回路は、前記第２のＰＬＬ回路の前記分周器に接続された変調器を更に含み、
    前記変調器の出力に応答することよって前記第２のＰＬＬ回路の前記分周器は異なる値の分周数の間で変化することにより、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記第２のＰＬＬ回路が動作し、
    前記各ＰＬＬ回路の前記動作モードを前記スタンバイ状態では、前記各ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記第２のチャージポンプと前記分周器とが遮断状態に制御され、
    前記各ＰＬＬ回路の前記動作モードを前記スタンバイ状態から前記ロック応答動作に変化させる制御信号が、前記各ＰＬＬ回路に供給され、
    前記各ＰＬＬ回路への前記制御信号の供給に応答して、前記各ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記分周器とは前記遮断状態から解除され動作を開始して、
    前記各ＰＬＬ回路は、前記制御信号のレベル変化に応答して所定の遅延時間の後にレベル変化する制御出力信号を生成するコントローラを更に含み、
    前記各ＰＬＬ回路では、前記コントローラから生成される前記制御出力信号のレベル変化に応答して、前記ロック応答動作での前記逆位相の前記第２のチャージポンプによる前記充放電動作の停止が解除され、前記定常ロック動作での前記第２のチャージポンプによる前記逆相の充放電動作の実行が開始される
    ことを特徴とする半導体集積回路。
  9. 請求項８において、
    前記各ＰＬＬ回路の前記第１のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とがそれぞれ供給可能とされ、
    前記各ＰＬＬ回路の前記第２のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第２出力信号と前記第１出力信号とがそれぞれ供給可能とされる
    ことを特徴とする半導体集積回路。
  10. 請求項９において、
    前記各ＰＬＬ回路の前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは前記ループフィルタの抵抗の一端と他端とに接続され、
    前記抵抗の前記他端と接地電位との間に容量が接続される
    ことを特徴とする半導体集積回路。
  11. 請求項８において、
    前記半導体集積回路は、シリアルＡＴＡインターフェースユニットとして構成される前記インターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を更に備え、
    前記第２のＰＬＬ回路は前記スプレッドスペトクラムクロック発生器を構成する
    ことを特徴とする半導体集積回路。
  12. 請求項８において、
    前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して同位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が実行される
    ことを特徴とする半導体集積回路。
  13. 請求項１において、
    前記基準信号の位相と前記分周器からの前記帰還信号の位相とが所定の関係のロック状態に維持される前記ＰＬＬ回路の前記定常ロック動作では、前記第１のチャージポンプの前記出力の充放電電流の電流値よりも、前記第２のチャージポンプの前記出力の充放電電流の電流値が小さく設定され、
    前記ＰＬＬ回路の前記定常ロック動作の前記動作モードでは、前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの互いに逆相の充放電動作を実行して、
    前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して逆位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が停止される
    ことを特徴とする半導体集積回路。
  14. 請求項８において、
    前記各ＰＬＬ回路で前記基準信号の位相と前記分周器からの前記帰還信号の位相とが所定の関係のロック状態に維持される前記ＰＬＬ回路の前記定常ロック動作では、前記第１のチャージポンプの前記出力の充放電電流の電流値よりも、前記第２のチャージポンプの前記出力の充放電電流の電流値が小さく設定され、
    前記各ＰＬＬ回路の前記定常ロック動作の前記動作モードでは、前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの互いに逆相の充放電動作を実行して、
    前記各ＰＬＬ回路で前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して逆位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が停止される
    ことを特徴とする半導体集積回路。
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