JP5708788B2 - 半導体装置およびその製造方法 - Google Patents

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Description

この発明は、半導体装置およびその製造方法に関し、特にモーター駆動用インバータなどの電力変換装置に使用される絶縁ゲート型半導体装置などの半導体装置およびその製造方法に関する。
電力変換装置の低消費電力化が進む中で、その電力変換装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きい。特にゲートが電圧で駆動できる絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ(Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ)はその取り扱いの容易さから適用分野を急速に広げつつある。
これらのＭＯＳＦＥＴ、およびＩＧＢＴは、寄生構造を内蔵している。つまり、ＭＯＳＦＥＴは寄生のバイポーラトランジスタ(ＮＰＮ構造)、ＩＧＢＴは寄生のサイリスタ（ＰＮＰＮ構造）である。特にＩＧＢＴの場合、寄生サイリスタを含むため、この寄生サイリスタが動作すると、ゲート電圧を閾値以下にしてＭＯＳゲートの反転層からの電子の注入を終了させても、別の経路であるｎ型ソース層からｐ型ベース層に向って電子の注入が継続される。この現象はラッチアップと呼ばれる。ゲートがオンの状態およびターンオフのときに、このラッチアップが発生すると、ゲート電圧による制御性を失い、最悪の場合、破壊に至る。
ラッチアップによる破壊を抑制する手段として、ＭＯＳゲートを構成するｐ型ベース層の内部に、ｐ型ベース層よりも濃度の高いｐ型コンタクト層を形成する方法がある。図２６は、従来の半導体装置の動作を説明する断面図である。図２６においては、ＩＧＢＴもしくはＭＯＳＦＥＴのゲート構造の部分のみを抽出して描いた断面を示しており、図２６（ａ）はｐ型層がｐ型ベース層６４のみの場合の断面図、図２６（ｂ）はｐ型ベース層６４の表面に同層よりも高濃度のｐ型コンタクト層６６を形成した場合の断面を示している。
図２６（ａ）において、ターンオフ時やオン状態のときに、ｐ型ベース層６４に流入したホールは、ホールの流れ１７のようにｎ型ソース層６５の間を通過して、図示しないエミッタ電極に流れる。図２６（ａ）においては、ホールの流れ１７を便宜的に矩形状に記しているが、実際のホールはアクセプタの濃度分布や静電ポテンシャルの分布に従い、曲線的に流れる。
このようにホールがｐ型ベース層６４の内部を流れるとき、ｐ型ベース層６４の抵抗成分１６により、大きな電圧降下が生じる。この電圧降下が、ｎ型ソース層６５とｐ型ベース層６４との間のｐｎ接合の内蔵電位よりも高くなると、このｐｎ接合に生じる電圧が順バイアスとなり、ＭＯＳゲートとは別の経路を経て、電子がｐ型ベース層６４に注入されるようになる。その結果、電子の注入がＭＯＳゲートでは制御できなくなる。図２６において、符号７２は、エミッタ電極を示している。
一方、図２６（ｂ）において、ｐ型ベース層６４の内部に、ｐ型ベース層６４よりも高濃度のｐ型コンタクト層６６が形成されているため、このｐ型コンタクト層６６により、ｐ型ベース層６４の内部の抵抗成分１６の大きさが小さくなる。このため、大電流が流れた場合でもその電流による電圧降下を、ｎ型ソース層６５とｐ型ベース層６４との間のｐｎ接合の内蔵電位以下に抑えることが可能になる。
その結果、寄生サイリスタや寄生バイポーラトランジスタの動作を防ぐことができる。図２６（ｂ）において、符号９は層間絶縁膜を示し、符号１０はゲート酸化膜を示し、符号１１はポリシリコン電極を示し、符号６１はｎ型ドリフト層を示している。
さらに、従来、この寄生サイリスタもしくは寄生バイポーラトランジスタの動作を抑制するために、ｐ型ベース層６４の内部に、ｐ型コンタクト層６６と接するように層状のｐ型高濃度層を形成する構造が示されている（例えば、下記特許文献１を参照。）。図２５は、従来の半導体装置の要部断面図である。図２５においては、ｐ型高濃度層を形成したプレーナーゲート型ＩＧＢＴの断面を示している。
図２５に示すように、ｐ型コンタクト層６６の他に、ｎ型ソース層６５とは離間するように、ｐ型ベース層６４の内部にｐ型高濃度層２８を層状に設けることで、キャリアの移動にともなう抵抗分布を緩和している。また特許文献１には、このｐ型高濃度層２８を、高加速電圧のイオン注入法と熱処理により形成する方法が記載されている。
一方、従来、ｐ型ベース層の内部にて、ｐ型コンタクト層と接するように形成されたｐ型高濃度層２８を有するトレンチゲート型ＩＧＢＴについての技術（例えば、下記特許文献２における図４を参照。）や、ｐ型ベース層６４の内部に深いｐウェル層２６を設けたＩＧＢＴについての技術（例えば、下記特許文献３を参照。）。図２５および図２７において、符号２はｎ型フィールドストップ層を示し、符号３はｐ型コレクタ層を示し、符号１３はコレクタ電極を示している。
図２７は、従来の半導体装置の要部断面図である。図２７においては、前述のＩＧＢＴの断面を示している。ｐ型コンタクト層６６を含むｐ型ベース層６４の内部に、深いｐウェル層２６を備えている。図２７において、この深いｐウェル層２６も、前述のｐ型高濃度層２８と同様の役割、つまりホールが流れる経路の抵抗成分を低減する効果を奏する。
特開２００１−１３５８１７号公報 特開２００１−３０８３２８号公報 特表２００７−５１１９１３号公報
ＩＧＢＴやＭＯＳＦＥＴの製造には、フォトリソグラフ工程やエッチングなど、数多くの処理工程が必要となる。特に、ｐ型コンタクト層６６、あるいはｎ型ソース層６５を形成する工程では、フォトリソグラフ工程によりパターニングされたレジストをマスクとした、イオン注入が、それぞれ行われる。
このイオン注入の際に、マスクとなるレジストに局所的なパターン不良が形成されることがある。つまり、それまでの処理工程の途中で生じた微粒子などのパーティクル、あるいは、レジスト残りによる異物や埃などが原因で、予定していない箇所のレジストが欠落していたり、あるいは逆にレジストが残るといった不良が形成されることがある。この局所的なパターン不良となったレジストをマスクとしてイオン注入を行うと、不良となった箇所において、ｐ型コンタクト層６６、あるいはｎ型ソース層６５の形成不良が生じ、それが原因でラッチアップ破壊が生じる可能性が高くなる。
不良のケースには、具体的には、以下の３種類の不良が考えられる。
（１）ｐ型コンタクト層が形成されている箇所に不要なｎ型ソース層が入ったことによる不良（以下、パターン不良（１）と呼ぶ）。
（２）ｎ型ソース層が元々入らない箇所においてｐ型コンタクト層が欠落したことによる不良（以下、パターン不良（２）と呼ぶ）。
（３）パターン不良（１）と（２）が同時に生じたことによる不良（以下、パターン不良（３）と呼ぶ）。
以下に、上記パターン不良（１）〜（３）に示したそれぞれのパターン不良について説明する。
（パターン不良（１）の場合）
図２８は、従来の半導体装置の製造方法を示す断面図である。図２８においては、素子の形成途中の各工程における素子の断面を示している。図２８（ａ）は、ゲート酸化膜１０とゲート制御用のポリシリコン電極１１およびｐ型ベース層６４が、ｎ型ドリフト層６１の表面に形成された状態を示している。図２８（ａ）に示した状態においては、ゲート酸化膜１０と同じ程度の厚さのスクリーン熱酸化膜（図示を省略する）が、ｐ型ベース層６４の表面に形成されていてもよい。
この状態で、図２８（ａ）に示すように、ポリシリコン電極１１と、フォトリソグラフ工程によりパターニングされたレジスト８をマスクに、砒素イオン注入（図２８（ａ）における矢印１９を参照）を行う。このとき、パーティクルなどの原因により、図２８（ａ）の紙面左側のｐ型ベース層６４には、レジスト８が形成されなかったと仮定した状態を示している。
次に、前工程のレジストを除去した後、再度、図２８（ｂ）に示すようにレジスト８をパターニングし、それをマスクにしてボロンイオン注入を行う（図２８（ｂ）における矢印１８を参照）。さらにレジスト８を除去した後に熱処理を行う。これにより、図２８（ｃ）に示したように、ｐ型コンタクト層６６が形成される。
しかしながら、前述のように左側のｐ型ベース層６４の上部には、ポリシリコン電極１１により開口された部分の全面にｎ型ソース層６５が形成されており、且つ、ｎ型ソース層６５よりもｐ型コンタクト層６６が深く形成されている。そのため、図２８（ｃ）に示すように、ｐ型ベース層６４の上部には、ｎ型ソース層６５がわずかに残ってしまう。このようにｎ型ソース層６５が、本来形成される箇所ではない箇所（部分）に形成されると、特性に不良が生じるようになる。
図３１は、従来の半導体装置の動作を説明する断面図である。図３１においては、従来の半導体装置において、オン状態もしくはターンオフ時におけるホールの流れと、ｐ型ベース層の抵抗成分を示している。図３１（ａ）は、本説明のパターン不良（１）の場合における半導体装置の動作を示している。図３１（ａ）の右側に示すように、フォトマスクのパターンの通りにレジストがパターニングされた場合は、ｐ型ベース層６４の表面にｐ型コンタクト層６６が形成される。そしてオン状態もしくはターンオフ時のホールの流れ１７は、抵抗成分１６の抵抗が小さい領域を通過する。
しかしながら、図３１（ａ）の左側に示すように、砒素をイオン注入するときのレジストマスクが欠落し、ｐ型ベース層６４の表面がｎ型ソース層６５で覆われると、ホールの流れ１７はｎ型ソース層６５に阻まれて、エミッタ電極（図示しない）に流れ出ることができない。ホールがエミッタ電極に流れ出ることができないと、オン状態もしくはターンオフ時に、ｐ型コンタクト層６６とｎ型ソース層６５からなるｐｎ接合にかかる電圧が内蔵電位（約０．７Ｖ）を超えるようになり、ＭＯＳゲートとは別に、ｎ型ソース層６５からｐ型コンタクト層６６を経由して、ｐ型ベース層６４に電子が注入されるようになる。その結果、寄生のサイリスタもしくは寄生のバイポーラトランジスタが動作し、ラッチアップが生じて、もはやＭＯＳゲートでは電流のオン・オフを制御できなくなる。
（パターン不良（２）の場合）
図２９は、従来の半導体装置の製造方法を示す断面図である。図２９においては、素子の形成途中の各工程における素子の断面を示している。図２９（ａ）は、ゲート酸化膜１０とゲート制御用のポリシリコン電極１１およびｐ型ベース層６４が、ｎ型ドリフト層６１の表面に形成された状態を示している。
図２９（ａ）に示した状態から、ポリシリコン電極１１と、フォトリソグラフ工程によりパターニングされたレジスト８をマスクに、砒素イオン注入（図２９（ａ）における矢印１９を参照）を行う。次に、前工程のレジストを除去した後、再度、図２９（ｂ）に示すようにレジスト８をパターニングし、それをマスクにボロンイオン注入（図２９（ｂ）における矢印１８を参照）を行う。
このとき、図２９（ｂ）の紙面左側のｐ型ベース層６４の表面に存在したパーティクルなどが原因となってレジスト８が露光されず、現像後にレジスト８が残ったとする。すると、左側のｐ型ベース層６４にはボロンが導入されず、ｐ型コンタクト層６６（ただし熱処理前）が形成されない。
ｐ型コンタクト層６６が形成されていない状態で、続いて、レジスト８を除去した後に熱処理を行う。これにより、図２９（ｃ）の紙面右側に示すｐ型ベース層６４に、最終的なｐ型コンタクト層６６が形成される。一方で、図２９（ｃ）の紙面左側に示すｐ型ベース層６４には、ｐ型コンタクト層６６は形成されない。
このようにｐ型コンタクト層６６が、本来形成されるべき箇所に形成されない場合、ホールの流れ１７と抵抗成分１６との関係は、図３１（ｂ）に示すようになる。図３１（ｂ）は、本説明のパターン不良（２）の場合における半導体装置の動作を示している。
図３１（ｂ）の紙面左側に示すように、本来あるべきｐ型コンタクト層６６が欠落すると、オン状態もしくはターンオフ時の、ｎ型ソース層６５の直下部分のホールの流れ１７の経路において、抵抗成分１６の大きさが増加する。すると、ｎ型ソース層６５の直下部分から図示しないエミッタ電極までの経路の電圧降下が、ｐ型コンタクト層６６とｎ型ソース層６５からなるｐｎ接合の内蔵電位（約０．７Ｖ）を超えるようになる。
そのため、パターン不良（１）と同様に、ＭＯＳゲートとは別に、ｎ型ソース層６５からｐ型コンタクト層６６を経由して、ｐ型ベース層６４に電子が注入されるようになる。これによって、電子が注入されるようになったｐ型ベース層６４のみ局所的にラッチアップが発生し、寄生のサイリスタもしくは寄生のバイポーラトランジスタが動作して、ＭＯＳゲートでは電流のオン・オフが制御できなくなる。
（パターン不良（３）の場合）
図３０は、従来の半導体装置の製造方法を示す断面図である。図３０においては、素子の形成途中の各工程における素子の断面を示している。図３０に示すように、パターン不良（１）とパターン不良（２）とが同時に生じる場合、図３０（ａ）の紙面左側のｐ型ベース層６４では、レジスト８が欠落し、開口部全面に渡り、本来形成されるべきでない余計なｎ型ソース層６５が形成される。
さらに、図３０（ｂ）の紙面左側のｐ型ベース層６４では、レジスト８が残ることで、本来導入されるべきｐ型コンタクト層６６が欠落する。このように、パターン不良（１）とパターン不良（２）とが同時に生じる場合、ｐ型ベース層６４（ここでは紙面の左側のｐ型ベース層６４）に、本来形成されるべきｐ型コンタクト層６６が形成されず、且つポリシリコン電極１１の開口部全面に余計なｎ型ソース層６５が導入される。
パターン不良（３）が生じ、本来形成されるべきｐ型コンタクト層６６が形成されず、且つポリシリコン電極１１の開口部全面に余計なｎ型ソース層６５が導入された場合、図３１（ｃ）に示すように、パターン不良（１）と同様にホールが全てｎ型ソース層６５に流入し、ラッチアップがさらに生じやすくなる。このパターン不良（３）は、前述の（１）と（２）に比べれば、確率は小さくなるが、起こりうる不良である。
以上の３つのパターン不良に対して、上述した図２５に示した従来の構造では、ｐ型コンタクト層６６と接する程度に深い位置にｐ型高濃度層２８を形成しても、その深さではｎ型ソース層６５と接しないことになる。したがって、このｐ型高濃度層２８では、例えば上記のパターン不良（１）の場合の不良が生じると、ｎソース層を相殺することができないため、不良解決の効果が小さくなるという問題があった。
また、上述した図２７に示した従来の構造の場合、ｐウェル層２６の拡散深さはｐ型ベース層６４よりも深く形成される。この深さのｐウェル層２６の横方向拡散部分は、チャネル形成領域に到達しないようにして、ｐウェル層２６がゲート閾値に影響を及ぼさないようにしなくてはならない。また、ｐウェル層２６の製造工程は、ゲート酸化膜１０とポリシリコン電極１１、あるいはｐ型ベース層６４よりも先に処理して、拡散深さを深くする必要がある。
ｐウェル層２６がゲート閾値に影響を及ぼさない状態でｐウェル層２６の横方向拡散部分がチャネル形成領域に到達しないようにするためには、ｎ型ドリフト層６１の表層において、ｐ型ベース層６４の形成領域よりも極めて細い領域に、ボロンを注入しなくてはならず、難しいという問題があった。よってこのような細い領域に形成するｐウェル層２６では、上記のパターン不良（１）において、ｎソース層を相殺できる程度の領域を確保することは難しいという問題があった。
さらに、これらのパターン不良（１）〜（３）の不良は、耐圧や漏れ電流、オン抵抗、オン電圧といったいわゆる静特性では検出できないという問題があった。したがって、素子は欠陥を抱えたまま組立工程に送られ、最終的な出荷試験時に、ラッチアップに起因した破壊を生じることになるという問題があった。この場合、パッケージ部材やそれまでの組立・試験の工数も道連れに不良化することになり、非常に損失が大きいという問題があった。特に、大容量のモジュールでチップを複数個使用する場合、この問題は深刻である。
昨今は素子の高性能化のために微細化が進んでおり、またゲート構造も従来のプレーナーからトレンチへの変更が進んでいるため、前記欠陥に対するスイッチング破壊の感度はますます高くなっている。例えばストライプパターンのトレンチＩＧＢＴにおいて、トレンチと並行にストライプ状のｐ型コンタクト層を形成する場合、この未形成領域の長さが５μｍ以上になるとＩＧＢＴがラッチアップ破壊することを実験により確認しており、上記のパターン不良に対する対策は急務である。
本発明は、上記問題点に鑑みてなされたものであり、ＩＧＢＴあるいはＭＯＳＦＥＴなどの絶縁ゲート型半導体装置において、プロセス欠陥に起因するスイッチング破壊が低減された半導体装置およびその製造方法を提供することを目的とする。
前記課題を解決して、本発明の目的を達成するために、本発明は、第１導電型の半導体基体からなるドリフト層と、前記半導体基体の第一の主面の表面に選択的に形成された第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース層と、前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第２導電型のコンタクト層と、絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、前記ソース層に接するとともに前記コンタクト層に重なっており、且つ前記ベース層の前記第一の主面側にて前記ベース層よりも浅くて高濃度に形成された第２導電型のカウンター層を有する半導体装置であって、前記コンタクト層は、前記コンタクト層が前記ベース層よりも浅くなるような飛程にて、第２導電型を示すドーパントを前記半導体基体の第一の主面にイオン注入する第一の工程により形成され、前記ソース層は、前記第一の工程よりも後に、前記ソース層が前記コンタクト層よりも浅くなるような飛程にて、第１導電型を示すドーパントを前記第一の主面にイオン注入する第二の工程により形成され、前記カウンター層は、前記第二の工程よりも後に、前記ソース層よりも深く且つ前記ベース層よりも浅くなるような飛程であり、且つ前記第一の工程のイオン注入のドーズ量の１０％以上のドーズ量にて、第２導電型を示すドーパントを前記第一の主面にイオン注入する第三の工程により形成され、前記カウンター層は前記ソース層よりも深い半導体装置とする。
また、本発明は、第１導電型の半導体基体からなるドリフト層と、前記半導体基体の第一の主面の表面に選択的に形成された第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース層と、前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第２導電型のコンタクト層と、絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、を有する半導体装置において、前記ソース層に接するとともに前記コンタクト層に内包されており、且つ前記ベース層の前記第一の主面側にて前記ベース層よりも浅くて高濃度に形成された第２導電型のカウンター層を有し、該カウンター層の単位面積あたりのドーピング総量が、前記コンタクト層の単位面積あたりのドーピング総量の１０％よりも大きく、該カウンター層の不純物濃度は、前記コンタクト層の不純物濃度よりも高く、前記カウンター層は前記ソース層よりも深い半導体装置とする。
また、本発明にかかる半導体装置は、上記の発明において、前記カウンター層の単位面積あたりのドーピング総量が、前記コンタクト層の単位面積あたりのドーピング総量よりも大きいとよい。
また、本発明にかかる半導体装置は、上記の発明において、前記カウンター層と前記コンタクト層の単位面積あたりのドーピング総量の合計値が、前記ソース層の単位面積あたりのドーピング総量よりも大きいとよい。
また、本発明にかかる半導体装置は、上記の発明において、前記カウンター層の単位面積あたりのドーピング総量が、前記ソース層の単位面積あたりのドーピング総量よりも大きいとよい。
また、本発明にかかる半導体装置は、上記の発明において、前記カウンター層が前記層間絶縁膜の開口部の位置に対して自己整合となるように形成されているとよい。
また、本発明にかかる半導体装置は、上記の発明において、前記カウンター層が複数設けられているとよい。
また、本発明にかかる半導体装置は、上記の発明において、前記半導体装置がＩＧＢＴであるとよい。
また、本発明にかかる半導体装置は、上記の発明において、前記半導体装置がトレンチゲート型ＩＧＢＴであるとよい。
また、本発明にかかる半導体装置は、上記の発明において、前記カウンター層と前記ソース層のｐｎ接合の断面形状が、前記ソース層の内部に向って凸状の部分を有するとよい。
また、本発明にかかる半導体装置の製造方法は、第１導電型の半導体基体からなるドリフト層と、前記半導体基体の第一の主面の表面に選択的に形成された第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース層と、前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第２導電型のコンタクト層と、絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、前記ソース層に接するとともに前記コンタクト層に重なっており、且つ前記ベース層よりも浅くて高濃度に形成された第２導電型のカウンター層を有する半導体装置の製造方法において、前記コンタクト層の形成のために、前記コンタクト層が前記ベース層よりも浅くなるような飛程にて、第２導電型を示すドーパントを前記半導体基体の第一の主面にイオン注入する第一の工程と、前記第一の工程よりも後に、前記ソース層の形成のために、前記ソース層が前記コンタクト層よりも浅くなるような飛程にて、第１導電型を示すドーパントを前記第一の主面にイオン注入する第二の工程と、前記第二の工程よりも後に、前記カウンター層の形成のために、前記ソース層よりも深く且つ前記ベース層よりも浅くなるような飛程であり、且つ前記第一の工程のイオン注入のドーズ量の１０％以上のドーズ量にて、第２導電型を示すドーパントを前記第一の主面にイオン注入する第三の工程と、を含むことを特徴とする。
また、本発明にかかる半導体装置の製造方法は、上記の発明において、前記第三の工程のイオン注入のドーズ量が、前記第一の工程のイオン注入のドーズ量よりも大きいとよい。
また、本発明にかかる半導体装置の製造方法は、上記の発明において、前記第一の工程におけるイオン注入のドーズ量と、前記第三の工程におけるイオン注入のドーズ量との合計は、前記第二の工程におけるイオン注入のドーズ量よりも大きいとよい。
また、本発明にかかる半導体装置の製造方法は、上記の発明において、前記第三の工程のイオン注入のドーズ量が、前記第二の工程のイオン注入のドーズ量よりも大きいとよい。
また、本発明にかかる半導体装置の製造方法は、上記の発明において、前記第三の工程のイオン注入が、選択的に開口部が形成された前記層間絶縁膜をマスクとして行われるとよい。
以上のように、本発明を適用すれば、ＩＧＢＴやＭＯＳＦＥＴといった絶縁ゲート型半導体装置において、プロセス欠陥に起因するスイッチング破壊が低減された半導体装置およびその製造方法を、提供することができる。
図１は、本発明の実施の形態にかかる半導体装置の要部断面図である。 図２は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図３は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図４は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図５は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図６は、本発明の実施の形態にかかる半導体装置の製造方法と動作原理を示す断面図である。 図７は、本発明の実施の形態にかかる半導体装置のネットドーピング濃度を示す濃度分布図である。 図８は、本発明の実施の形態にかかる半導体装置のネットドーピング濃度を示す濃度分布図である。 図９は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。 図１０は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。 図１１は、本発明の実施の形態にかかる半導体装置の製造方法を示す平面図である。 図１２は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。 図１３は、本発明の実施の形態にかかる半導体装置の要部断面図である。 図１４は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図１５は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。 図１６は、本発明の実施の形態にかかる半導体装置の要部断面図である。 図１７は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図１８は、本発明の実施の形態にかかる半導体装置の要部断面図である。 図１９は、本発明の実施の形態にかかる半導体装置の製造方法を示す平面図である。 図２０は、本発明の実施の形態にかかる半導体装置の要部断面図である。 図２１は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図２２は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 図２３は、本発明の実施の形態にかかる半導体装置の要部断面図である。 図２４は、本発明の実施の形態にかかる半導体装置と従来の半導体装置の動作を説明した断面図である。 図２５は、従来の半導体装置の要部断面図である。 図２６は、従来の半導体装置の動作を説明する断面図である。 図２７は、従来の半導体装置の要部断面図である。 図２８は、従来の半導体装置の製造方法を示す断面図である。 図２９は、従来の半導体装置の製造方法を示す断面図である。 図３０は、従来の半導体装置の製造方法を示す断面図である。 図３１は、従来の半導体装置の動作を説明する断面図である。
以下、本発明の半導体装置およびその製造方法にかかる実施例について、図面を参照して詳細に説明する。以下、本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明する。本発明においては、第１導電型がｎ型であって第２導電型がｐ型に限るものではなく、ｎ型とｐ型を入れ替えて、第１導電型をｐ型とし第２導電型をｎ型とした場合も同様に動作が可能な部分もある。
また、本明細書では、半導体装置について、デバイス、素子、チップもしくは半導体チップという表現も用いているが、いずれも同じ対象を示している。また、本明細書では、シリコン基板の表面を上面、裏面を下面と書くこともある。また、本明細書では、半導体チップにおいて、エミッタ電極が形成されていて、且つ電流を流すことができる領域を「活性領域」と呼ぶ。
また、本明細書では、前記活性領域の端部からチップの外周側端部までの領域であり、且つ素子に電圧が印加されたときに発生するチップ表面の電界強度を緩和させる構造部を、「終端構造領域」と呼ぶ。さらに、本明細書では、濃度等の記載で、例えば１．０×１０12／ｃｍ2という意味で、１．０Ｅ１２／ｃｍ2という表示を用いる。また、各図の中に示された各領域（ｐ領域、ｎ領域）の右に記載の＋（−）記号は、不純物濃度が相対的に他の領域よりも高い（低い）ことを意味している。また、本明細書では、ドナーあるいはアクセプタとなる単位体積あたりの不純物ドーピング濃度分布について、半導体基板の深さ方向に積分した濃度を、単位面積あたりのドーピング総量、あるいは単に総量と呼ぶ。
（実施の形態１）
実施の形態１においては、ｐ型ベース層の表面に形成されるｐ型コンタクト層のパターン不良を抑えてラッチアップを防止するために、新たにｐ型カウンター層を形成するＭＯＳゲート型の半導体装置およびその製造方法について、説明する。
図１は、本発明の実施の形態にかかる半導体装置の要部断面図である。図１においては、実施の形態１にかかる半導体装置であるＩＧＢＴの断面図を示す。図１において、ｎ型ドリフト層１からなる半導体基板の表面には、ｎ型ドリフト層１よりも高濃度のｐ型ベース層４が選択的に形成されている。ｐ型ベース層４の表面には、ｐ型ベース層４よりも高濃度のｎ型ソース層５が選択的に形成されている。さらにｐ型ベース層４には、選択的に形成されたｎ型ソース層５と接するように、ｐ型コンタクト層６が形成されている。
また、半導体基板の表面には、ゲート酸化膜１０を介して、ｎ型ソース層５、ｐ型ベース層４、ｎ型ドリフト層１の各層の表面に対峙するように、ゲート電極用のポリシリコン電極１１が選択的に形成されている。このポリシリコン電極１１は、チップ上にて集約され、図示しないゲート電極用パッド（パッケージのゲート端子と接続する部分）と接続している。
ｎ型ドリフト層１からなる半導体基板の表面には、ｐ型ベース層４よりも高濃度のｐ型カウンター層７が形成されている。ｐ型カウンター層７は、ｎ型ソース層５と接し、ｐ型コンタクト層６と重なり、ポリシリコン電極１１に対峙する側のｎ型ソース層５の端部を越えないように、すなわちｐ型ベース層４とゲート酸化膜１０が接する界面から離間するように、且つｐ型ベース層４よりも浅く形成されている。このｐ型ベース層４は、エミッタ電極１２と接続している。このようにして、ＭＯＳゲート構造が形成されている。
層間絶縁膜９は、ポリシリコン電極１１を覆うように形成されている。層間絶縁膜９は、ｐ型ベース層４の上面部ではｎ型ソース層５、ｐ型カウンター層７が露出するように、開口されている。チップの表面には、アルミニウムなどからなる前述のエミッタ電極１２が形成されている。エミッタ電極１２は、前記の層間絶縁膜９の開口部にて、ｎ型ソース層５とｐ型カウンター層７と電気的に接続されている。エミッタ電極１２とゲートとなるポリシリコン電極１１は、層間絶縁膜９によって絶縁されている。
一方、半導体基板の下面には、ｎ型ドリフト層１と接するようにｎ型フィールドストップ層２が形成され、さらにｎ型フィールドストップ層２と接するようにｐ型コレクタ層３が形成され、半導体基板下面の表層に形成されるコレクタ電極１３と接続している。図１においては、前述の３種類のパターン不良が生じない場合の仕上がり構造を示している。３種類のパターン不良が生じた場合については、後述する。
ｐ型カウンター層７には、ｐ型コンタクト層６、ｎ型ソース層５およびｐ型ベース層４との間に、以下の３つの関係がある。１つ目の関係は、ｐ型カウンター層７は、必ずｎ型ソース層５と接しつつ、ｎ型ソース層５よりも深く形成することである。このように形成することで、ホール電流はｐ型カウンター層７を通過してエミッタ電極１２に流れるようになり、ｎ型ソース層５の直下部分の電圧降下を小さくできる。
２つ目の関係は、ｐ型カウンター層７は、ｐ型コンタクト層６と重なっていることである。ｐ型カウンター層７の形成の目的は、ｐ型コンタクト層６に形成不良（欠落など）が生じても、ラッチアップ防止という同層と同様の効果を持たせることである。そのためには、ｐ型カウンター層７の形成領域（チップ表面の平面分布および深さ方向の濃度分布）が、ｐ型コンタクト層６と同じか、少なくとも重なることで、ｎ型ソース層５の直下の部分の抵抗を低くしなければならない。
３つ目の関係は、ｐ型カウンター層７は、ｐ型ベース層４とゲート酸化膜１０が接する界面から離間しており、且つｐ型ベース層４よりも浅く形成することが必要であることである。ゲート閾値はｐ型ベース層４の濃度で決まる。そのため、ＭＯＳゲートがオンのときにｐ型ベース層４の表面に形成される電子のチャネル（反転層）の部分に、ｐ型ベース層４よりも高濃度のｐ型カウンター層７が形成されると、閾値が変化してしまう。
そのため、上記の１つ目および２つ目の関係（条件）を満たしながら、ｐ型ベース層４のチャネル領域に影響を及ぼさないようにするには、ｐ型カウンター層７を、ｐ型ベース層４とゲート酸化膜１０が接する界面から離間するように形成する。また、ｐ型カウンター層７がｐ型ベース層４よりも深く形成されると、空乏層がｐ型カウンター層７から広がることになる。この場合、ｐ型ベース層４よりも高濃度であるｐ型カウンター層７の内部では、電界強度が極めて高くなり、耐圧が低下する。この耐圧低下を防ぐには、ｐ型カウンター層７は、ｐ型ベース層４よりも浅く形成されていればよい。
次に、実施の形態１のＩＧＢＴの製造方法について説明する。図２は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図２においては、実施の形態１のＩＧＢＴの製造工程において、ｐ型カウンター層７の形成にかかわる工程のフローのみを示している。まず、標準的なＩＧＢＴやＭＯＳＦＥＴの製造プロセスを経て、図２(ａ)の直前まで工程を進める。
その例として、ｎ型で６０Ωｃｍ程度のＦＺ（フロートゾーン）型半導体基板の表面に、熱酸化により厚さ８０００Åの初期酸化膜を形成する。続いてフォトリソグラフ法により初期酸化膜をパターニングし、その後ボロンをイオン注入し、熱拡散を行い、オフ時に広がる空乏層の電界を緩和する終端構造領域、例えば周知のガードリング構造などを形成する（不図示）。続いて、フォトリソグラフ法により活性領域の初期酸化膜を除去し、熱酸化によるゲート酸化膜１０の形成、および堆積法によるポリシリコン成膜後、フォトリソグラフ法によりポリシリコン膜をパターニングしてポリシリコン電極１１を形成する。
そしてボロンイオン注入を行い、熱処理をしてｐ型ベース層４を形成する。このｐ型ベース層４については、例えばボロンイオン注入１８のドーズ量は２Ｅ１４／ｃｍ2とし、加速エネルギーは１５０ｋｅＶとする。また、熱処理の温度と温度維持時間は、１１５０℃で６０分とする。ここまでの工程により、図２（ａ）の断面に示す部分が形成される。
次に、図２（ａ）に示すように、フォトリソグラフ法によりレジスト８をパターニングし、ベーク（１５０℃程度の温度の熱処理にてレジストを安定化させること）してｐ型ベース層４の上面の一部が開口されたレジスト８のマスクを形成する。続いて、パターニングされたレジスト８をマスクに、ボロンイオン注入１８を行う。このときのドーズ量は例えば１Ｅ１５／ｃｍ2、加速エネルギーは６０ｋｅＶとし、その結果ボロンイオンの飛程（Ｒｐ）は約０．２０μｍとなる。
このようにして、後にｐ型コンタクト層６となる領域にボロンが導入される。なお、この図ではｐ型ベース層４の表面には酸化膜が形成されていないが、以下のように、イオン注入の飛程に影響がない程度に薄い酸化膜が形成されていても構わない。例えば、前記のゲート酸化膜を残しておいてもよい。あるいはレジスト８を塗布する前に一旦、ポリシリコン電極１１をマスクにゲート酸化膜を除去してから、別途熱酸化により、厚さが３００Å程度のスクリーニング酸化膜を形成していてもよい。
続いて、図２（ｂ）に示すように、レジスト８を塗布し、ｐ型ベース層４の表面の開口部の一部に、ポリシリコン電極１１と接しないようにレジスト８のパターニングとベークを行う。そして、レジスト８をマスクとしてドナーとなる砒素イオン注入１９（リンでも可）を行い、熱処理を行う。砒素イオン注入１９のドーズ量は、例えば４Ｅ１５／ｃｍ2とし、加速エネルギーは１２０ｋｅＶとする。このときの砒素イオンの飛程は約０．０８μｍである。同じ加速エネルギーの場合、砒素はボロンよりもその飛程が浅くなる。この段階で、ｎ型ソース層５が形成される。このときの熱処理は省略しても構わない。
さらに図２（ｃ）に示すように、レジスト８を塗布し、ｐ型ベース層４の表面の一部が開口するようにパターニングとベークを行う。そして、レジスト８をマスクとしてボロンイオン注入１８を行い、レジスト８を除去してから熱処理を行う。ボロンイオン注入のドーズ量は、例えば５Ｅ１５／ｃｍ2とし、加速エネルギーは５０ｋｅＶとする。このときのボロンイオンの飛程は０．１７μｍである。また熱処理の温度と温度維持時間は、例えば９５０℃で３０分である。このようにして、図２（ｄ）に示すように、ｐ型カウンター層７が形成される。
ここで、上記のｐ型カウンター層７の形成における３つの関係（条件）に対応して、製造方法においても３つの条件がある。１つ目の条件は、図２（ｃ）のレジスト８のパターニングでは、ボロンイオンを行う開口部の少なくとも一部が、ｎ型ソース層５が形成された領域、つまり砒素をイオン注入するときのレジストの開口部と重なるようにする。さらに、ｐ型カウンター層７のためのレジスト８の開口部の端部が、ｐ型ベース層４とゲート酸化膜１０が接する界面の端部から離間する位置、あるいはｎ型ソース層５とｐ型ベース層４が接する位置を越えないように（内側になるように）パターニングする。この条件については、フォトマスク、レチクルのレイアウトにて調整すればよい。
２つ目の条件は、ｐ型カウンター層７形成におけるボロンイオンの飛程は、ｎ型ソース層５よりも深くなるような飛程とする。さらに、ｐ型カウンター層７の一部はｐ型コンタクト層６とその一部が重なるようにし、且つｐ型ベース層４よりも浅くなる飛程とする。つまり、ｐ型カウンター層７を形成するときのボロンのイオン注入飛程をＲｐ７、ｎ型ソース層５を形成するときの砒素のイオン注入飛程をＲｐ５とすると、Ｒｐ７＞Ｒｐ５、となるように、それぞれのイオン注入の加速エネルギーを調整すればよい。
さらに、ｐ型カウンター層７のボロンイオン注入の加速エネルギーは、ｐ型コンタクト層６用のイオン注入の加速エネルギーと同じかそれ以下とすることが好ましい。例えば実施の形態１では前述のように、ｐ型コンタクト層６用のボロンイオン注入１８では、加速エネルギーを６０ｋｅＶ（飛程は０．２０μｍ）とし、ｎ型ソース層５用の砒素イオン注入１９では、加速エネルギー１２０ｋｅＶ（飛程は０．０８μｍ）とし、ｐ型カウンター層７用のボロンイオン注入１８の加速エネルギーを５０ｋｅＶ（飛程は０．１７μｍ）である。
次に、本発明の実施の形態１として、具体的な形成条件下において、本発明の半導体装置および製造方法が、どのように前述の３つのパターン不良を防ぐか、について説明する。
（パターン不良（１）に対する効果）
まず、前述のパターン不良（１）、ｐ型コンタクト層６が形成されているかあるいはされた箇所に、不要なｎ型ソース層５が形成された場合について、図３を用いて説明する。図３は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図３（ａ）から図３（ｄ）は、実施の形態１の製造方法において、このパターン不良（１）が生じたときの工程推移を示した断面図である。ここで、工程推移（フロー）の図３（ａ）から図３（ｄ）は、前述の図２と同じであるので、相違点のみに絞って説明する。
図３（ａ）に示すように、ｐ型ベース層４を形成した後に、ｐ型コンタクト層６を形成するために、レジスト８をパターニングし、レジスト８をマスクに、ボロンイオン注入１８を行う。続いて、図３（ｂ）に示すように、レジスト８をマスクとして、砒素イオン注入１９を行う。このとき、同図左側のｐ型ベース層４についてはレジスト８が露光されてしまい、残るべきところにレジスト８が残らなかったとする。
このような余計な露光がされる原因は、例えばマスク上のクロム等の遮光層に欠落部があった場合がある。あるいは、レジスト塗布のときに、このｐ型ベース層４のレジスト８の上部に異物（パーティクル、ごみ等）が乗っており、レジスト８が半導体基板上に残らなかった、といった場合もある。すると、左側のｐ型ベース層４には、ポリシリコン電極１１の開口部全体に、砒素イオンが導入される。砒素はボロンよりも質量が高く、飛程が短い（浅い）ため、熱処理の後には、表層全体にｎ型ソース層５が形成されてしまう（図３（ｃ）参照）。
続いて、図３（ｃ）のように、レジスト８をパターニングし、前述したｐ型ベース層４の所定の領域に、ボロンイオン注入１８を行う。この注入されたボロンにより、左側のｐ型ベース層４のポリシリコン電極１１の開口部全体に形成されたｎ型ソース層５は相殺され、図３（ｄ）のように、右側のｐ型ベース層４とほぼ同様に、ｐ型カウンター層７が形成される。このように、新たにｐ型カウンター層を導入することで、ｐ型コンタクト層６が形成されているかあるいはされた箇所に不要なドナー（砒素など）が入った場合でも、ｐ型カウンター層７によりｎ型ソース層５は相殺できるようになる。
不要なｎ型ソースをｐ型カウンター層が相殺することで、ホール電流の経路の抵抗がどのように低減するかを、図６を用いて説明する。図６は、本発明の実施の形態にかかる半導体装置の製造方法と動作原理を示す断面図である。図６においては、本発明の実施の形態１のＩＧＢＴにおいて、オン状態もしくはターンオフ時におけるホールの流れと、ｐ型ベース層の抵抗成分を示している。
図６の（ａ）が、このパターン不良（１）にｐ型カウンター層を導入した場合である。図３１（ａ）にて述べたように、ｐ型カウンター層７を導入しない従来の場合だと、不要に形成されたｎ型ソース層５が、ｐ型ベース層４の表面のポリシリコン電極１１開口部にわずかに残ってしまう。しかし図６（ａ）では、図２（ｃ）と図２（ｄ）に示したように、左側のｐ型ベース層４においても、ｐ型カウンター層７が形成される。このことで、余計に導入されたｎ型ソース層５は、相殺されて消滅し、さらに加えてｐ型の高濃度層を形成できる。
そのため、ホールの流れ１７は、ｐ型カウンター層７を通るので、ｎ型ソース層５の直下からエミッタ電極１２へ流れるときの抵抗成分１６は小さくなる。これによって、ホールの流れ１７にともなうｎ型ソース層５の直下部分の電圧降下は減少するので、ラッチアップの発生を阻止できる。この図６（ａ）の左側のｐ型ベース層４は、余計なｎ型ソース層５が導入されていない正常のｐ型ベース層４（図６（ａ）の右側）と比べても、同様の構造とすることができる。
ここで、ｐ型カウンター層７の導入にあたり、図３の（ｃ）および（ｄ）の左側のｐ型ベース層４において、ｐ型カウンター層７によって余計なｎ型ソース層５を相殺する条件は、次にの通りである。つまり、ｐ型コンタクト層６とｐ型カウンター層７のそれぞれの単位面積あたりのドーピング総量の合計が、ｎ型ソース層５の単位面積あたりのドーピング総量よりも大きくなればよい。さらに好ましくは、２倍以上大きければよい。
（パターン不良（２）に対する効果）
次に、前述のパターン不良（２）、ｎ型ソース層が元々入らない箇所において、ｐ型コンタクト層６が欠落した場合について、図４を用いて説明する。図４は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図４（ａ）から図４（ｄ）は、実施の形態１の製造方法において、このパターン不良（２）が生じたときの工程推移を示している。
図４（ａ）に示すように、ｐ型ベース層４を形成した後において、ｐ型コンタクト層６を形成するためにレジスト８を塗布し、パターニングを行う。このとき、同図左側のｐ型ベース層４についてはレジスト８が露光されず、除去されなかったとする。この露光がされない原因は、例えばマスク上のクロムなどの遮光層の欠落や、露光時にｐ型ベース層４のレジスト８の上部に異物（パーティクル、ごみ等）が乗り、光をさえぎった場合等である。
この状態で、ベーク後のレジスト８をマスクに、ボロンイオン注入１８を行う。すると、図４（ｂ）に示すように、図４（ｂ）の右側のｐ型ベース層４にのみ、ボロンが導入され、ｐ型コンタクト層６が形成され、同じく図４（ｂ）の左側のｐ型ベース層４には、ｐ型コンタクト層６が形成されない。
続いて、レジスト８をマスクとして、砒素イオン注入１９を行う。この段階では、左側のｐ型ベース層には、同層よりも高濃度のｐ型層は、形成されていない。ここで、図４（ｃ）に示すように、レジスト８を塗布・パターニングし、それをマスクとしてボロンイオン注入１８を行い、レジスト除去後に熱処理をすることで、図４（ｄ）のように左側と右側の両方のｐ型ベース層４に、ｐ型カウンター層７が形成される。つまり、図４（ａ）の段階では、左側のｐ型ベース層４にはｐ型コンタクト層６のボロンは導入されなかったが、本工程においてボロンが導入され、ｐ型ベース層４よりも高濃度のｐ型カウンター層７が、図４における左側のｐ型ベース層４においても形成できる。
このように新たにｐ型カウンター層７を導入することで、ｐ型コンタクト層６が本来形成されるべき箇所に形成されなかった場合が生じた箇所で、どのようにラッチアップが防止できるか、について、前述の図６を用いて説明する。本パターン不良（２）にｐ型カウンター層７を導入した場合は、図６（ｂ）に相当する。
図３１の（ｂ）にて述べたように、従来の半導体装置の場合、ｐ型コンタクト層６が欠落した場合は、ホールの流れ１７の経路上のアクセプタの濃度はｐ型ベース層４の分しか形成されていないので、抵抗成分１６は極めて大きくなる。一方、本発明の実施の形態１の場合では、図４（ｃ）、図４（ｄ）のように、ｐ型コンタクト層６が欠落した箇所（左側のｐ型ベース層４の表面）においてもボロンがイオン注入により導入されて、ｐ型カウンター層７が形成される。そのため、図６（ｂ）のように、ホールの流れ１７の経路上の抵抗成分１６は小さくなり、ラッチアップを防止することができるようになる。
ここで、ｐ型カウンター層７の導入にあたり、上記のｐ型カウンター層７が、ｐ型コンタクト層６と同等かそれ以上の濃度とラッチアップ防止効果を達成するために必要な条件について、説明する。
まず、ｐ型コンタクト層６は、ホール電流が流れるときの単位面積あたりのシート抵抗が十分小さい必要がある。オン状態やターンオフ時には、ｎ型ソース層５の直下には、ホール電流が例えば１０００Ａ／ｃｍ2程度流れることがある。このとき、例えばｎ型ソース層５の長さ(紙面上の水平方向の長さ）が１μｍで幅（紙面の垂直方向の長さ）を３００μｍとし、ＭＯＳゲートが動作する領域の面積が０．０１ｃｍ2とする。
ｎ型ソース層５の直下を２次元的に伝導するホール電流の電圧降下が０．７Ｖ以下でなければならないとすると、この伝導領域のシート抵抗は、少なくとも０．７（Ｖ）／（０．５Ｅ−４（ｃｍ）／３００Ｅ−４（ｃｍ））×１０００（Ａ／ｃｍ2）×０．０１（ｃｍ2）＝４２（Ω／□）よりも低抵抗でなくてはならない。このシート抵抗を単位面積あたりのアクセプタ濃度に換算すると、４．５９６Ｅ１５／４２≒１．１Ｅ１４／ｃｍ2以上でなければならない。つまり、ｐ型カウンター層の単位面積あたりの濃度（総量）は、少なくともこの値（１．１Ｅ１４／ｃｍ2）以上でなければならない。
通常、ｐ型コンタクト層６の単位面積あたりの総量は、この算出値よりも高くなるようにマージンを設定するので、例えばこの値の約１０倍に相当する１．０Ｅ１５／ｃｍ2以上とする。ｐ型カウンター層７の導入は、このｐ型コンタクト層６の欠落（パターン不良（２））に対する対策でもあるから、その総量は少なくともｐ型コンタクト層６の総量の１０％（１／１０）、つまり前述の１．１Ｅ１４／ｃｍ2よりも大きくする必要がある。さらに好ましくは、ｐ型カウンター層７の総量は１．０Ｅ１５／ｃｍ2以上、つまりｐ型コンタクト層６の総量よりも大きくするとよい。
以上の条件におけるネットドーピング濃度の模式図を、図７に示す。図７は、本発明の実施の形態にかかる半導体装置のネットドーピング濃度を示す濃度分布図である。図７においては、図１の中に記載した切断線Ａ１−Ａ２にて断面を切ったときの、ネットドーピング濃度分布を示している。図７において、縦軸のネットドーピング濃度は、対数目盛である。
例えば、ｐ型カウンター層７の総量がｐ型コンタクト層６の総量の０．１（１０％）程度の場合は、図７（ａ）に示すように、ｐ型カウンター層７は、ｐ型コンタクト層よりも浅く、また最大濃度も低くなる。したがって、深さ方向においては、ｐ型カウンター層７の全体がｐ型コンタクト層６に含まれる。
ｐ型カウンター層７の濃度は、少なくともこの濃度分布以上の濃度を持つことが好ましい。さらに好ましくは、ｐ型カウンター層７の総量はｐ型コンタクト層６の総量以上であるとよい。図示しないが、このときｐ型カウンター層７の濃度分布は、ｐ型コンタクト層６と概ね等しい濃度で、若干浅い分布形状となる。より好ましくは、ｐ型カウンター層７の総量をｐ型コンタクト層６の総量の２倍以上にするとよい。
これにより、例えば図７（ｂ）のように、ｐ型カウンター層７のネットドーピング濃度分布は、ｐ型コンタクト層６の濃度分布よりも、浅くて且つ高い濃度となる。なお、ｐ型カウンター層７の総量がｐ型コンタクト層６の総量よりも大きい場合は、深さも若干深くなってもよい。要は、ｐ型コンタクト層６の欠落箇所を補い、あるいは余計なｎ型ソース層５の濃度を相殺すれば、本発明の目的は達成できる。
また、このようなｐ型コンタクト層６との関係にともなうｐ型カウンター層７の総量を実際に実現するための製造方法は、次のようにすればよい。製造仕上がり時の各ｐ型層の総量は、ボロンのイオン注入におけるドーズ量とほぼ同じである。このため、図４（ｃ）におけるｐ型カウンター層７の形成用のボロンイオン注入１８のドーズ量を、図４（ａ）におけるｐ型コンタクト層６の形成時のボロンイオン注入１８のドーズ量に対して、０．１倍よりも大きくすればよい。
好ましくは、図４（ｃ）におけるｐ型カウンター層７の形成用のボロンイオン注入（図４（ｃ）における矢印１８を参照）のドーズ量を、ｐ型コンタクト層６の形成時のボロンイオン注入（図４（ａ）における矢印１８を参照）のドーズ量よりも大きくすればよい。さらに好ましくは、図４（ｃ）におけるｐ型カウンター層７の形成用のボロンイオン注入（図４（ｃ）における矢印１８を参照）のドーズ量を、ｐ型コンタクト層６の形成時のボロンイオン注入（図４（ａ）における矢印１８を参照）のドーズ量の２倍よりも大きくすればよい。
以上のようにすると、上記のようにｐ型コンタクト層６が欠落した箇所が発生しても、その箇所のアクセプタの濃度を十分確保でき、ｎ型ソース層５の直下部分の抵抗が減るので、ラッチアップを防止する効果を奏する。
（パターン不良（３）に対する効果）
次に、上述のパターン不良（３）、つまりパターン不良（１）と（２）が、局所的に同時に生じる場合について、図５を用いて説明する。図５は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。このパターン不良（３）は、上記のパターン不良（１）、（２）と比べると、発生頻度は極めて低くなるものの、十分起こりうる不良である。図５（ａ）から図５（ｄ）は、実施の形態１の製造方法において、このパターン不良（３）が生じたときの工程推移を示した断面図である。
図５（ａ）に示すように、ｐ型ベース層４を形成した後に、ｐ型コンタクト層６を形成するために、レジスト８を塗布し、パターニングを行う。このとき、図５（ａ）の左側のｐ型ベース層４についてはレジスト８が露光されず、除去されなかったとする。この露光がされない原因は、前述の通りである。
続いて、図５（ｂ）に示すように、レジスト８をマスクとして、砒素イオン注入１９を行う。このとき、図５（ｂ）の左側のｐ型ベース層４についてはレジスト８が露光されてしまい、残るべきところにレジスト８が残らなかったとする。このような余計な露光がされる原因は、前述の通りである。すると、左側のｐ型ベース層４には、ポリシリコン電極１１の開口部全体に、砒素イオンが導入される。熱処理の後には、図５（ｃ）に示すように、表層全体にｎ型ソース層が形成されてしまう。また、この段階では、図５（ｃ）の左側のｐ型ベース層４には、同層よりも高濃度のｐ型層は、形成されていない。
ここで、前述のようにレジスト８を塗布・パターニングし、それをマスクとしてボロンイオン注入（図５（ｃ）における矢印１８を参照）を行い、熱処理をすることで、左側と右側の両方のｐ型ベース層４に、ｐ型カウンター層７が形成される。つまり、図５（ａ）の段階では、左側のｐ型ベース層４にはｐ型コンタクト層６のボロンは導入されなかったが、本工程においてボロンが導入され、ｐ型ベース層４よりも高濃度のｐ型カウンター層７が形成される。
このように、新たにｐ型カウンター層７を導入することで、パターン不良（３）の防止が可能となる。なお、ｐ型カウンター層７がどのようにホールの流れ１７の経路上の抵抗成分１６を低減するか、については、前述のパターン不良（２）の場合と同じなので、説明を省略する。このようにｐ型カウンター層７の形成の結果、パターン不良（３）においても、ラッチアップの発生を抑制することができる。
さらに、本発明の実施の形態１における好ましい条件として、ｐ型カウンター層７の総量をｎ型ソース層５の総量よりも大きくするとよい。前述のパターン不良（３）の場合にて、ｐ型カウンター層がｎ型ソース層５に対して濃度を補償して相殺するには、ｐ型ベース層４の最表層にて、ｐ型カウンター層がｎ型ソース層５よりも高い濃度を維持しなければならない。また、同領域では最表層だけでなく、深さ方向においても、ｎ型ソース層５を相殺しなければならない。
したがって、そのためには、ｐ型カウンター層７の総量をｎ型ソース層５の総量よりも大きくするとよい。その場合、ｐ型ベース層４の表面で、ｐ型カウンター層７を形成する領域は、ｎ型ソース層５を形成する領域の全てではなく一部と重なるようにするために、狭くするとよい。理由は、本来ｎ型ソース層５を形成する領域に、それよりも総量の大きいｐ型カウンター層７を形成すると、ｎ型ソース層５が消滅するためである。
また、ｎ型ソース層５が消滅しないための他の方法として、図８を用いて説明する。図８は、本発明の実施の形態にかかる半導体装置のネットドーピング濃度を示す濃度分布図である。図８においては、実施の形態１にかかる半導体装置であるＩＧＢＴについて、図１に記載した切断線Ｂ１−Ｂ２に沿って切断したときのネットドーピング濃度分布の模式図を示している。
図８に示したように、本来ｎ型ソース層５を形成する領域である切断線Ｂ１−Ｂ２の位置では、ｎ型ソース層５の表面はｐ型カウンター層７によって相殺されないようにすればよい。例えば、この領域のｐ型カウンター層７は、イオン注入領域ではなく、注入領域からわずかにはみ出る横方向拡散部分にするとよい。
あるいは、ｐ型カウンター層７を形成するためのボロンイオン注入１８の飛程Ｒｐについて、Ｒｐから標準偏差ΔＲｐを引いた深さが、ｎ型ソース層５の砒素の飛程Ｒｐよりも深くなるようにしてもよい。ｐ型カウンター層７とｎ型ソース層５のそれぞれのＲｐを以上のような関係とすることで、ｐ型カウンター層７のボロンによってｎ型ソース層５のネットドーピング濃度が相殺されるのを、抑制することができる。
また、図２５の構造と比べても、本発明のｐ型カウンター層は、ｎ型ソース層５に接し、且つその一部がｐ型コンタクト層と重なるように形成している。そのため、ｐ型コンタクト層６の欠落および余計なｎ型ソース層５の形成に対しても、その防止の効果を奏することができる。
また、図２７に記載の構造と比べてみても、ｐ型カウンター層７はｐ型ベース層４よりも浅く形成するので、ｎ型ソース層５の直下部分に、前述のように十分低いシート抵抗の領域を形成できる。また、前述のように、ｐ型高濃度層を深く拡散させる工程は、ＭＯＳゲートの寸法を低減し、ｐ型ベース層などの拡散層を浅くする、という微細化の目的に反するようになる。そのため、ｐ型ベース層６４の形成領域よりも極めて細い領域に、ボロンを注入しなくてはならず、ラッチアップ防止の効果がそれほど期待できない。
（実施の形態２）
次に、図９を用いて、本発明の実施の形態２について説明する。図９は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図９（ａ）においては本発明の半導体装置の実施の形態２を示すＩＧＢＴの断面図を示しており、図９（ｂ）においては図９（ａ）の内部に記載した切断線Ａ１−Ａ２およびＢ１−Ｂ２に沿ったネットドーピング濃度分布を示している。図９（ｂ）内の実線は切断線Ａ１−Ａ２に沿った濃度分布を示し、破線は同Ｂ１−Ｂ２に沿った濃度分布を示している。
実施の形態２の特徴は、ｐ型カウンター層７は、ｐ型コンタクト層６に対して紙面の水平方向における幅が概ね等しく、且つ浅く形成した点である。実施の形態２のＩＧＢＴを形成する方法の１つ目は、ｐ型コンタクト層６を形成するボロンイオン注入のレジストパターン用フォトマスクと、ｐ型カウンター層７のフォトマスクを同じとすることである。
実施の形態２のＩＧＢＴを形成する方法の２つ目は、ｐ型カウンター層７のボロンイオン注入の加速電圧を小さくすることである。あるいは、加速電圧は同じで、ｐ型コンタクト層６のボロンイオン注入とｐ型カウンター層７のボロンイオン注入の間に、熱処理（例えば１０００℃を３０分保持する）を入れてもよい。
ｐ型カウンター層７をｐ型コンタクト層６よりも意図的に浅く形成することで、上記のパターン不良（１）、（２）、（３）に対する防止効果がある。特にパターン不良（１）、（３）のようなｐ型ベース層表層に形成された余計なｎ型ソース層５を相殺する効果を強くできる。そのため、ｐ型コンタクト層６の欠落あるいは余計なｎ型ソース層５の形成を防止し、ラッチアップ発生を防ぐことができる。
（実施の形態３）
次に、図１０を用いて、本発明の実施の形態３について説明する。図１０は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図１０（ａ）においては本発明の実施の形態３にかかるＩＧＢＴの断面図を示しており、図１０（ｂ）においては図１０（ａ）の内部に記載した切断線Ａ１−Ａ２およびＢ１−Ｂ２に沿ったネットドーピング濃度分布を示している。図１０（ｂ）内の実線は切断線Ａ１−Ａ２に沿った濃度分布を示し、図１０（ｂ）内の破線は同Ｂ１−Ｂ２に沿った濃度分布を示している。
実施の形態３の特徴は、２つある。実施の形態３の特徴の１つ目は、ｐ型カウンター層７は、ｐ型コンタクト層６に対して紙面の水平方向における幅を狭くする一方で、且つ概ね等しい深さで形成した点である。実施の形態３の特徴の２つ目は、素子上面の平面分布において、ｐ型コンタクト層６とｐ型カウンター層７のイオン注入用レジストマスクのパターンの形状が、異なる点である。
実施の形態３のＩＧＢＴを形成する方法を、図１１にて説明する。図１１は、本発明の実施の形態にかかる半導体装置の製造方法を示す平面図である。図１１においては、実施の形態３のＩＧＢＴの製造工程の流れを示す平面図を示しており、活性領域の一部を拡大して示している。図１１に示したフロー図の（ａ）〜（ｄ）にて行っている処理は、既に説明した図２の（ａ）〜（ｄ）とほぼ同じ処理であるので、平面上の相違に焦点を絞って説明する。
まず図１１（ａ）の状態において、ゲート用のポリシリコン電極１１とｐ型ベース層４に対して、レジストマスクにてボロンをイオン注入し、図１１（ｂ）のようにｐ型コンタクト層６を形成する。このとき、レジストマスクの開口部は、ポリシリコン電極１１の長手方向の端部からは離間するようにする。
続いて、レジストマスクを用いて砒素をイオン注入し、図１１（ｃ）のようにｎ型ソース層５を形成する。このとき、前述の離間した部分には、砒素が導入される。ここで、隣り合うポリシリコン電極１１にそれぞれ接するｎ型ソース層５をつなぐように、ポリシリコン電極１１の短手方向（紙面の上下方向）にもｎ型ソース層５を形成している。このように梯子上にｎ型ソース層５をパターニングすることで、仕上がり後のエミッタ電極とｎ型ソース層５が確実に接する領域を増やして、コンタクト抵抗を低減する効果がある。
続いて、新たにレジストマスクを用いてボロンをイオン注入し、図１１（ｄ）に示すように、ｐ型カウンター層７を形成する。このとき、上記の梯子状のｎ型ソース層５がｐ型カウンター層７で補償により消滅しないように、ｐ型カウンター層７用のレジストマスクも梯子状にして、ボロンがｎ型ソース層５の梯子部分に入らないようにする。また、このときのレジストマスクの開口部は、ｎ型ソース層５の開口部よりも若干広くする。
このように、平面上において、ｐ型コンタクト層６とｐ型カウンター層７のイオン注入用レジストマスクのパターンの形状を変えて、ｎ型ソース層５がｐ型カウンター層７によって消えない箇所を設ける。その結果、高濃度のｎ型ソース層５を追加して形成することができ、例えばｎ型ソース層５と後に形成するエミッタ電極とのコンタクト抵抗を小さくすることができる。
（実施の形態４）
次に、図１２を用いて、本発明の実施の形態４について説明する。図１２は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図１２（ａ）においては本発明の実施の形態４にかかるＩＧＢＴの断面図を示しており、図１２（ｂ）においては図１２（ａ）の内部に記載した切断線Ａ１−Ａ２およびＢ１−Ｂ２に沿ったネットドーピング濃度分布を示している。図１２（ｂ）内の実線は切断線Ａ１−Ａ２に沿った濃度分布を示し、図１２（ｂ）内の破線は同Ｂ１−Ｂ２に沿った濃度分布である。
実施の形態４の特徴は、実施の形態３に対して、ｐ型コンタクト層６とｐ型カウンター層７の深さも異なることである。本実施の形態４では、ｐ型コンタクト層６を深めに形成している。このようにすると、以下に説明するように、ｐ型コンタクト層６に新たな機能を付加し、且つラッチアップ防止の効果を増強するという利点がある。
ゲートがオフのときに電源電圧がＩＧＢＴに印加された状態では、ｎ型ドリフト層１とｐ型ベース層４とのｐｎ接合から両層を空乏層が広がる。ｐ型ベース層４の空乏層は、ｎ型ソース層５には達しないようにしなければならない。この理由は、空乏層がｎ型ソース層５に達すると、ｎ型ソース層５から電子が空乏層内に流れ込み、ゲートによらずに電流が流れるようになるからである。空乏層がｎ型ソース層５に達しないようにするには、ｐ型ベース層４の濃度を大きくすることも考えられるが、同層の濃度分布はゲート閾値を決定することから、濃度をむやみに上げることはできない。
従来の方法として、ｐ型ベース層４よりも高濃度のｐ型コンタクト層６を、ゲート酸化膜１０の直下部分に形成される反転層チャネルには達しないように注意しながら、深めに形成する方法がある。このｐ型コンタクト層６が、ｐ型ベース層４に広がる空乏層を止めるようになる。
一方、従来のＩＧＢＴのようにｐ型カウンター層７がない場合には、ｐ型コンタクト層６がラッチアップ防止の高濃度層の機能を持たなければならない。それには、ｎ型ソース層５直下部分のｐ型コンタクト層６の濃度を、前述の濃度（あるいはシート抵抗）程度に確保しなければならない。
その結果として、ｎ型ソース層５の底部から１μｍよりも浅い深さにｐ型コンタクト層６を形成する必要があり、空乏層の端部（空乏層端）もｎ型ソース層５ギリギリのところで止まることになる。空乏層端とｎ型ソース層５との間の電荷中性領域（ここでは１μｍ未満）の距離は、ｎ型ソース層５から注入される電子の注入効率を決めるので、これよりもできるだけ長い距離を確保したい。
そこで、本発明のようにｐ型カウンター層７を導入し、ｐ型カウンター層７はｎ型ソース層５の底部から１μｍよりも浅い深さのアクセプタ濃度を高く、且つｎ型ソース層５に接するように形成する。一方、ｐ型コンタクト層６は、ｐ型カウンター層７よりも若干深い深さ（例えばチップ表面から１〜２μｍ）まで、横方向については反転層チャネルに掛からない程度まで広めに形成する。
このようにすることで、前述のパターン不良（１）〜（３）の他に、空乏層端とｎ型ソース層５との間の電荷中性領域（ここでは１μｍ未満）の距離の確保により、ラッチアップ防止の機能を増強させる効果も新たに奏することができる。
（実施の形態５）
次に、図１３を用いて、本発明の実施の形態５のＩＧＢＴの構造について説明する。図１３は、本発明の実施の形態にかかる半導体装置の要部断面図である。図１３においては、本発明の実施の形態５にかかるＩＧＢＴの断面図を示している。実施の形態５の特徴は、実施の形態１に対する相違点として、ｐ型カウンター層７を層間絶縁膜９のコンタクト開口部１４に自己整合となるように形成したことである。
以下、図１４を用いて、本発明の実施の形態５のＩＧＢＴの製造方法を説明する。図１４は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図１４においては、実施の形態５のＩＧＢＴの製造工程の流れを示す断面図を示しており、活性領域の一部を拡大して示している。なお、後述する理由のため、図１４は、図１１の（ｄ）に示したＣ１−Ｃ２に相当する部分（ｎ型ソース層５の梯子の部分）の切断線上の断面図とする。図１４に示したフロー図の（ａ）〜（ｄ）にて行っている処理は、既に説明した図２の（ａ）〜（ｄ）と類似しているが、主な相違点は、ｐ型カウンター層７用のボロンイオン注入（図１４（ｄ）における矢印１８を参照）を、レジストマスクではなくパターニングされた層間絶縁膜としていることである。
まず図１４（ａ）の状態において、ゲート用のポリシリコン電極１１とｐ型ベース層４に対して、レジスト８をマスクにしてボロンイオン注入（図１４（ａ）における矢印１８を参照）を行い、ｐ型コンタクト層６を形成する。このボロンイオン注入の後のレジスト除去の後に、熱処理を行っても構わない。
続いて、図１４（ｂ）のように、レジスト８とポリシリコン電極１１をマスクに、砒素イオン注入１９を行う。続いて、図１４（ｃ）に示すように、再度レジスト８のマスクを形成し、砒素イオン注入１９を行う。このとき、砒素をイオン注入する領域は、実施の形態３において説明した図１１（ｄ）の、ｎ型ソース層５の梯子部分のみとする。この工程は、本実施の形態５において重要な点であるが、その理由は、他の工程が終わった段階で説明する。そしてレジスト８を除去し、熱処理を行って、ｎ型ソース層５が形成される。
次に、図１４（ｄ）に示すように、ＰＳＧやＢＰＳＧなどの酸化膜をＬＰ−ＣＶＤ法により層間絶縁膜９を形成し、フォトリソグラフ法によりドライエッチング等で層間絶縁膜９にコンタクト開口部１４を形成する。この開口部が、後に形成するエミッタ電極（不図示）とｎ型ソース層５およびｐ型カウンター層７との接続領域となる。
続いて、図１４（ｄ）に示すように、新たにフォトリソグラフ法を行うことなく、既に形成された層間絶縁膜９をマスクとして、ボロンイオン注入（図１４（ｄ）における矢印１８を参照）を行う。これにより、層間絶縁膜９のコンタクト開口部１４にのみ、ボロンイオンが注入される。続いて、熱処理（例えば９５０℃を１時間保持）を行って、図１４（ｅ）に示すように、層間絶縁膜９のコンタクト開口部１４に自己整合させたｐ型カウンター層７を形成する。
本実施の形態５の特徴は、層間絶縁膜９のコンタクト開口部１４に形成されているｎ型ソース層５が、ｐ型カウンター層７の補償によって全部消滅しないように、工夫している点である。本実施の形態５の場合、ｐ型カウンター層７のボロンイオン注入（図１４（ｄ）における矢印１８を参照）は層間絶縁膜９をマスクとする。そのため、上記のパターン不良（１）〜（３）を防ぐべくｐ型カウンター層７を形成すると、場合によってはｐ型層による濃度補償が生じ、層間絶縁膜９のコンタクト開口部１４に形成されているｎ型ソース層５は消滅し、ｎ型ソース層５とエミッタ電極とのコンタクト（電気的な接続）ができなくなる。
そこで、前述のｎ型ソース層５の梯子の部分で、エミッタ電極とｎ型ソース層５をコンタクトさせる。ｐ型カウンター層７用のボロンイオン注入（図１４（ｄ）における矢印１８を参照）を行っても相殺しないように、上記の梯子の部分のｎ型ソース層５のみ、ドナーの濃度（総量）をｐ型カウンター層７とｐ型コンタクト層６の総量の合計よりも大きくなるようにする。それには、前述のように、梯子の部分にのみ、砒素をイオン注入すればよい。
上記のように、新たな砒素イオン注入用のフォトリソグラフ工程が追加されるものの、本実施の形態５では、ｐ型カウンター層７が層間絶縁膜９のコンタクト開口部１４に自己整合するように形成できる。その結果、同開口部において、ｐ型カウンター層７が確実にエミッタ電極にコンタクトするだけでなく、同開口部に露出したｎ型ソース層５は、梯子部分以外は消滅し、反転層チャネルに通じるｎ型ソース層５は層間絶縁膜の下部にのみ形成されるようになる。そのため、ｎ型ソース層５の幅（ポリシリコン電極の短手方向における幅）がさらに短くでき、且つその周辺の抵抗成分も低減できるので、より一層、ラッチアップ抑制効果を増強することが可能となる。
（実施の形態６）
次に、図１５を用いて、本発明の実施の形態６のＩＧＢＴの構造について説明する。図１５は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図１５（ａ）においては本発明の実施の形態６にかかるＩＧＢＴの断面図を示しており、図１５（ｂ）においては図１５（ａ）の内部に記載した切断線Ａ１−Ａ２およびＢ１−Ｂ２に沿ったネットドーピング濃度分布を示している。図１５（ｂ）内の実線は切断線Ａ１−Ａ２に沿った濃度分布を示し、図１５（ｂ）内の破線は同Ｂ１−Ｂ２に沿った濃度分布である。
実施の形態６の特徴は、実施の形態１との相違点として、複数個のｐ型カウンター層を形成したことであり、例えば図１５の場合は３個のｐ型カウンター層７ａ、７ｂ、７ｃとしたことである。実施の形態４では、ｐ型コンタクト層６の形成深さを深めとしたが、本実施の形態６では、上述のパターン不良（１）〜（３）を防止してラッチアップ発生を防ぐために、ｐ型カウンター層７を複数個形成する。
複数のｐ型カウンター層７ａ、７ｂ、７ｃの個々の総量は、同じでもよいし、異なっていても構わない。これらの層の形成深さ（イオン注入のＲｐ）についても、同様である。また、個々のｐ型カウンター層７ａ、７ｂ、７ｃの総量（ドーズ量）の合計値や、深さ（Ｒｐ）は、前述の実施の形態１にて示した条件を満たせばよい。このように複数個のｐ型カウンター層を形成することで、パターン不良によるラッチアップの発生は、十分抑えることができる。
（実施の形態７）
次に、図１６を用いて、本発明の実施の形態７のＩＧＢＴの構造について説明する。図１６は、本発明の実施の形態にかかる半導体装置の要部断面図である。図１６においては、本発明の実施の形態７にかかるＩＧＢＴの断面図を示している。
実施の形態７の特徴は、実施の形態１に対する相違点として、ＭＯＳゲート構造をプレーナーゲート型からトレンチゲート型としたことである。ｎ型ドリフト層１からなる半導体基板の表面に、ｎ型ドリフト層１よりも高濃度のｐ型ベース層４が形成されている。ｐ型ベース層４の表面には、ｐ型ベース層４よりも高濃度のｎ型ソース層５が選択的に形成されている。さらにｐ型ベース層４には、選択的に形成されたｎ型ソース層５と接するように、ｐ型コンタクト層６が形成されている。
一方、半導体基板の表面には、規則的に溝（トレンチ）が形成され、そのトレンチの内壁にはゲート酸化膜１０が形成されている。そして、このゲート酸化膜１０を介して、ｎ型ソース層５、ｐ型ベース層４、ｎ型ドリフト層１の各層の表面に対峙するようにポリシリコン電極１１が埋め込まれている。このポリシリコン電極１１は、図示しないチップ上にて集約され、ゲート電極と接続している。
以上のようなトレンチゲート型のＭＯＳゲート構造を形成する。そして、ｐ型ベース層４よりも高濃度のｐ型カウンター層７が、ｎ型ソース層５と接し、また大部分がｐ型コンタクト層６と重なり、ゲート電極に対峙する側のｎ型ソース層５の端部を越えない範囲でｐ型ベース層４内部に含まれるように、形成されている。このｐ型ベース層４は、エミッタ電極１２と接続している。
さらにポリシリコン電極１１の上部を覆うように層間絶縁膜９が形成され、ｐ型ベース層４の上面部ではｎ型ソース層５、ｐ型カウンター層７が露出するように、層間絶縁膜９が開口されている。チップの表面にはアルミニウムなどからなる前述のエミッタ電極１２が形成され、前記の層間絶縁膜９の開口部にて、ｎ型ソース層５およびｐ型カウンター層７と電気的に接続されている。
一方、半導体基板の下面には、ｎ型ドリフト層１と接するようにｎ型フィールドストップ層２が形成され、さらにｎ型フィールドストップ層２と接するようにｐ型コレクタ層３が形成され、半導体基板下面の表層に形成されるコレクタ電極１３と接続している。
以下に、図１７を用いて、本発明の実施の形態５のＩＧＢＴの製造方法を説明する。図１７は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図１７においては、本発明の実施の形態７のＩＧＢＴの製造工程の流れを示す断面図を示しており、活性領域の一部を拡大して示している。図１７のフロー図の（ａ）〜（ｄ）にて行っている処理は、既に説明した図２の（ａ）〜（ｄ）と類似しているので、重複する部分の説明は一部省略する。
まず、図１７（ａ）の状態において、ゲート用のポリシリコン電極１１とｐ型ベース層４に対して、レジスト８をマスクにしてボロンイオン注入（図１７（ａ）における矢印１８を参照）を行い、ｐ型コンタクト層６を形成する。このとき、ｐ型コンタクト層６はトレンチからは離間するように配置する。このボロンイオン注入（図１７（ａ）における矢印１８を参照）の後のレジスト除去の後に、熱処理を行っても構わない。
続いて、図１７（ｂ）のように、レジスト８とポリシリコン電極１１をマスクに、砒素イオン注入１９を行う。そしてレジスト８を除去し、熱処理を行って、ｎ型ソース層５が形成される。続いて、図１７（ｃ）に示すように、新たにレジスト８のマスクを形成してボロンイオン注入（図１７（ｃ）における矢印１８を参照）を行い、ｐ型カウンター層７を形成する。その後、図１７（ｄ）に示すように、層間絶縁膜９を堆積してフォトリソグラフ法により選択的にエッチングを行って、ｎ型ソース層５およびｐ型カウンター層７を形成したｐ型ベース層４の表面を開口する。
本実施の形態７のように、トレンチゲート型ＩＧＢＴのように表面パターンが微細になってくると、その寸法がパーティクルやごみといった不純物よりも相対的に小さくなり、これらが与えるパターンへの影響が大きくなってくる。つまり、ＩＧＢＴチップの特性において、このような不純物に対する尤度が減少する。そのため、上述のパターン不良（１）〜（３）の発生頻度も、格段に大きくなってくる。課題にて説明したように、大電流容量のＩＧＢＴモジュールにおいては、ＩＧＢＴをウェハーからチップ化した後、さらに複数のＩＧＢＴチップ（マルチチップ）を並列接続して形成する。そのため、上記のパターン不良によるラッチアップとそれによるスイッチング不良の発生率は、用いたＩＧＢＴチップの数だけ倍増する。
そこで、トレンチゲート型のＩＧＢＴにも本発明のｐ型カウンター層を適用すると、１チップあたりの上記のパターン不良発生確率は格段に減少し、少なくとも不良率は数分の一まで小さくできる。その結果、上記のようなマルチチップの大電流容量のＩＧＢＴモジュールにおけるスイッチング不良率も、同様に減少する。つまり、チップ表面のＭＯＳゲート構造を微細化するほどに、ｐ型カウンター層７の効果は大きくなる。
（実施の形態８）
次に、図１８を用いて、本発明の実施の形態８のＩＧＢＴの構造について説明する。図１８は、本発明の実施の形態にかかる半導体装置の要部断面図である。図１８においては、本発明の実施の形態８にかかるＩＧＢＴの断面図を示している。
実施の形態８の特徴は、実施の形態７に対する相違点として、ｐ型コンタクト層６と異なるレジストマスクを用いて、同層よりもｐ型カウンター層７を狭く形成したことである。この実施の形態８は、プレーナーゲート型のＩＧＢＴの実施の形態３について、トレンチゲート型に適用した場合に相当する。
次に、図１９を用いて、本発明の実施の形態８のＩＧＢＴを形成する方法について説明する。図１９は、本発明の実施の形態にかかる半導体装置の製造方法を示す平面図である。図１９においては、実施の形態３のＩＧＢＴの製造工程の流れを示す平面図を示しており、活性領域の一部を拡大して示している。図１９のフロー図の（ａ）〜（ｄ）にて行っている処理は、既に説明した図１１の（ａ）〜（ｄ）とほぼ同じ処理である。
まず、図１９（ａ）の状態において、レジストマスクにてボロンをイオン注入し、図１９（ｂ）のようにｐ型コンタクト層６を形成する。このとき、レジストマスクの開口部は、ポリシリコン電極１１とゲート酸化膜１０を含むトレンチの長手方向の端部からは、離間するようにする。続いて、レジストマスクを用いて砒素をイオン注入し、図１９（ｃ）のようにｎ型ソース層５を形成する。このとき、前述の離間した部分には、砒素が導入される。
ここで、隣り合うポリシリコン電極１１にそれぞれ接するｎ型ソース層５をつなぐように、ポリシリコン電極１１の短手方向（紙面の上下方向）にもｎ型ソース層５を形成している。このように梯子上にｎ型ソース層５をパターニングすることで、仕上がり後のエミッタ電極とｎ型ソース層５が確実に接する領域を増やして、コンタクト抵抗を低減する効果がある。
続いて、新たにレジストマスクを用いてボロンをイオン注入し、図１９（ｄ）に示すように、ｐ型カウンター層７を形成する。このとき、上記の梯子状のｎ型ソース層５がｐ型カウンター層７で補償により消滅しないように、ｐ型カウンター層７用のレジストマスクも梯子状にして、ボロンがｎ型ソース層５の梯子部分に入らないようにする。また、このときのレジストマスクの開口部は、ｎ型ソース層５の開口部よりも若干広くする。
このように、平面上において、ｐ型コンタクト層６とｐ型カウンター層７のイオン注入用レジストマスクのパターンの形状を変えて、ｎ型ソース層５がｐ型カウンター層７によって消えない箇所を設ける。その結果、高濃度のｎ型ソース層５を追加して形成することができ、例えばｎ型ソース層５と後に形成するエミッタ電極とのコンタクト抵抗を小さくすることができる。
（実施の形態９）
次に、図２０を用いて、本発明の実施の形態９のＩＧＢＴの構造について説明する。図２０は、本発明の実施の形態にかかる半導体装置の要部断面図である。図２０においては、本発明の実施の形態９にかかるＩＧＢＴの断面図を示している。図２０に示すように、本発明の実施の形態９の特徴は、実施の形態８に対する相違点として、ｐ型カウンター層７を層間絶縁膜９のコンタクト開口部１４に自己整合となるように形成したことである。
次に、図２１および図２２を用いて、本発明の実施の形態５のＩＧＢＴの製造方法を説明する。図２１および図２２は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図２１および図２２においては、実施の形態９のＩＧＢＴの製造工程の流れを示す断面図を示しており、活性領域の一部を拡大した図を示している。なお、図２１および図２２は、図１９の（ｄ）に示したＣ１−Ｃ２に相当する切断線上の断面図を示している。図２１のフロー図の（ａ）〜（ｃ）および図２２のフロー図の（ａ）〜（ｂ）において行っている処理は、既に説明した図１７の（ａ）〜（ｄ）と類似しているが、主な相違点は、ｐ型カウンター層７用のボロンイオン注入のマスクを、レジストマスクではなくパターニングされた層間絶縁膜９としていることである。
まず図２１（ａ）の状態において、レジスト８をマスクにしてボロンイオン注入（図２１（ａ）における矢印１８を参照）を行い、図２１（ｂ）のようにｐ型コンタクト層６を形成する。このボロンイオン注入（図２１（ａ）における符号１８を参照）のレジスト８を除去した後に、熱処理を行っても構わない。
続いて、図２１（ｂ）に示すように、レジスト８をマスクに、砒素イオン注入（図２１（ｂ）における矢印１９を参照）を行う。そして、図２１（ｃ）のように、再度レジスト８のマスクを形成し、砒素イオン注入（図２１（ｃ）における矢印１９を参照）を行う。このとき、砒素をイオン注入する領域は、実施の形態８において説明した図１９（ｄ）の、ｎ型ソース層５の梯子部分（例えばラインＣ１−Ｃ２）のみとする。そして、レジスト８を除去し、熱処理を行って、ｎ型ソース層５が形成される。
次に、図２２（ａ）に示すように、ＰＳＧやＢＰＳＧなどの堆積酸化膜をＬＰ−ＣＶＤ法により層間絶縁膜９を形成し、フォトリソグラフ法によりドライエッチング等で層間絶縁膜９にコンタクト開口部１４を形成する。このコンタクト開口部１４が、後に形成するエミッタ電極（不図示）とｎ型ソース層５およびｐ型カウンター層７との接続領域となる。
続いて、図２２（ａ）に示すように、新たにフォトリソグラフ法を行うことなく、既に形成された層間絶縁膜９をマスクとして、ボロンイオン注入（図２２（ａ）における矢印１８を参照）を行う。すると、層間絶縁膜９のコンタクト開口部１４にのみ、ボロンイオンが注入される。続いて、熱処理（例えば９５０℃を１時間保持）を行って、図２２（ｂ）に示すように、層間絶縁膜９のコンタクト開口部１４に自己整合されたｐ型カウンター層７が形成される。
本実施の形態９の特徴は、トレンチゲート構造のようなデザインの微細化に対して、有利な点である。ｐ型カウンター層は、上述のように、確実にｎ型ソース層５と接しつつ同層よりも深く、さらに少なくともその一部がｐ型コンタクト層６と重なるように、形成しなければならない。これに対して、トレンチゲート構造によりデザインが微細になると、各層の間のアライメント誤差の許容範囲は狭くなる。そのため、ｐ型カウンター層７と層間絶縁膜９のエミッタ電極とのコンタクト開口部１４がずれると、ホール電流はエミッタ電極に流れにくくなり、抵抗成分が増加して電圧降下が大きくなってラッチアップの発生につながる。
そこで、ｐ型カウンター層７を層間絶縁膜９のコンタクト開口部１４に対して自己整合させることで、デザインの微細化の下でもｐ型カウンター層７を確実にエミッタ電極とコンタクトすることができる。その結果、より一層、ラッチアップ抑制効果を増強することが可能となる。
（実施の形態１０）
次に、図２３を用いて、本発明の実施の形態１０のＭＯＳＦＥＴの構造について説明する。図２３は、本発明の実施の形態にかかる半導体装置の要部断面図である。図２３においては、本発明の実施の形態１０にかかるＭＯＳＦＥＴを示した断面図を示している。
実施の形態１との相違点は、裏面にｐ型層がなく、ｎ型ドレイン層２１が電極（ドレイン電極２３）と接していることである。つまり、多数キャリアである電子のみが、電流に寄与する。多数キャリアが電流を担うＭＯＳＦＥＴにおいても、ｎ型ソース層５とｐ型ベース層４、ｎ型ドリフト層１およびｎ型ドレイン層２１からなる寄生バイポーラトランジスタが存在する。高電圧のターンオフでは、ｐ型ベース層４の内部のほとんどに空乏層が広がるため、この寄生バイポーラトランジスタが動作しやすくなる。
これに対して、高濃度のｐ型カウンター層７を導入することで、ｐ型カウンター層７における電子の拡散長が短くなる。その結果、ＩＧＢＴと同様にｎ型ソース層５からのｐ型カウンター層７への電子の注入効率が低減できる。そのため、パターン不良によるラッチアップの発生は、十分抑えることができる。なお、図２３の構造に限らず、前述のあらゆる実施の形態のＭＯＳゲート構造が、ＭＯＳＦＥＴに適用可能である。
（実施の形態１１）
次に、図２４を用いて、本発明の実施の形態１１のＭＯＳゲート構造について説明する。図２４は、本発明の実施の形態にかかる半導体装置と従来の半導体装置の動作を説明した断面図である。図２４においては、本発明の実施の形態１１にかかるＭＯＳゲート構造および従来の構造を示した断面図を示している。図２４（ａ）においては本発明の実施の形態１１のＭＯＳゲート構造の断面図を示しており、図２４（ｂ）においてはさらに任意の１つのｐ型ベース層４の断面を拡大した断面図を示しており、図２４（ｃ）においてはさらにｎ型ソース層５とｐ型カウンター層７のｐｎ接合近傍を拡大した断面図を示しており、図２４（ｄ）においては従来の半導体装置のＭＯＳゲート構造の断面図を示している。
本発明の実施の形態１１のようにｐ型カウンター層７を設けると、特に図２４（ｃ）に示す断面図のように、ｐ型カウンター層７とｎ型ソース層５のｐｎ接合の断面形状が、ｎ型ソース層５の内部に向って凸状となる。このようにｐｎ接合がｎ型ソース層５の内部に向って凸状となる理由は、ｐ型カウンター層７とｐ型コンタクト層６の単位面積あたりの濃度（総量）の合計値を、ｎ型ソース層５の総量よりも大きい程度に高くするためである。
つまり、ｐ型カウンター層７の導入領域のアクセプタ濃度が、ｎ型ソース層５の低濃度の部分を相殺するからである。図２４（ｂ）および図２４（ｃ）に示すように、ターンオフ時やオン状態にてｐ型ベース層４に流入したホールはｐ型コンタクト層６に入り、ホールの流れ１７に示すようにｐ型カウンター層７を通ってエミッタ電極（不図示）に流れ出る。
このとき、ｐ型カウンター層７の形成領域がｎ型ソース層５を打ち消す程度に高濃度であるため、ｐ型カウンター層におけるホールの流れ１７の経路上の抵抗成分１６のうち、特にこのｐｎ接合に沿う箇所の抵抗成分が小さくなる。したがって、ホールは最も抵抗の低い箇所を通るので、最短の経路でエミッタ電極に流れ出る。一方従来のＭＯＳゲートの場合、ｐ型コンタクト層６のみであり、その濃度は本発明よりも低濃度となる。
そのため、ｎ型ソース層５はよく知られているように、図２４（ｄ）に示すようにｐ型コンタクト層６の内部に向って凸状の形状となる。したがって、ｐ型コンタクト層６のホールの流れ１７は両側のｎ型ソース層５によって狭められ、その分、抵抗成分１６の大きさが増加する。
以上から、ｐ型カウンター層７を導入した本発明では、ホールの流れ１７による電圧降下は、ｎ型ソース層５とｐ型カウンター層７によるｐｎ接合の内蔵電位よりも十分小さくなり、ラッチアップの発生を抑えることができる。そして、前述のようにパターン不良（１）〜（３）の防止が可能となる。
以上のように、この発明にかかる半導体装置およびその製造方法は、プロセス欠陥に起因するスイッチング破壊が低減された半導体装置およびその製造方法に有用であり、特に、絶縁ゲート型半導体装置などの半導体装置およびその製造方法に適している。
１，６１ ｎ型ドリフト層
２ ｎ型フィールドストップ層
３ ｐ型コレクタ層
４，６４ ｐ型ベース層
５，６５ ｎ型ソース層
６，６６ ｐ型コンタクト層
７，７ａ，７ｂ，７ｃ ｐ型カウンター層
８ レジスト
９ 層間絶縁膜
１０ ゲート酸化膜
１１ ポリシリコン電極
１２，７２ エミッタ電極
１３ コレクタ電極
１４ コンタクト開口部
１６ 抵抗成分
１７ ホールの流れ
１８ ボロンイオン注入
１９ 砒素イオン注入
２１ ｎ型ドレイン層
２３ ドレイン電極
２４ ソース電極
２６ ｐウェル層
２８ ｐ型高濃度層

Claims (15)

  1. 第１導電型の半導体基体からなるドリフト層と、
    前記半導体基体の第一の主面の表面に選択的に形成された第２導電型のベース層と、
    前記ベース層の表面に選択的に形成された第１導電型のソース層と、
    前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第２導電型のコンタクト層と、
    絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、
    前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、
    前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、
    前記ソース層に接するとともに前記コンタクト層に重なっており、且つ前記ベース層の前記第一の主面側にて前記ベース層よりも浅くて高濃度に形成された第２導電型のカウンター層を有する半導体装置であって、
    前記コンタクト層は、前記コンタクト層が前記ベース層よりも浅くなるような飛程にて、第２導電型を示すドーパントを前記半導体基体の第一の主面にイオン注入する第一の工程により形成され、
    前記ソース層は、前記第一の工程よりも後に、前記ソース層が前記コンタクト層よりも浅くなるような飛程にて、第１導電型を示すドーパントを前記第一の主面にイオン注入する第二の工程により形成され、
    前記カウンター層は、前記第二の工程よりも後に、前記ソース層よりも深く且つ前記ベース層よりも浅くなるような飛程であり、且つ前記第一の工程のイオン注入のドーズ量の１０％以上のドーズ量にて、第２導電型を示すドーパントを前記第一の主面にイオン注入する第三の工程により形成され、
    前記カウンター層は前記ソース層よりも深いことを特徴とする半導体装置。
  2. 第１導電型の半導体基体からなるドリフト層と、
    前記半導体基体の第一の主面の表面に選択的に形成された第２導電型のベース層と、
    前記ベース層の表面に選択的に形成された第１導電型のソース層と、
    前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第２導電型のコンタクト層と、
    絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、
    前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、
    前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、を有する半導体装置において、
    前記ソース層に接するとともに前記コンタクト層に内包されており、且つ前記ベース層の前記第一の主面側にて前記ベース層よりも浅くて高濃度に形成された第２導電型のカウンター層を有し、該カウンター層の単位面積あたりのドーピング総量が、前記コンタクト層の単位面積あたりのドーピング総量の１０％よりも大きく、該カウンター層の不純物濃度は、前記コンタクト層の不純物濃度よりも高く、
    前記カウンター層は前記ソース層よりも深いことを特徴とする半導体装置。
  3. 前記カウンター層の単位面積あたりのドーピング総量が、前記コンタクト層の単位面積あたりのドーピング総量よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記カウンター層と前記コンタクト層の単位面積あたりのドーピング総量の合計値が、前記ソース層の単位面積あたりのドーピング総量よりも大きいことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記カウンター層の単位面積あたりのドーピング総量が、前記ソース層の単位面積あたりのドーピング総量よりも大きいことを特徴とする請求項４に記載の半導体装置。
  6. 前記カウンター層が前記層間絶縁膜の開口部の位置に対して自己整合となるように形成されていることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記カウンター層が複数設けられていることを特徴とする請求項１または２に記載の半導体装置。
  8. 前記半導体装置がＩＧＢＴであることを特徴とする請求項１または２に記載の半導体装置。
  9. 前記半導体装置がトレンチゲート型ＩＧＢＴであることを特徴とする請求項１または２に記載の半導体装置。
  10. 前記カウンター層と前記ソース層のｐｎ接合の断面形状が、前記ソース層の内部に向って凸状の部分を有することを特徴とする請求項１または２に記載の半導体装置。
  11. 第１導電型の半導体基体からなるドリフト層と、
    前記半導体基体の第一の主面の表面に選択的に形成された第２導電型のベース層と、
    前記ベース層の表面に選択的に形成された第１導電型のソース層と、
    前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第２導電型のコンタクト層と、
    絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、
    前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、
    前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、
    前記ソース層に接するとともに前記コンタクト層に重なっており、且つ前記ベース層よりも浅くて高濃度に形成された第２導電型のカウンター層を有する半導体装置の製造方法において、
    前記コンタクト層の形成のために、前記コンタクト層が前記ベース層よりも浅くなるような飛程にて、第２導電型を示すドーパントを前記半導体基体の第一の主面にイオン注入する第一の工程と、
    前記第一の工程よりも後に、前記ソース層の形成のために、前記ソース層が前記コンタクト層よりも浅くなるような飛程にて、第１導電型を示すドーパントを前記第一の主面にイオン注入する第二の工程と、
    前記第二の工程よりも後に、前記カウンター層の形成のために、前記ソース層よりも深く且つ前記ベース層よりも浅くなるような飛程であり、且つ前記第一の工程のイオン注入のドーズ量の１０％以上のドーズ量にて、第２導電型を示すドーパントを前記第一の主面にイオン注入する第三の工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 前記第三の工程のイオン注入のドーズ量が、前記第一の工程のイオン注入のドーズ量よりも大きいことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第一の工程におけるイオン注入のドーズ量と、前記第三の工程におけるイオン注入のドーズ量との合計は、前記第二の工程におけるイオン注入のドーズ量よりも大きいことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記第三の工程のイオン注入のドーズ量が、前記第二の工程のイオン注入のドーズ量よりも大きいことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第三の工程のイオン注入が、選択的に開口部が形成された前記層間絶縁膜をマスクとして行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385211B2 (en) 2012-03-30 2016-07-05 Fuji Electric Co., Ltd. Manufacturing method for semiconductor device
US9337827B2 (en) 2013-07-15 2016-05-10 Infineon Technologies Ag Electronic circuit with a reverse-conducting IGBT and gate driver circuit
US9209109B2 (en) * 2013-07-15 2015-12-08 Infineon Technologies Ag IGBT with emitter electrode electrically connected with an impurity zone
JP6231377B2 (ja) * 2013-12-25 2017-11-15 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6365165B2 (ja) 2014-09-18 2018-08-01 富士電機株式会社 半導体装置の製造方法
JP6614326B2 (ja) * 2016-02-15 2019-12-04 富士電機株式会社 半導体装置
DE112017000079T5 (de) 2016-03-10 2018-05-17 Fuji Electric Co., Ltd. Halbleitervorrichtung
CN107180855B (zh) 2016-03-11 2022-07-22 富士电机株式会社 半导体装置
CN108780809B (zh) * 2016-09-14 2021-08-31 富士电机株式会社 Rc-igbt及其制造方法
WO2018052098A1 (ja) * 2016-09-14 2018-03-22 富士電機株式会社 半導体装置およびその製造方法
WO2018056233A1 (ja) * 2016-09-20 2018-03-29 富士電機株式会社 半導体装置および半導体装置の製造方法
KR101870824B1 (ko) * 2016-11-21 2018-06-25 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
EP3382678B1 (en) * 2017-03-27 2019-07-31 Ecole Polytechnique Federale De Lausanne (Epfl) An electromagnetic actuator
JP6816615B2 (ja) * 2017-04-04 2021-01-20 株式会社デンソー 絶縁ゲートバイポーラトランジスタ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
JP2001308328A (ja) * 2000-04-24 2001-11-02 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置
JP2005536868A (ja) * 2001-11-20 2005-12-02 ゼネラル セミコンダクター，インク． 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法
JP2007173379A (ja) * 2005-12-20 2007-07-05 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2009170598A (ja) * 2008-01-15 2009-07-30 Yokogawa Electric Corp 半導体装置及びその製造方法
JP2009277839A (ja) * 2008-05-14 2009-11-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP2010050307A (ja) * 2008-08-22 2010-03-04 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5321281A (en) 1992-03-18 1994-06-14 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method of fabricating same
JP2949001B2 (ja) * 1992-03-18 1999-09-13 三菱電機株式会社 ゲート絶縁型半導体装置及びその製造方法
KR0175276B1 (ko) * 1996-01-26 1999-02-01 김광호 전력반도체장치 및 그의 제조방법
US5923065A (en) * 1996-06-12 1999-07-13 Megamos Corporation Power MOSFET device manufactured with simplified fabrication processes to achieve improved ruggedness and product cost savings
US6404025B1 (en) * 1997-10-02 2002-06-11 Magepower Semiconductor Corp. MOSFET power device manufactured with reduced number of masks by fabrication simplified processes
JP2001135817A (ja) 1999-11-09 2001-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP4581179B2 (ja) * 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
EP1531497A1 (en) 2003-11-17 2005-05-18 ABB Technology AG IGBT cathode design with improved safe operating area capability
EP2081231A2 (en) 2008-01-15 2009-07-22 Yokogawa Electric Corporation Semiconductor device with an extended base region
JP2009170629A (ja) * 2008-01-16 2009-07-30 Nec Electronics Corp 半導体装置の製造方法
JP2010056432A (ja) * 2008-08-29 2010-03-11 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031265A (en) * 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
JP2001308328A (ja) * 2000-04-24 2001-11-02 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置
JP2005536868A (ja) * 2001-11-20 2005-12-02 ゼネラル セミコンダクター，インク． 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法
JP2007173379A (ja) * 2005-12-20 2007-07-05 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2009170598A (ja) * 2008-01-15 2009-07-30 Yokogawa Electric Corp 半導体装置及びその製造方法
JP2009277839A (ja) * 2008-05-14 2009-11-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP2010050307A (ja) * 2008-08-22 2010-03-04 Renesas Technology Corp 半導体装置およびその製造方法

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