JP5638218B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5638218B2
JP5638218B2 JP2009238577A JP2009238577A JP5638218B2 JP 5638218 B2 JP5638218 B2 JP 5638218B2 JP 2009238577 A JP2009238577 A JP 2009238577A JP 2009238577 A JP2009238577 A JP 2009238577A JP 5638218 B2 JP5638218 B2 JP 5638218B2
Authority
JP
Japan
Prior art keywords
pattern
chip
region
area
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009238577A
Other languages
English (en)
Other versions
JP2011086771A (ja
Inventor
敦司 楢崎
敦司 楢崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2009238577A priority Critical patent/JP5638218B2/ja
Priority to US12/848,411 priority patent/US8618604B2/en
Priority to KR1020100097145A priority patent/KR101231079B1/ko
Priority to DE102010042383.1A priority patent/DE102010042383B4/de
Priority to CN201010511008.6A priority patent/CN102044541B/zh
Publication of JP2011086771A publication Critical patent/JP2011086771A/ja
Application granted granted Critical
Publication of JP5638218B2 publication Critical patent/JP5638218B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70691—Handling of masks or workpieces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体ウエハの面内にチップを配列した半導体装置およびその製造方法に関するものである。
半導体デバイスは性能向上を目的として、トランジスタセル密度を上げるためのパターン微細化が技術トレンドとなっている。パターン微細化技術はチップ性能向上だけではなく、チップサイズ縮小によるコスト低減効果も併せもっている。半導体チップはシリコンウエハ上に行列状に配列され、成膜、拡散、転写、加工など数種類のウエハプロセス工程を経て製品として作り上げられている。
近年ではデザインルールの微細化に伴い、転写装置はステップ・アンド・リピート方式で１ショット毎に露光されるステッパーが主に使用されている。ステッパーはウエハ上に転写したいパターンサイズの５倍の大きさのマスクパターンを使用することができる。このためステッパーは、転写パターンとマスクパターンが同じサイズの露光であった従来のミラープロジェクション方式よりも、さらに微細なパターンを転写できるメリットをもつ。
エッチングプロセスでは被エッチング膜の材質などによってエッチング液も異なる。たとえばシリコン酸化膜をエッチングする場合には、転写工程で形成されたレジストパターンをマスクとして、フッ酸系の液でエッチングが行なわれる。この方法ではエッチング液による反応がパターンの縦方向だけではなく、横方向にも進むため、エッチング形状はお椀形状となる。このエッチングは、縦方向と横方向にエッチングが進むため等方性エッチングと呼ばれる。このエッチングも、近年の微細化に伴い、フレオン系のガスを用いて真空中でエッチングを行うドライエッチング法に切り替わっている。ドライエッチング法は、レジストパターンとほぼ同じ横方向のサイズのエッチングパターンを得られるため異方性エッチングと呼ばれている。
パターンを微細化した場合には、通常、仕上がり寸法安定性を向上させるためにドライエッチングが用いられる。異方性ドライエッチングは、エッチング中の側壁面に薄い物質層（側壁保護膜）が形成されて横方向のエッチングがブロックされることにより、ほぼ垂直な開口形状を得ることができるという特長をもつ。
この側壁保護膜は、プラズマ中で形成される重合膜、もしくはシリコンエッチング時に被エッチング材料から発生するシリコン酸化膜である。たとえば微細な開口パターンを有するマスクをウエハ上に配置してシリコンエッチングを行う場合、ウエハ上で開口パターンを均一に配置しないと、側壁保護膜としてのシリコン酸化膜の供給が少なくなる。特にウエハ周辺部にチップを配列しない無効領域（エッチングされない領域）を作ると、その無効領域付近においてシリコンエッチングによるシリコン酸化膜（側壁保護膜）の供給が少なくなる。その結果、側壁保護膜が少なくなりオーバーハングなどパターン形成不良を起こしやすくなる。このような側壁保護膜の形成や、開口パターンの開口率が均一でないためにトレンチ形状が異なることは、たとえば特開２００３−２６４２２７号公報（特許文献１）に開示されている。
特開２００３−２６４２２７号公報
上記の開口率の不均一を無くすために、微細なパターンを必要とする工程では、上記無効領域が形成されず、ウエハ全面に開口パターンが配列されている。
一方、シリコンウエハの端部（エッジ部）はウエハ中央部と同様に平坦ではなく、ウエハ欠けを防止するために１０〜２０度程度で面取りを施されている。このため、ウエハ全面にパターンを形成した場合、その面取り領域にもパターンが形成されることになる。
面取り領域の形状は不安定で、かつ面取り領域ではフォトレジストの塗布膜厚も安定しないため、面取り領域付近では転写工程でのパターンニングも不安定な状態となっている。その状態でプロセスを流動させた場合、パターン解像不良やレジスト残査による異物が発生する。
このようなウエハエッジ部におけるパターン不良を防止するために、レジスト塗布後に有機溶剤をウエハエッジ部に吐出して周辺(たとえば３ｍｍ)領域のレジストを除去するエッジリンス法や、レジスト塗布後にウエハエッジ部のみ露光して同じく周辺領域のレジストを除去する周辺露光法などが用いられている。
しかしながら、この方法では、パターンサイズが微細化した場合、パターンのエッジが不均一（傾斜状など）となってさらに細い領域が発生しパターン自体が折れ、それによって異物が発生するという問題があった。
よって、微細化されたパターンの場合、ウエハエッジ部での側壁保護膜不足によるパターン形成不良、レジスト塗布厚不均一によるパターン解像不良、パターン折れによる異物の発生を共に防止することは不可能であった。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、半導体ウエハの面内にチップを配列する場合に、ウエハ周辺部のパターン不良の発生を防止できる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、半導体ウエハと、第１のチップ領域と、複数の第２のチップ領域とを備えている。半導体ウエハは主表面を有している。第１のチップ領域はその主表面に形成され、かつ第１のパターンを有している。複数の第２のチップ領域のそれぞれは、第１のチップ領域よりも小さな面積を有し、かつ第１のチップ領域に隣り合うように配置され、かつ第２のパターンを有している。複数の第２のチップ領域は、第１のチップ領域の配置領域の周囲を取り囲むように配置されている。第２のパターンは、第１のパターンと同じ設計パターンである。第１のパターンと第２のパターンとの各々は、複数のパターン部が互いに並走するストライプパターンである。第１のパターンのパターン部の幅と第２のパターンのパターン部の幅とが同じであり、第１のパターンの互いに隣り合うパターン部の間隔と第２のパターンの互いに隣り合うパターン部の間隔とが同じである。
本発明の半導体装置の製造方法は、以下の工程を備えている。
まず半導体ウエハの主表面に感光体が形成される。この感光体の第１のチップ形成領域に第１のパターンが露光される。第１のチップ形成領域に隣り合い、かつ第１のチップ形成領域よりも小さい感光体の複数の第２のチップ形成領域のそれぞれに、第１のパターンと同じ設計パターンである第２のパターンが露光される。第１および第２のパターンが露光された感光体を現像することで感光体がパターニングされる。パターニングされた感光体をマスクとして半導体ウエハの被エッチング部を選択的にエッチング除去することで被エッチング部の第１のチップ形成領域に対応する第１のチップ領域に第１のパターンが転写され、かつ被エッチング部の複数の第２のチップ形成領域に対応する複数の第２のチップ領域に第２のパターンが転写される。複数の第２のチップ領域は、第１のチップ領域の配置領域の周囲を取り囲んでいる。第１のパターンと第２のパターンとの各々は、複数のパターン部が互いに並走するストライプパターンである。第１のパターンのパターン部の幅と第２のパターンのパターン部の幅とが同じであり、第１のパターンの互いに隣り合うパターン部の間隔と第２のパターンの互いに隣り合うパターン部の間隔とが同じである。
本発明によれば、第１のチップ領域に隣り合うように、第１のチップ領域よりも小さな面積を有する第２のチップ領域が形成されており、その第２のチップ領域が第１のチップ領域と同じ設計パターンを有しているため、第１のチップ領域の第１のパターンの不良発生を防止することができる。
本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。 図１の領域Ｒ１を拡大して示す拡大平面図である。 図２の領域Ｒ２を拡大して示す拡大平面図である。 図１の構成におけるメインチップ領域を拡大して示す部分平面図（Ａ）と、メインチップ領域における第１のパターンの幅ａおよび間隔ｂを示す部分拡大平面図（Ｂ）である。 図１の構成におけるサブチップ領域を拡大して示す部分平面図（Ａ）と、サブチップ領域における第２のパターンの幅ａおよび間隔ｂを示す部分拡大平面図（Ｂ）である。 図１の構成においてダイシングライン領域の構成を強調して示す拡大平面図である。 従来の半導体装置の構成を概略的に示す平面図である。 図７の領域Ｒ３を拡大して示す拡大平面図である。 図８のＩＸ−ＩＸ線に沿う部分の断面を示す概略断面図である。 半導体ウエハの端部の面取り部上に被エッチング膜とフォトレジストが形成された様子を拡大して示す部分拡大断面図である。 半導体ウエハの端部の面取り部上の被エッチング膜とフォトレジストとがパターニングされて除去された様子を拡大して示す部分拡大断面図である。 図１１を上から見た平面図であって、半導体ウエハの右上１／４の領域を示す概略平面図である。 図１２の領域Ｒ４におけるストライプパターンを拡大して示す拡大平面図である。 図１の構成における第１のパターンの構成を部分的に示す部分拡大平面図である。 図１４のＸＶ−ＸＶ線に沿う部分の断面を示す概略断面図である。 第１のチップ領域に形成されるトレンチゲート構造を有する電力半導体素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成を概略的に示す断面図である。 第１のチップ領域の大きさが第２のチップ領域の大きさの整数倍となることを説明するための平面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の構成について図１〜図６を用いて説明する。
図１〜図３を参照して、本実施の形態の半導体装置は、たとえばシリコン基板を有する半導体ウエハであって、その半導体ウエハ１は、複数のメインチップ領域（第１のチップ領域）２と、複数のサブチップ領域（第２のチップ領域）３と、無効領域４とを主に有している。
複数のメインチップ領域２は、半導体ウエハ１の主表面内に行列状に配置されている。これら複数のメインチップ領域２の配置領域の周囲を平面視において取り囲むように複数のサブチップ領域３が配置されている。半導体ウエハ１の主表面におけるサブチップ領域３の外周領域には無効領域４が配置されている。メインチップ領域２およびサブチップ領域３のいずれも半導体ウエハ１の周端縁にまで達しておらず、すべてのサブチップ領域３と半導体ウエハ１の終端縁との間には無効領域４が挟まれている。
複数のメインチップ領域２の各々は平面視においてたとえば矩形形状を有している。これら複数のメインチップ領域２の各々には、第１のパターン５が形成されている。この第１のパターン５は、たとえばストライプパターンである。ストライプパターンは、複数の凸状のパターンが並走するパターンであってもよく、また複数の凹状のパターンが並走するパターンであってもよい。
複数のサブチップ領域３の各々は、平面視においてたとえば矩形形状を有しており、メインチップ領域２よりも平面視において小さい面積を有している。サブチップ領域３の平面形状はメインチップ領域２の平面形状の相似形状であることが好ましい。これら複数のサブチップ領域３の各々には、第２のパターン６が形成されている。この第２のパターン６は、たとえばストライプパターンである。このストライプパターンは、メインチップ領域２と同様、複数の凸状のパターンが並走するパターンであってもよく、また複数の凹状のパターンが並走するパターンであってもよい。
第１のパターン５と第２のパターン６とは、同じ設計パターンである。ここで、同じ設計パターンとは、メインチップ領域２の第１のパターン５とサブチップ領域３の第２のパターン６とが平面視において同じ密度で形成されており、かつ第１のパターン５の規則性を保つように第２のパターン６が配置されていることである。
具体的には、図４（Ａ）、（Ｂ）に示すように第１のパターン５におけるストライプをなす各パターンの幅ａおよび間隔ｂのそれぞれが、図５（Ａ）、（Ｂ）に示すように第２のパターン６におけるストライプをなす各パターンの幅ｃおよび間隔ｄと同じ（つまり、ａ＝ｃ、ｂ＝ｄ）であればよい。第１のパターン５の長さと第２のパターン６の長さとが同じである必要はない。
図３に示すように、メインチップ領域２の第１のパターン５の延びる方向（長手方向：図中縦方向）に配置されたサブチップ領域３の第２のパターン６におけるストライプをなす各パターンは、第１のパターン５のストライプをなす各パターンと同じ直線上に位置していることが好ましい。またメインチップ領域２の第１のパターン５の並ぶ方向（短手方向：図中横方向）に配置されたサブチップ領域３の第２のパターン６は、第１のパターン５と平行に配置されていることが好ましい。
またメインチップ領域２の第１のパターン５における最もサブチップ領域３の近くに配置されたパターンと、その図中横方向に配置されたサブチップ領域３の第２のパターン６における最もメインチップ領域２の近くに配置されたパターンとの間隔ｅは、上記間隔ｂ、ｄと同じであることが好ましい。
また互いに隣り合うサブチップ領域３の第２のパターン５のうち最も近くに配置されたパターン同士の間隔ｅも、上記間隔ｂ、ｄと同じであることが好ましい。
無効領域４は、パターンが配列されていない領域である。
図６を参照して、メインチップ領域２とサブチップ領域３との識別（区別）およびサブチップ領域３同士の識別（区別）は、ダイシングライン領域７ａ、７ｂにより可能である。メインチップ領域２の平面視における周囲を取り囲むようにダイシングライン領域７ａが設けられており、サブチップ領域の平面視における周囲を取り囲むようにダイシングライン領域７ｂが設けられている。これらのダイシングライン領域７ａ、７ｂの各々には、機能素子などは形成されていない。
なお本来のダイシングライン領域７ａ、７ｂはチップ領域２、３に比較してかなり小さいが、図６においてはダイシングライン領域７ａ、７ｂを分かりやすく示すためにダイシングライン領域７ａ、７ｂを拡大して示している。
次に、本実施の形態の半導体装置の製造方法について説明する。
本実施の形態の半導体装置の製造方法においては、たとえばシリコンよりなる半導体ウエハが準備される。この半導体ウエハの全面上に、たとえばフォトレジスト（感光体）が塗布形成される。
この感光体のメインチップ形成領域に、メインチップ用のフォトマスクを用いて第１の露光処理が行なわれることにより、第１のパターンが露光される。この後、その感光体のサブチップ形成領域に、サブチップ用のフォトマスクを用いて第２の露光処理が行なわれることにより、第２のパターンが露光される。
サブチップ形成領域は、メインチップ形成領域よりも平面視において小さな面積を有するように、かつメインチップ形成領域に隣り合うように露光される。またサブチップ形成領域の第２のパターンはメインチップ形成領域の第１のパターンと同じ設計パターンとなるように露光される。
次に、露光された感光体に現像処理が施され、これによりフォトレジストがパターニングされる。パターニングされたフォトレジストをマスクとして半導体ウエハの被エッチング部が選択的にエッチング除去される。これにより、その被エッチング部のメインチップ形成領域に対応するメインチップ領域（第１のチップ領域）に第１のパターンが転写され、かつその被エッチング部のサブチップ形成領域に対応するサブチップ領域（第２のチップ領域）に第２のパターンが転写される。これによってメインチップ領域およびサブチップ領域に一括で第１および第２のパターンを形成することができる。
次に、本実施の形態の作用効果について、比較例と対比して説明する。
図７を参照して、まず比較例として、シリコンウエハ１０１の主表面内に複数のチップ領域１０２が配置され、その外周側に無効領域１０４が配置されて、サブチップ領域が配置されない構成について考える。この比較例では、図８に示すように、チップ領域１０２内に複数の開口パターン(たとえばトレンチパターン)１０５が等間隔で配列されている。
この比較例では、無効領域１０４はパターンの無い領域であるため、この無効領域１０４ではシリコンウエハ１０１がエッチングされない。このため、図９の断面図に示すように、シリコンウエハ１０１内の最外トレンチ１０５ｂのエッチング形成時にはシリコン酸化膜の供給が少なくなる。これにより、最外トレンチ１０５ｂの側壁に側壁保護膜が形成されにくくなるため、内側のトレンチ１０５ａよりもエッチング速度が低下し、オーバーハング形状などのパターン形成不良が生じやすくなる。
図９に示すようなオーバーハングなどのエッチング形状となった場合、ウエハ面内でトレンチの深さのバラツキが発生する。これによって、たとえばそのトレンチ内にゲート電極が形成された場合、トランジスタ性能のバラツキが発生する。またトレンチをコンタクトパターンとして機能させた場合は接合不良が発生する。
図１０を参照して、またシリコンウエハ１０１の端部には通常、１０度〜２０度の角度θの面取り領域１１２がある。このシリコンウエハ１０１の主表面上に回転塗布にて形成されたフォトレジスト１１１は、その面取り領域１１２において他の領域よりも厚く形成される。このようなウエハ１０１の端部に微細なパターンを転写した場合、厚いフォトレジスト１１１によるフォーカスマージンによってパターンに解像不良が発生する。
このパターン解像不良を防止するために、周辺露光と現像処理や、レジスト塗布後のエッジリンス処理にて、ウエハ１０１周辺部のフォトレジスト１１１および酸化膜１１０を除去して下地のシリコンウエハ１０１の主表面を露出させた状態が図１１に示す状態である。
しかしながら、この方法を用いると、図１２および図１３に示すように、チップ領域１０２内に形成される微細なストライプパターン１０５のうち、シリコンがリング状に露出したウエハ外周領域１２０に達するパターン１０５の先端１０５ａが鋭角な形状となる。これにより、鋭角な先端１０５ａを有するパターン１０５がシリコンや酸化膜の残しパターンの場合には、そのパターン１０５が強度不足により倒れやすくなる（つまりパターン倒れが生じやすくなる）。そして、倒れたパターンが異物となって、他の部分に付着することによって歩留が低下する。
これに対して本実施の形態では、上記のようにメインチップ領域２の周りにメインチップ領域２と同じ設計パターンをもつサブチップ領域３が配置されている。このため、シリコンエッチング時にメインチップ領域２の第１のパターン５への側壁保護膜の供給が増えるとともに、ローディング効果を抑制できるため、パターン形状不良の発生を防止でき、高精度のエッチング形状を得ることができる。
さらに、サブチップ領域３のサイズをメインチップ領域２のサイズより縮小させることで、ウエハ周辺部全面に無効領域４を確保することができる。このため、ウエハ面取り部にてフォトレジストが厚く形成されることによって生じるパターン解像不良やパターンの倒れなども防止することができる。
（実施の形態２）
サブチップ領域３には、メインチップ領域２の第１パターンと同じ設計パターンである第２のパターンが形成されていれば、トランジスタのような機能素子が作りこまれていてもよい。
このように機能素子が作りこまれることにより、サブチップ領域３を活性チップとして機能するチップにすることもできる。
またサブチップ領域３を活性チップにすることで、メインチップ領域２の電流定格を縮小したトランジスタとして機能させることや、特性評価用のモニタチップとして機能させることも可能となる。また半導体ウエハ１の無効領域を利用して、小面積の機能素子チップを形成することができる。
（実施の形態３）
図１４および図１５を参照して、第１のパターン５は、たとえば抜きパターン（溝）５と、残しパターン（メサ領域）１１とが交互に繰り返されたストライプパターンである。このメサ領域１１の幅ｅ（ストライプパターンに直交する方向の寸法ｅ）は１．５μｍ以下であることが好ましい。
本実施の形態によれば、実施の形態１の如く、サブチップ領域３を設けたことによりパターンの倒れを防止できるため、メサ領域１１の幅を１．５μｍ以下と細くできる。このため、本実施の形態は微細パターンに対して特に効果的である。
（実施の形態４）
図１４および図１５を参照して、第１のパターン５は、たとえば抜きパターン（溝）５と、残しパターン（メサ領域）１１とが交互に繰り返されたストライプパターンである。この溝５の開口部の寸法をｆとし、深さをｇとしたとき、この溝５のアスペクト比（ｇ／ｆ）は６以上であることが好ましい。
本実施の形態によれば、実施の形態１の如く、サブチップ領域３を設けたことによりパターンの倒れを防止できるため、溝５のアスペクト比（ｇ／ｆ）を６以上にすることができる。このため、本実施の形態は微細パターンに対して特に効果的である。
（実施の形態５）
メインチップ領域２に形成される第１のパターン５としてのストライプパターンは、電力半導体素子のトレンチゲート構造に用いられてもよい。その構成を図１６を用いて以下に説明する。
図１６を参照して、本実施の形態においては電力半導体素子として、たとえば縦型ＭＯＳＦＥＴについて説明する。縦型ＭＯＥＦＥＴは、半導体基板（半導体ウエハ）１に形成されており、ｎ+ドレイン領域２０１と、ｎ-ドリフト領域２０２と、ｐ-ボディ領域２０３と、ｎ+ソース領域２０４と、ゲート絶縁膜２０７と、ゲート電極層２０６とを主に有している。
半導体ウエハ１は、互いに対向する第１主面（図中上側の面）と第２主面（図中下側の面）とを有している。ｎ+ドレイン領域２０１は、半導体ウエハ１の第２主面に形成されている。ｎ-ドリフト領域２０２およびｐ-ボディ領域２０３は、ｎ+ドレイン領域２０１上に順に積層して形成されている。ｐ-ボディ領域２０３の第１主面側には、ｎ+ソース領域２０４およびｐ+コンタクト領域２０５が互いに並んで形成されている。
半導体ウエハ１の第１主面には、ｎ+ソース領域２０４、ｐ-ボディ領域２０３を貫通してｎ-ドリフト領域２０２に達する溝５が形成されている。この溝５が第１のパターンを構成している。
溝５の壁面に沿ってゲート絶縁膜（たとえばシリコン酸化膜）２０７が形成されており、その溝５内にゲート電極層２０６が充填されている。これによりゲート電極層２０６はゲート絶縁膜２０７を介してｐ-ボディ領域２０３と対向するように位置している。
半導体ウエハ１の第２主面上には、ｎ+ドレイン領域２０１と電気的に接続するようにドレイン電極２０９が形成されている。また半導体ウエハ１の第１主面上には、ｎ+ソース領域２０４およびｐ+コンタクト領域２０５の双方と電気的に接続するように、かつゲート電極層２０６と電気的に絶縁するようにソース電極２０８が形成されている。
上記のように本実施の形態では、第１のパターン５としてのストライプパターンを構成する溝５内にゲート電極層２０６が埋め込まれ、電力半導体素子のトレンチゲート構造として用いられている。
これにより、電力半導体素子のトレンチゲート構造を、パターン形状不良の発生を防止して、高精度に形成することができる。これにより、より高性能で高品質の半導体製品を得ることができる。
なお電力半導体素子は、上記においてはＭＯＳＦＥＴについて説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など他の電力半導体素子であってもよい。
（実施の形態６）
メインチップ領域２に形成される第１のパターン５としてのストライプパターンは、電力半導体素子のストライプコンタクト構造に用いられてもよい。その構成を図１６を用いて以下に説明する。
図１６を参照して、ゲート電極層２０６上を覆うように半導体ウエハ１の第１主面上には層間絶縁膜２１０が形成されている。この層間絶縁膜２１０には、半導体ウエハ１の第１主面に達するコンタクトホール２１０ａが形成されている。ソース電極２０８は、層間絶縁膜２１０上に形成されており、かつコンタクトホール２１０ａを通じてｎ+ソース領域２０４およびｐ+コンタクト領域２０５の双方と電気的に接続されている。つまりソース電極２０８は、層間絶縁膜２１０およびコンタクトホール２１０ａにより、ｎ+ソース領域２０４およびｐ+コンタクト領域２０５の双方と電気的に接続するとともに、ゲート電極層２０６とは電気的に絶縁されている。
上記のように本実施の形態では、コンタクトホール２１０ａが第１のパターンとしてのストライプパターンを構成する溝とみなされる。そして、このコンタクトホール２１０を通じて上部導電部（ソース電極２０８）と下部導電部（ｎ+ソース領域２０４およびｐ+コンタクト領域２０５）とが電気的にコンタクトされることにより、第１のパターンとしてのストライプパターン（コンタクトホール２１０ａ）が電力半導体素子のストライプコンタクト構造に用いられることになる。
これにより、電力半導体素子のストライプコンタクト構造を、パターン形状不良の発生を防止して、高精度に形成することができる。これにより、より高性能で高品質の半導体製品を得ることができる。
（実施の形態７）
実施の形態１ではメインチップ領域２とサブチップ領域３とのサイズ規定は無かったが、図１７に示すように、メインチップ領域２のサイズをサブチップ領域３のサイズの整数倍とすることが好ましい。図１７（Ａ）に示すように矩形形状のメインチップ領域２の１辺の大きさを１としたとき、矩形形状のサブチップ領域３の１辺の大きさを、たとえば図１７（Ｂ）に示すように１／２にしたり、図１７（Ｃ）に示すように１／３にすることが好ましい。つまり図１７（Ａ）に示されたメインチップ領域２の１辺の大きさは、図１７（Ｂ）に示されたサブチップ領域の１辺の大きさの２倍であり、図１７（Ｃ）に示されたサブチップ領域の１辺の大きさの３倍である。
これにより、ステッパーでパターン形成する場合、ショット配列が整理され、メインチップ領域２をダイシングする場合、サブチップ領域３を切断することなく切り出すことができる。
（その他）
上記の実施の形態１〜７においては第１および第２のパターンがストライプパターンである場合について記述したが、第１および第２のパターンはホールパターンや長方形パターンであっても同様の効果を得ることができる。
また上記の実施の形態１〜７においてはたとえばシリコンウエハ上に形成するパターンやデバイスについて記述したが、たとえば近年開発が進められ、高効率が期待されるシリコンカーバイドウエハであっても同様の効果を奏する。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、半導体ウエハの面内にチップを配列した半導体装置およびその製造方法に特に有利に適用され得る。
１ 半導体ウエハ、２ メインチップ領域、３ サブチップ領域、４ 無効領域、５ 第１のパターン、６ 第２のパターン、７ａ，７ｂ ダイシングライン領域、１１ メサ領域、２０１ ドレイン領域、２０２ ドリフト領域、２０３ ボディ領域、２０４ ソース領域、２０５ コンタクト領域、２０６ ゲート電極層、２０７ ゲート絶縁膜、２０８ ソース電極、２０９ ドレイン電極、２１０ 層間絶縁膜、２１０ａ コンタクトホール。

Claims (9)

  1. 主表面を有する半導体ウエハと、
    前記主表面に形成され、かつ第１のパターンを有する第１のチップ領域と、
    それぞれが前記第１のチップ領域よりも小さな面積を有し、かつ前記第１のチップ領域に隣り合うように配置され、かつ第２のパターンを有する複数の第２のチップ領域とを備え、
    前記複数の第２のチップ領域は、前記第１のチップ領域の配置領域の周囲を取り囲むように配置され、
    前記第２のパターンは、前記第１のパターンと同じ設計パターンであり、
    前記第１のパターンと前記第２のパターンとの各々は、複数のパターン部が互いに並走するストライプパターンであり、
    前記第１のパターンの前記パターン部の幅と前記第２のパターンの前記パターン部の幅とが同じであり、前記第１のパターンの互いに隣り合う前記パターン部の間隔と前記第２のパターンの互いに隣り合う前記パターン部の間隔とが同じであり、
    前記第１および第２のチップ領域は平面視において矩形形状を有しており、かつ前記第２のチップ領域の外周領域には、パターンが配置されていない領域である無効領域が配置されている、半導体装置。
  2. 前記第２のチップ領域は機能素子を有する、請求項１に記載の半導体装置。
  3. 前記第１のパターンと前記第２のパターンとの各々は、複数の凹状パターン部である複数の溝と、複数のメサ領域とを有し、前記溝と前記メサ領域とが交互に配置されたストライプパターンである、請求項１または２に記載の半導体装置。
  4. 前記ストライプパターンの前記メサ領域の寸法は１．５μｍ以下である、請求項３に記載の半導体装置。
  5. 前記ストライプパターンの前記溝のアスペクト比は６以上である、請求項３または４に記載の半導体装置。
  6. 前記ストライプパターンの前記溝の内部に形成されたゲート電極を有する電力半導体素子をさらに備えた、請求項３〜５のいずれかに記載の半導体装置。
  7. 前記ストライプパターンの前記溝により前記溝の上下の導電部間を接続するストライプコンタクト構造を有する電力半導体装置をさらに備えた、請求項３〜５のいずれかに記載の半導体装置。
  8. 前記第１のチップ領域の辺の大きさは、前記第２のチップ領域の辺の大きさの整数倍である、請求項１〜７のいずれかに記載の半導体装置。
  9. 半導体ウエハの主表面に感光体を形成する工程と、
    前記感光体の第１のチップ形成領域に第１のパターンを露光する工程と、
    前記第１のチップ形成領域に隣り合い、かつ前記第１のチップ形成領域よりも小さい前記感光体の複数の第２のチップ形成領域のそれぞれに、前記第１のパターンと同じ設計パターンである第２のパターンを露光する工程と、
    前記第１および第２のパターンが露光された前記感光体を現像することで前記感光体をパターニングする工程と、
    パターニングされた前記感光体をマスクとして前記半導体ウエハの被エッチング部を選択的にエッチング除去することで前記被エッチング部の前記第１のチップ形成領域に対応する第１のチップ領域に前記第１のパターンを転写し、かつ前記被エッチング部の前記複数の第２のチップ形成領域に対応する複数の第２のチップ領域に前記第２のパターンを転写する工程とを備え、
    前記複数の第２のチップ領域は、前記第１のチップ領域の配置領域の周囲を取り囲み、
    前記第１のパターンと前記第２のパターンとの各々は、複数のパターン部が互いに並走するストライプパターンであり、
    前記第１のパターンの前記パターン部の幅と前記第２のパターンの前記パターン部の幅とが同じであり、前記第１のパターンの互いに隣り合う前記パターン部の間隔と前記第２のパターンの互いに隣り合う前記パターン部の間隔とが同じであり、
    前記第１および第２のチップ領域は平面視において矩形形状を有しており、かつ前記第２のチップ領域の外周領域には、パターンが配置されていない領域である無効領域が配置されている、半導体装置の製造方法。
JP2009238577A 2009-10-15 2009-10-15 半導体装置およびその製造方法 Active JP5638218B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009238577A JP5638218B2 (ja) 2009-10-15 2009-10-15 半導体装置およびその製造方法
US12/848,411 US8618604B2 (en) 2009-10-15 2010-08-02 Semiconductor device and method of manufacturing the same
KR1020100097145A KR101231079B1 (ko) 2009-10-15 2010-10-06 반도체장치 및 그 제조방법
DE102010042383.1A DE102010042383B4 (de) 2009-10-15 2010-10-13 Halbleitervorrichtung und Verfahren zu ihrer Herstellung
CN201010511008.6A CN102044541B (zh) 2009-10-15 2010-10-15 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009238577A JP5638218B2 (ja) 2009-10-15 2009-10-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011086771A JP2011086771A (ja) 2011-04-28
JP5638218B2 true JP5638218B2 (ja) 2014-12-10

Family

ID=43799033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009238577A Active JP5638218B2 (ja) 2009-10-15 2009-10-15 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US8618604B2 (ja)
JP (1) JP5638218B2 (ja)
KR (1) KR101231079B1 (ja)
CN (1) CN102044541B (ja)
DE (1) DE102010042383B4 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
JP6098323B2 (ja) 2013-04-17 2017-03-22 富士電機株式会社 半導体装置の製造方法
JP6107450B2 (ja) 2013-06-12 2017-04-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
KR20180044744A (ko) * 2016-10-24 2018-05-03 삼성전자주식회사 패턴 구조체 및 그 제조방법
JP6770443B2 (ja) * 2017-01-10 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体ウェハ

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6362229A (ja) * 1986-09-03 1988-03-18 Canon Inc 露光装置
EP0527600B1 (en) * 1991-08-08 2003-06-25 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
JPH05217834A (ja) * 1992-01-31 1993-08-27 Sharp Corp マスク上のｌｓｉチップレイアウト方法
JPH065686A (ja) * 1992-06-19 1994-01-14 Nec Corp 半導体集積回路装置
JPH0620903A (ja) 1992-07-01 1994-01-28 Seiko Epson Corp 半導体装置の製造方法
KR960002587A (ko) 1994-06-09 1996-01-26 김주용 웨이퍼 가장자리의 패턴불균일 방지를 위한 노광방법
JP2000021882A (ja) 1998-07-01 2000-01-21 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6232231B1 (en) 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
JP3647676B2 (ja) 1999-06-30 2005-05-18 株式会社東芝 半導体装置
JP3478226B2 (ja) * 2000-02-24 2003-12-15 セイコーエプソン株式会社 半導体装置の製造方法
JP4544764B2 (ja) 2001-02-28 2010-09-15 三洋電機株式会社 半導体装置とそのパターンレイアウト方法
US6742169B2 (en) 2001-02-28 2004-05-25 Sanyo Electric Co., Ltd. Semiconductor device
JP2003264277A (ja) 2002-03-07 2003-09-19 Fujitsu Ltd Ｃｍｏｓイメージセンサおよびその製造方法
JP4048802B2 (ja) 2002-03-08 2008-02-20 富士電機デバイステクノロジー株式会社 トレンチ形成方法
KR20040057789A (ko) 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체장치
JP2004356386A (ja) * 2003-05-29 2004-12-16 Trecenti Technologies Inc 半導体装置およびその製造方法
DE102004027489B4 (de) * 2004-06-04 2017-03-02 Infineon Technologies Ag Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat
JP4703138B2 (ja) * 2004-06-18 2011-06-15 株式会社東芝 絶縁ゲート型半導体装置
US7352036B2 (en) * 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4338614B2 (ja) 2004-09-29 2009-10-07 シャープ株式会社 半導体装置およびその製造方法
US7790549B2 (en) * 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
DE102006034599B4 (de) 2006-07-26 2010-01-21 Infineon Technologies Ag Verfahren zum Verschalten aus einem Wafer gefertigter Halbleiterchips
KR20080029493A (ko) 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체소자의 패턴 형성을 위한 포토마스크 및 이를 이용한패턴형성방법
KR100801745B1 (ko) 2006-12-29 2008-02-11 주식회사 하이닉스반도체 포토마스크 및 그 형성방법
KR100889558B1 (ko) 2007-09-05 2009-03-23 주식회사 동부하이텍 반도체소자의 층간절연막 형성방법
JP2009170630A (ja) * 2008-01-16 2009-07-30 Hitachi Ulsi Systems Co Ltd 半導体装置の製造方法
JP5210052B2 (ja) * 2008-06-02 2013-06-12 ルネサスエレクトロニクス株式会社 半導体デバイスの製造方法
US8148776B2 (en) * 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
US20110031997A1 (en) * 2009-04-14 2011-02-10 NuPGA Corporation Method for fabrication of a semiconductor device and structure

Also Published As

Publication number Publication date
DE102010042383B4 (de) 2018-08-16
CN102044541A (zh) 2011-05-04
CN102044541B (zh) 2015-03-04
JP2011086771A (ja) 2011-04-28
KR20110041404A (ko) 2011-04-21
US8618604B2 (en) 2013-12-31
KR101231079B1 (ko) 2013-02-07
US20110089522A1 (en) 2011-04-21
DE102010042383A1 (de) 2011-04-21

Similar Documents

Publication Publication Date Title
JP5638218B2 (ja) 半導体装置およびその製造方法
JP2002329662A (ja) オーバレイキー及びその製造方法とこれを利用したオーバレイ精度の測定方法
KR20110057600A (ko) 반도체 소자 및 이의 제조 방법
CN112885772B (zh) 半导体结构的制备方法
JP3645142B2 (ja) 半導体ウエハの処理方法ならびに半導体装置の製造方法
JP2006253471A (ja) 重ね合わせマーク
JP2005354046A (ja) 半導体装置の製造方法
JP2007110069A (ja) コンタクトホール形成方法
KR100280516B1 (ko) 반도체 소자의 분리 구조 제조방법 및 반도체 소자 제조방법
US9711469B2 (en) Semiconductor structure having recess and manufacturing method thereof
US20100227451A1 (en) Method for manufacturing semiconductor device
KR20070006044A (ko) 패턴 구조물 형성 방법 및 이를 이용한 트렌치 형성 방법
KR100681679B1 (ko) 반도체 소자 제조 방법
JP2010232669A (ja) 半導体装置及び半導体製造方法
JP2008235422A (ja) 半導体装置の製造方法及び半導体装置
KR101043365B1 (ko) 반도체소자의 게이트 및 그 형성방법
JPH1117167A (ja) 電界効果トランジスタ及びその製造方法
JP4991259B2 (ja) 半導体装置の製造方法
JP4288570B2 (ja) 半導体装置の製造方法
KR20080088105A (ko) 반도체 소자
KR20070002594A (ko) 반도체 소자의 오버레이 버니어 형성 방법
KR20100080202A (ko) 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법
KR20070007468A (ko) 반도체 장치의 제조 방법.
JP2007180098A (ja) 半導体装置及びその製造方法
JP2008098417A (ja) 加速度センサー製造用基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140924

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141022

R150 Certificate of patent or registration of utility model

Ref document number: 5638218

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250