JP2003264277A - Ｃｍｏｓイメージセンサおよびその製造方法 - Google Patents

Ｃｍｏｓイメージセンサおよびその製造方法

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Abstract

(57)【要約】 【課題】 高温熱処理工程を省いた場合に、プラズマダ
メージによって発生した界面準位が原因で基板リーク電
流が増大し、それによってＣＭＯＳイメージセンサの画
像鮮明度が落ちることが課題である。 【解決手段】 エピウエハを素子基板として用いること
を特徴とするＣＭＯＳイメージセンサ。素子基板中の素
子と配線とを接続するコンタクトホールを形成後に、タ
ングステン層を形成し、該コンタクトホール以外のタン
グステン層を除去後、窒素水素雰囲気のアニールもしく
は水素雰囲気のアニールを行うことを特徴とするＣＭＯ
Ｓイメージセンサ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳイメージ
センサおよびその製造方法に関する。詳しくは、半導体
基板に形成されたフォトダイオードおよびMOSトランジ
スタにより構成されるCMOSイメージセンサが高集積ある
いは微細化した場合に、製造工程途中において生じるダ
メージを防止する改良技術に関する。
【０００２】
【従来の技術】それでは、従来のＣＭＯＳイメージセン
サの製造技術について簡単に説明する。
【０００３】近年、固体撮像素子として、ＣＭＯＳイメ
ージセンサが広く使用されるようになった。ＣＭＯＳイ
メージセンサは、ＣＣＤ（Charge Coupled Device ）に
比べて消費電力が小さく、単一電源で駆動可能であるこ
と、タイミング発生回路や読み出し回路及びＡ／Ｄコン
バータ等の周辺回路を一体的に形成可能であることな
ど、種々の長所がある。 図２１参照 図２１はＣＭＯＳイメージセンサの１画素の等価回路図
である。この 図２１に示すＣＭＯＳイメージセンサの
１画素は、１個のフォトダイオードＰＤと３個のＮチャ
ネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 とにより構成
されている。フォトダイオードＰＤのカソードはトラン
ジスタＴ1 のドレイン及びトランジスタＴ2 のゲートに
接続されている。トランジスタＴ1 ，Ｔ2 のソースは、
いずれも基準電圧ＶＲが供給される電源線に接続されて
いる。また、トランジスタＴ1 のゲートには、リセット
信号ＲＳＴが供給されるリセット線に接続されている。
【０００４】トランジスタＴ3 のソースはトランジスタ
Ｔ2 のドレインに接続され、ドレインは信号線を介して
読み出し回路（図示せず）に接続され、ゲートはセレク
ト信号ＳＬＣＴが供給される列選択線に接続されてい
る。なお、トランジスタＴ1 はリセットトランジスタと
いわれ、トランジスタＴ2はドライブ用トランジスタ、
トランジスタＴ3 は選択用トランジスタといわれる。
【０００５】ＣＭＯＳイメージセンサでは、半導体基板
に 図２１に等価回路で表される複数の画素が水平方向
及び垂直方向に並び、更にそれらの画素が形成された領
域の外側に読み出し回路やＡ／Ｄ（アナログデジタル）
変換回路等の周辺回路が形成されている。
【０００６】なお、特開平１０？２４８０３５号公報に
は、リセットトランジスタのゲートに供給する信号の電
位を３段階に変化させ、ＣＭＯＳイメージセンサのダイ
ナミックレンジを拡大する駆動方法が開示されている。
【０００７】このようなCMOSイメージセンサには従来か
ら素子の微細化に向けて改良が進められ、例えば、短時
間で急速に昇温するよう、ランプを用いて加熱するＲＴ
Ａ（ラピッド・サーマル・アニーリング）熱処理，短時
間で効率よく酸化膜を形成できるよう、水蒸気を含む雰
囲気の中で酸化するウエット酸化，微細な配線層に起こ
りがちなエレクトロマイグレーション対策として配線の
一部にＴｉ（チタン）を採用すること、工程中の熱履歴
自体をできるだけ減らす手法の採用等の改良がなされて
きている。
【０００８】
【発明が解決しようとする課題】ところが、ＲＴＡやウ
エット酸化の採用によれば、急激な昇温，急激な酸化が
行われるから、素子を形成すべき基板に熱ストレスが蓄
えられ、それによって結晶欠陥が生じやすいという問題
がある。このような結晶欠陥はリーク電流の増大をもた
らす結果を招きかないので、CMOSイメージセンサにおけ
るリーク電流について説明する。
【０００９】図２１に示す回路を半導体基板に形成する
場合、半導体基板に形成されたＭＯＳトランジスタのソ
ース・ドレインと、半導体基板の上に絶縁膜を介して形
成された配線とを電気的に接続することが必要である。
単に、絶縁膜にコンタクトホールを形成し、該コンタク
トホールに導電体を埋め込んだだけでは、導電体とソー
ス・ドレインとの接触抵抗が大きくなる。ＭＯＳトラン
ジスタのソース・ドレインの表面にシリサイド膜を形成
し、該シリサイド膜を介してソース・ドレインと配線と
を電気的に接続することにより抵抗値を低減することも
考えられるが、そうすると、リセットトランジスタとフ
ォトダイオードとの接続部分でリーク電流が増加して、
特性劣化の原因となる。なお、リーク電流には、フィー
ルド酸化膜のエッジ部分でリークする周辺長成分とＰＮ
接合部でリークする面積成分とがある。
【００１０】周辺長成分のリークの原因は、 フィール
ド酸化膜のエッジの注入イオン濃度が薄くなっていると
考えられる部分で、注入イオンがシリサイド中に吸収さ
れ、さらにイオン濃度が薄くなるためと考えられる。ま
た、面積成分は、シリサイド形成時に空乏層が金属原子
で汚染されることや、シリサイド化による結晶欠陥によ
り増加すると考えられる。
【００１１】以上、本発明は、ＭＯＳトランジスタのソ
ース・ドレインと配線との間の抵抗値を低減し、リセッ
トトランジスタのドレイン部でのリーク電流抑制を第一
の目的とする。一方で、配線の一部にＴｉを採用するこ
とでエレクトロマイグレーションを対策しようとする試
みは、製造工程途中、界面準位を回復させようとして行
う加熱雰囲気中の水素がＴｉに吸着されて、界面準位の
回復効果が削がれるという問題も生じることが明らかに
なった。加えて、素子基板の平坦面に被着形成される絶
縁膜としてＨＤＰ ＣＶＤ−ＳｉＯ２膜（高密度ＣＶＤ
シリコン酸化膜）を採用すると、ホットキャリアが劣化
するという問題も生じている。
【００１２】
【課題を解決するための手段】以上のような課題を解決
しようとして本発明は以下の構成を主な手段として選択
する。 （１）素子基板としてエピウエーハを採用したＣＭＯＳ
イメージセンサ。素子基板上に設けられる素子分離絶縁
膜はＬＯＣＯＳ法によって設けられ、バーズビークが生
じていることを特徴とするＣＭＯＳイメージセンサ。前
記素子分離絶縁膜はドライ酸化雰囲気にて形成されたＬ
ＯＣＯＳ膜であることを特徴とするＣＭＯＳイメージセ
ンサ。素子基板中に設けられる能動領域は導電性不純物
をイオン注入後に炉内で加熱して拡散して形成されたも
のであることを特徴とするＣＭＯＳイメージセンサ。素
子基板中の能動領域と素子基板上に形成される配線との
相互接続に供するコンタクト窓を有し、前記コンタクト
窓の底部に、前記コンタクトを補償可能な導電性不純物
が注入されていないことを特徴とするＣＭＯＳイメージ
センサ。素子基板中の能動領域と素子基板上に形成され
る配線との相互接続に供するコンタクト窓を有し、前記
コンタクト窓の底部に、前記コンタクトを補償可能な導
電性不純物が不純物イオン注入後の熱拡散にて形成され
ることを特徴とするＣＭＯＳイメージセンサ。素子基板
上に形成される配線がＴｉ（チタン）を含んでいないこ
とを特徴とするＣＭＯＳイメージセンサ。 （２）素子基板上に形成され、Ｔｉ（チタン）からなる
配線と、Ｗ（タングステン）からなり、前記配線相互間
あるいは素子基板中の能動領域と前記配線との間の接続
に供するコンタクト窓内に形成される層と、前記配線の
上下面を覆うように形成されるＴｉＮ（チタンナイトラ
イド）層とを有するＣＭＯＳイメージセンサ。あるい
は、さらに、前記ＴｉＮ層の一部乃至全部が、前記Ｔｉ
からなる配線の熱窒化処理によって形成されることを加
えて構成しても良い。 （３）素子基板内の素子領域上の層間絶縁膜に窓開けし
て設けられるコンタクト窓内にＷ（タングステン）配線
層を被着形成し、かつ前記コンタクト窓外から該Ｗ（タ
ングステン）配線層を除去する工程と、前記工程の残余
の構造に対し、窒素と水素とを含む雰囲気での加熱処理
もしくは水素雰囲気での加熱処理を行う工程とを有する
ＣＭＯＳイメージセンサの製造方法。
【００１３】次に、本発明の作用について説明する。
【００１４】本発明によれば、エピウェーハを用い、バ
ーズビークが入りやすい用に初期酸化膜厚を厚く、LOCO
S形成時にドライ雰囲気酸化を行なうことによってスト
レスによる基板中の結晶欠陥を低減させる。またソース
・ドレイン形成時に不純物をイオン注入によってドープ
した後、炉によるアニールを行なうことにより基板中の
結晶欠陥を低減させる。ワイヤーボンディング用の窓を
開口するまでの製造工程中にプラズマダメージによって
発生した界面準位をアニールによって回復させるが配線
工程にてTiを用いるとTiが水素を吸着するため、回復さ
れるためのアニール効果を低減させる。そのため配線構
造にTiを用いないもしくは、TiNでTiを挟み込む構造に
することによって水素の吸着効果を低減させる。エレク
トロマイグレーション改善として配線構造にTiを用いな
ければならない時には素子上にプラズマ酸化膜を成長
し、その上に高屈折率のプラズマ窒化膜(屈折率2.24)を
成長し、膜中の水素を直接界面準位回復用に供給する構
造とする。高屈折率のプラズマ窒化膜(屈折率2.24)はシ
リコンおよび水素リッチな組成のため、半導体的な挙動
を示すため、ゲート・ソース・ドレイン間にてリークす
ることを防ぐ為にプラズマ窒化膜の下にプラズマ酸化膜
を成長している。プラズマ窒化膜上にプラズマTEOSを成
長し、CMPによって平坦化を行なうがここで用いている
上記プラズマ酸化膜、プラズマ窒化膜、プラズマTEOSは
CMOSイメージセンサー以外の半導体製造方法において用
いても良く、ホットキャリアに対しても有効である。こ
こで3種類のプラズマ系の膜を用いているのはシリサイ
ドプロセスを行なっている為その熱的な影響を避ける為
に低温で成膜できるプラズマを用いている。ここでのプ
ラズマによる成膜温度は350〜400℃であり、平行平板型
のプラズマＣＶＤ装置を用いて成膜する。また途中工程
にて界面準位回復用にアニール処理を行なっても良いが
Ｗ（タングステン）プラグ形成後(コンタクトホール以
外のタングステン除去後)にアニール処理を行なう。プ
ラズマTEOS成膜後ではコンタクトホール形成時に発生す
る界面準位は回復できない。コンタクトホール形成後は
ソース・ドレインに形成したシリサイドが熱的影響を受
け、コンタクト抵抗の変動になる。配線工程形成後では
熱処理によって配線抵抗が高くなる問題が発生する。 図１参照 図１は、層間構造の相違によるホットキャリア寿命の比
較を説明するグラフである。図１中、横軸に基板リーク
電流（IBB）の大小、縦軸にホットキャリア寿命の大小
を示し、シリコン窒化膜と高密度プラズマCVD酸化膜と
の積層膜の場合（より下側のライン）と、シリコン窒化
膜とTEOS酸化膜との積層膜の場合（より上側のライン）
とを対比して示したものである。全域にわたってホット
キャリア寿命、基板リーク電流ともシリコン窒化膜と高
密度プラズマCVD酸化膜との積層膜の場合の方が低く、
したがってシリコン窒化膜と組み合わせる酸化膜は高密
度プラズマCVD膜であることが好ましいことが理解でき
よう。ストレスによる基板中の結晶欠陥を低減し、プラ
ズマダメージによって発生した界面準位を回復される。
【００１５】ここで、Ｔｉ（チタン）は水素を吸着する
性質が界面準位回復アニールの効果を低減させてしま
う。しかし、ＴｉＮ（チタンナイトライド）の場合に
は、水素を吸着する性質がないため、Ｔｉ（チタン）を
含んではいても、界面準位回復アニールの効果低減の問
題は生じて来ず、問題なく使用することができる。した
がって、広義には、水素を吸着する性質のある金属膜を
採用しないようにすれば良い。
【００１６】また、エピウエーハの採用とプラズマＣＶ
Ｄ−ＴＥＯＳ酸化膜の被着形成との併用によれば結晶欠
陥をかなり低くできることを本発明者は確認している。
確かに、結晶欠陥が暗電流を増加させて画像の鮮明化に
著しく悪影響を及ぼすという問題点の深刻度を考える
と、ＣＭＯＳイメージセンサはこのことによる効果が特
に著しいといえる。しかし、他の半導体デバイスに対し
てエピウエーハを素子基板として採用し、能動領域上に
被着形成される層間絶縁膜の少なくとも一部がプラズマ
ＣＶＤ−ＴＥＯＳ酸化膜によって構成すれば、結晶欠陥
低減に関しては同様の効果が期待できる。
【００１７】
【発明の実施の形態】それでは、以下、本発明の好まし
い実施形態につき、図面を参照しつつ説明する。 ［第一の実施形態］ 図２参照 図２は本発明の実施の形態のＣＭＯＳイメージセンサの
ブロック図、 図３は同じくそのＣＭＯＳイメージセン
サの１画素を示す平面図である。図２に示すように、半
導体基板１０には、受光部１、読み出し回路２、タイミ
ング発生回路３及びＡ／Ｄコンバータ４等の回路が形成
されている。受光部１には多数の画素が配列して形成さ
れている。 図３参照 １つの画素は、 図３に示すように、１個のフォトダイ
オードＰＤと３個のＮチャネルＭＯＳトランジスタＴ1
，Ｔ2 ，Ｔ3 とにより構成され、その等価回路は 図２
１により表される。また、読み出し回路２、タイミング
発生回路３及びＡ／Ｄコンバータ４等の回路は、ＣＭＯ
Ｓにより構成される。
【００１８】図４〜 図１９は本発明の実施の形態のＣ
ＭＯＳイメージセンサの製造方法を示す図である。な
お、 図４〜 図１１はフォトダイオード及びリセットト
ランジスタ部分の断面図、 図１２〜 図１９は周辺回路
のＣＭＯＳ回路部における断面図である。 図４および図１２参照 まず、 図４（ａ），図１２（ａ）に示すように、半導
体基板１０の表面を熱酸化させて約３ｎｍの厚さのシリ
コン酸化膜（図示せず）を形成した後、その上にシリコ
ン窒化膜（ＳｉＮ膜）１１を約１１５ｎｍの厚さに形成
する。ここで、半導体基板１０としては、シリコンエピ
ウエーハを選んで用いる。そして、シリコン窒化膜１１
の上に、フィールド酸化膜形成部に対応する部分に窓を
有するレジスト膜１２を形成し、このレジスト膜１２を
マスクにしてシリコン窒化膜１１をエッチングする。そ
の後、レジスト膜１２を除去する。
【００１９】次に、 図４（ｂ）， 図１２（ｂ）に示す
ように、半導体基板１０の上側全面にフォトレジスト膜
１３を塗布し、露光及び現像工程を経て、ＰチャネルＭ
ＯＳトランジスタ形成部に対応する部分に窓を設ける。
そして、この窓を介して半導体基板１０にリン（Ｐ）
を、例えば１８０ｋｅＶ、１．４×１０13／ｃｍ2 の条
件でイオン注入して、Ｎ型不純物領域４１を形成する。
【００２０】その後、 図４（ｃ）， 図１２（ｃ）に示
すように、レジスト膜１３を除去し、１１５０℃の温度
で熱処理を施して不純物を拡散させ、ＰチャネルＭＯＳ
トランジスタ形成部にＮウェル４２を形成する。 図５および図１３参照 次に、図５（ａ）， 図１３（ａ）に示すように、９０
０℃の温度で熱処理を施し、シリコン窒化膜１１に覆わ
れてない部分に厚さが約３７０ｎｍのフィールド酸化膜
１６を形成する。その後、シリコン窒化膜１１を除去す
る。
【００２１】次に、フォトダイオード形成部のウェルを
形成する。すなわち、 図５（ｂ）に示すように、受光
部全体にホウ素（Ｂ）を、例えば６００ｋｅＶ、３×１
０12／ｃｍ2 の条件でイオン注入して、半導体基板１０
中にＰ型不純物層（ウェル）４３を形成する。
【００２２】その後、図５（ｃ）， 図１３（ｂ）に示
すように、フォトダイオード形成部及びＰチャネルＭＯ
Ｓトランジスタ形成部の上をレジスト膜１７で覆い、Ｎ
チャネルＭＯＳトランジスタ形成部にホウ素（Ｂ）を、
例えば１４０ｋｅＶ、８×１０12／ｃｍ2 の条件でイオ
ン注入し、Ｐウェル４４を形成するとともに、Ｎチャネ
ルＭＯＳトランジスタのチャネルストップ層４４ａを形
成する。その後、レジスト膜１７を除去する。 図６および図１４参照 次に、 図６（ａ）， 図１３（ｃ）に示すように、８０
０℃の温度で熱処理して半導体基板１０の表面に厚さが
約７ｎｍのシリコン酸化膜（ゲート酸化膜）１８を形成
する。そして、ＣＶＤ（Chemical Vapor Deposition ）
法により、半導体基板１０の上側全面にアモルファスシ
リコン膜１９を約５０ｎｍの厚さに形成する。
【００２３】その後、 図６（ｂ）に示すように、フォ
トダイオード形成部のアモルファスシリコン膜１９上に
レジスト膜２０を形成した後、レジスト膜２０に覆われ
ていない部分の半導体基板１０中にホウ素（Ｂ）を、例
えば３０ｋｅＶ、１．８×１０12／ｃｍ2 の条件でイオ
ン注入する。これは、ＮチャネルＭＯＳトランジスタ及
びＰチャネルＭＯＳトランジスタのしきい値を調整する
ために行うものである。その後、レジスト膜２０を除去
する。 図６，図１４参照 次に、 図６（ｃ）， 図１４（ａ）に示すように、アモ
ルファスシリコン膜１９の上にＷＳｉ（タングステンシ
リコン）膜２１を１５０ｎｍの厚さに成長する。
【００２４】そして、リン（Ｐ）を、例えば４０ｋｅ
Ｖ、８×１０15／ｃｍ2 の条件でイオン注入して、アモ
ルファスシリコン膜１９を低抵抗化する。 図７，図１４参照 次に、 図７（ａ）， 図１４（ｂ）に示すように、ＣＶ
Ｄ法により、ＷＳｉ膜２１の上に、シリコン酸化膜２２
を約４５ｎｍの厚さに形成し、このシリコン酸化膜２２
の上に反射防止層として、ＰＶＤ（Physical Vapor Dep
osition ）法によりアモルファスカーボン膜（図示せ
ず）を約３２ｎｍの厚さに形成する。
【００２５】その後、 図７（ｂ）， 図１４（ｃ）に示
すように、フォトリソグラフィによりアモルファスカー
ボン膜、シリコン酸化膜２２、ＷＳｉ膜２１、アモルフ
ァスシリコン膜２０及びシリコン酸化膜１８をエッチン
グして、各ＭＯＳトランジスタのゲート電極を形成す
る。
【００２６】次に、 図７（ｃ）に示すように、フォト
ダイオード形成部に窓を有するレジスト膜２３を形成
し、フォトダイオード形成部にリン（Ｐ）を、例えば２
０ｋｅＶ、４×１０15／ｃｍ2 の条件でイオン注入し
て、Ｎ型不純物領域４５を形成する。その後、レジスト
膜２３を除去し、１０００℃の温度で１０秒間熱処理を
施す。 図８，図１５参照 次に、 図８（ａ）， 図１５（ａ）に示すように、Ｐチ
ャネルＭＯＳトランジスタ形成部及びフォトダイオード
形成部を覆うレジスト膜２５を形成し、ＮチャネルＭＯ
Ｓトランジスタ形成部のゲート電極の両側にリン（Ｐ）
を、例えば２０ｋｅＶ、４×１０13／ｃｍ2 の条件でイ
オン注入して低濃度Ｎ型不純物領域４６を形成する。そ
の後、レジスト膜２５を除去する。
【００２７】次に、 図８（ｂ）， 図１５（ｂ）に示す
ように、ＮチャネルＭＯＳトランジスタ形成部及びフォ
トダイオード形成部を覆うレジスト膜２６を形成し、Ｐ
チャネルＭＯＳトランジスタ形成部のゲート電極の両側
にＢＦ2 を、例えば２０ｋｅＶ、１０13／ｃｍ2 の条件
でイオン注入して低濃度Ｐ型不純物領域４７を形成す
る。その後、レジスト膜２６を除去する。
【００２８】次に、 図８（ｃ）， 図１５（ｃ）に示す
ように、半導体基板１０の上側全面にプラズマＣＶＤシ
リコン酸化膜２７を１２０ｎｍの厚さに形成する。そし
て、プラズマＣＶＤシリコン酸化膜２７の上にフォトレ
ジスト膜２８を形成し、シリサイドブロックとなる部分
をパターニングする。本実施の形態では、 図３に破線
で示す部分、すなわちフォトダイオード形成部からリセ
ットトランジスタＴ1のドレインに対応する部分までを
レジスト膜２８で覆う。 図９，図１６参照 次に、 図９（ａ）， 図１６（ａ）に示すように、プラ
ズマＣＶＤシリコン酸化膜２７を異方性エッチングし
て、ゲート電極の側部にサイドウォール２９を形成す
る。その後、レジスト膜２８を除去する。次に、 図１
６（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ
形成部以外の部分を覆うレジスト膜３０を形成し、Ｐチ
ャネルＭＯＳトランジスタのゲート電極の両側にＢＦ2
を、例えば２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイ
オン注入して、高濃度Ｐ型不純物領域４８を形成する。
その後、レジスト膜３０を除去する。
【００２９】また、 図９（ｂ）， 図１６（ｃ）に示す
ように、ＰチャネルＭＯＳトランジスタ形成部を覆うレ
ジスト膜３１を形成し、ＮチャネルＭＯＳトランジスタ
のゲート電極の両側に砒素（Ａｓ）を３０ｋｅＶ、１０
15／ｃｍ2 の条件でイオン注入して、高濃度Ｐ型不純物
領域４９を形成する。その後、レジスト膜３１を除去す
る。そして、１０００℃の温度で１０秒間熱処理して、
Ｐ型不純物領域４８及びＮ型不純物領域４９を活性化す
る。これにより、ＬＤＤ構造のＮチャネルＭＯＳトラン
ジスタ及びＰチャネルＭＯＳトランジスタが完成する。
【００３０】但し、リセットトランジスタＴ1 のドレイ
ン側（フォトダイオードとの接続側）ではＬＤＤ構造と
はならないが、本願発明者らの実験では、このような構
造としても実用上支障ないことが確認されている。 図９，図１７参照 次に、 図９（ｃ）， 図１７（ａ）に示すように、半導
体基板１０の上側全面にＴｉをスパッタして、厚さが３
０ｎｍのＴｉ膜３２を形成する。その後、７００℃の温
度で９０秒間加熱し、半導体基板１０と接触している部
分のＴｉ膜３２をシリサイド化する。 図１０，図１７参照 その後、 図１０（ａ）， 図１７（ｂ）に示すように、
未反応のＴｉ膜３２をエッチングにより除去する。これ
により、ＭＯＳトランジスタのソース・ドレイン領域の
表面上にシリサイド膜３３が残る。その後、８００℃の
温度で３０秒間熱処理して、シリサイド膜３３を安定化
させる。
【００３１】次に、 図１０（ｂ）， 図１７（ｃ）に示
すように、半導体基板１０の上側全面に絶縁膜３４を形
成する。この絶縁膜３４は、例えばプラズマＣＶＤシリ
コン酸化膜を２０ｎｍ程度被着したのに続き、プラズマ
ＣＶＤ窒化膜（屈折率２．２４）を７０ｎｍ程度被着し
て形成する。その後、絶縁膜３４の上にＳＯＧ（SpinOn
Glass ）膜３５を塗布して表面を平坦化しても良い
が、プラズマＣＶＤ−ＴＥＯＳ酸化膜３５とすることが
より望ましい。プラズマＣＶＤ−ＴＥＯＳ酸化膜とした
場合には、被着形成後に公知の手法により表面を平坦化
する必要が生じる。
【００３２】次に、プラズマＣＶＤ−ＴＥＯＳ酸化膜３
５の上にフォトレジスト膜（図示せず）を形成し、露光
及び現像工程を経て、コンタクトホール形成部に窓を設
ける。 図１０，図１８参照 そして、この窓を介してプラズマＣＶＤ−ＴＥＯＳ酸化
膜３５及び絶縁膜３４（プラズマＣＶＤシリコン酸化膜
とプラズマＣＶＤシリコン窒化膜との順次積層膜）をエ
ッチングして、 図１０（ｃ）， 図１８（ａ）に示すよ
うに、リセットトランジスタのドレインである不純物領
域４６及び所定のシリサイド膜３３に到達するコンタク
トホール３５ａを形成する。その後、レジスト膜を除去
する。図１１，図１８参照次に、 図１１（ａ）， 図１
８（ｂ）に示すように、全面にＴｉを２０ｎｍ、ＴｉＮ
を５０ｎｍの厚さにスパッタ形成して、Ｔｉ膜３６を形
成する。その後、図１１（ｂ）， 図１８（ｃ）に示す
ように、半導体基板１０の上側全面にタングステン
（Ｗ）膜３７を８００ｎｍの厚さに形成し、コンタクト
ホール３５ａをタングステンで埋め込む。 図１１，図１９参照 その後、 図１９（ａ）に示すように、タングステン膜
３７をＣＭＰ（chemical mechanical polishing）研磨
してコンタクトホール３５ａ以外の部分のタングステン
膜３７を除去する。これにより、タングステンプラグ３
７ａが形成される。そして、Ｔｉを２０ｎｍ、ＴｉＮを
５０ｎｍの厚さに形成し、その上にＡｌＣｕを５００ｎ
ｍ、Ｔｉを５ｎｍ、ＴｉＮを１００ｎｍの厚さに形成
し、導電膜３８を形成する。
【００３３】次いで、 図１１（ｃ）， 図１９（ｂ）に
示すように、導電膜３８をパターニングして、所定の配
線３９を形成する。
【００３４】このようにして、本実施の形態のＣＭＯＳ
イメージセンサが完成する。
【００３５】上記のようにして形成されたＣＭＯＳイメ
ージセンサは、リセットトランジスタＴ1 のドレイン部
以外の部分では、トランジスタのソース・ドレインと配
線とがシリサイド膜３３を介して電気的に接続されてい
るので、接続部のコンタクト抵抗が小さい。また、フォ
トダイオードＰＤと直接接続したリセットトランジスタ
Ｔ1 のドレイン部にはシリサイド膜が設けられていない
ので、金属原子に起因するリーク電流の増大が防止さ
れ、Ｓ／Ｎ比が向上する。 図２０参照 図２０は本実施の形態のＣＭＯＳイメージセンサの動作
を示すタイミングチャートである。
【００３６】リセット信号ＲＳＴは一定の周期で“Ｈ”
になる信号であり、このリセット信号ＲＳＴが“Ｈ”に
なると、フォトダイオードＰＤのカソード側の電位（
図２０にＡで示す部分に対応する部分の電位）が一定の
電圧（ＶＲ）になる。その後、リセット信号ＲＳＴが
“Ｌ”になった後、フォトダイオードＰＤに光が到達す
ると、フォトダイオードＰＤに光の強度に応じた電荷が
発生する。
【００３７】この電荷によりＡ点の電位、すなわちトラ
ンジスタＴ2 のゲート電圧が変化する。セレクト信号Ｓ
ＬＣＴが“Ｈ”になると、そのときのＡ点の電位に応じ
た電気信号がトランジスタＴ3 を介して読み出し回路
（周辺回路）に伝達される。このようにして、フォトダ
イオードＰＤに到達した光の強さに応じた信号が周辺回
路に伝達される。
【００３８】以下、上記の方法によりＣＭＯＳイメージ
センサを実際に製造し、リーク電流の影響を調べた結果
について説明する。
【００３９】実施例として、上記の方法によりＣＭＯＳ
イメージセンサを製造した。このＣＭＯＳイメージセン
サを暗所において駆動し、Ａ／Ｄ変換器の出力コードに
しきい値を設定し、そのしきい値よりも大きい信号の発
生頻度により、 リーク電流の大きさを比較することが
できる。具体的には、Ａ／Ｄ変換器の出力コードが５０
０（５００ｍＶに相当）以上の信号の発生頻度を調べ
た。その結果、比較例としてエピウエーハを採用しない
ＣＭＯＳイメージセンサでは発生頻度が数十個（Ａ／Ｄ
変換器のサンプリング時間は２６ｍsec ）であったのに
対し、上記実施例にしたがって形成したＣＭＯＳイメー
ジセンサでは０〜数個と低くなった。このことから、実
施例のＣＭＯＳイメージセンサは比較例のＣＭＯＳイメ
ージセンサに比べてリーク電流が少ないことが確認され
た。
【００４０】なお、 本発明のＣＭＯＳイメージセンサ
は、リセットトランジスタのゲート電圧が“Ｈ”及び
“Ｌ”の２段階に変化させるものに限定されず、３段階
又はそれ以上に変化させて駆動するＣＭＯＳイメージセ
ンサにも適用できる。このように、本発明は上記の実施
形態で例示したものに束縛されることなく、実施形態を
構成する要件の一部を適宜変更することができる。上記
の実施例において、Ｔｉ（チタン）のアニール温度は６
５０℃程度が好ましく、また、配線材料としてＡｌ（ア
ルミニウム）あるいはＡｌ（アルミニウム）に微量の他
の金属を混入したアルミ合金膜を採用した場合、最高温
度は４００〜４５０℃に抑えておくことが好ましい。さ
らに、Ｔｉ（チタン）／ＴｉＮ（チタンナイトライド）
積層膜の有用性について言えば、ソース・ドレイン電極
とのコンタクト性向上のため先ずＴｉ（チタン）の採用
は好ましいが、その理由を、コンタクト窓を開口した後
の自然酸化膜を効率良く還元しているためと推測してい
る。しかし、Ｔｉ（チタン）を用いるならば、上層金属
配線層の安定化・密着性向上のためには、ＴｉＮ（チタ
ンナイトライド）膜を重ねて用いることが必須となる。
このように、コンタクト窓開口後の自然酸化膜を効果的
に還元できコンタクト性を良好に保つためと同時に、上
層金属配線層の安定化，密着化を狙うならば、Ｔｉ（チ
タン）とＴｉＮ（チタンナイトライド）との積層構造が
有用なのである。
【００４１】以下では、本発明の特徴として抽出できる
ものを列挙してまとめておくこととする。 （付記１）素子基板としてエピウエーハを採用したＣＭ
ＯＳイメージセンサ。［１］ （付記２）素子基板上に設けられる素子分離絶縁膜はＬ
ＯＣＯＳ法によって設けられ、バーズビークが生じてい
ることを特徴とするＣＭＯＳイメージセンサ。［２］ （付記３）素子分離絶縁膜はドライ酸化雰囲気にて形成
されたＬＯＣＯＳ膜であることを特徴とする付記２記載
のＣＭＯＳイメージセンサ。［３］ （付記４）能動領域上に被着形成される層間絶縁膜の一
部としてプラズマＣＶＤ窒化膜が採用されることを特徴
とするＣＭＯＳイメージセンサ。 （付記５）能動領域上に被着形成される層間絶縁膜の一
部としてプラズマＣＶＤ−ＴＥＯＳ酸化膜が採用される
ことを特徴とするＣＭＯＳイメージセンサ。 （付記６）素子基板中に設けられる能動領域は導電性不
純物をイオン注入後に炉内で加熱して拡散して形成され
たものであることを特徴とするＣＭＯＳイメージセン
サ。［４］ （付記７）素子基板中の能動領域と素子基板上に形成さ
れる配線との相互接続に供するコンタクト窓を有し、前
記コンタクト窓の底部に、前記コンタクトを補償可能な
導電性不純物が注入されていないことを特徴とするＣＭ
ＯＳイメージセンサ。［５］ （付記８）素子基板中の能動領域と素子基板上に形成さ
れる配線との相互接続に供するコンタクト窓を有し、前
記コンタクト窓の底部に、前記コンタクトを補償可能な
導電性不純物が不純物イオン注入後の熱拡散にて形成さ
れることを特徴とするＣＭＯＳイメージセンサ。［６］ （付記９）素子基板上に形成される配線がＴｉ（チタ
ン）を含んでいないことを特徴とするＣＭＯＳイメージ
センサ。［７］ （付記１０）素子基板上に形成され、Ｔｉ（チタン）か
らなる配線と、Ｗ（タングステン）からなり、前記配線
相互間あるいは素子基板中の能動領域と前記配線との間
の接続に供するコンタクト窓内に形成される層と、前記
配線の上下面を覆うように形成されるＴｉＮ（チタンナ
イトライド）層とを有するＣＭＯＳイメージセンサ。
［８］ （付記１１）前記ＴｉＮ層の一部乃至全部が、前記Ｔｉ
からなる配線の熱窒化処理によって形成されることを特
徴とする請求項１０記載のＣＭＯＳイメージセンサ。
［９］ （付記１２）素子基板内の素子領域上の層間絶縁膜に窓
開けして設けられるコンタクト窓内にＷ（タングステ
ン）配線層を被着形成し、かつ前記コンタクト窓外から
該Ｗ（タングステン）配線層を除去する工程と、前記工
程の残余の構造に対し、窒素と水素とを含む雰囲気での
加熱処理もしくは水素雰囲気での加熱処理を行う工程と
を有するＣＭＯＳイメージセンサの製造方法。［１０］ （付記１３）素子基板としてエピウエーハを採用し、能
動領域上に被着形成される層間絶縁膜の一部としてプラ
ズマＣＶＤ−ＴＥＯＳ酸化膜が採用されることを特徴と
する半導体装置。 （付記１４）素子基板上に設けられる素子分離絶縁膜は
ＬＯＣＯＳ法によって設けられ、バーズビークが生じて
いることを特徴とする付記１３記載の半導体装置。 （付記１５）素子分離絶縁膜はドライ酸化雰囲気にて形
成されたＬＯＣＯＳ膜であることを特徴とする付記１４
記載の半導体装置。 （付記１６）素子基板中に設けられる能動領域は導電性
不純物をイオン注入後に炉内で加熱して拡散して形成さ
れたものであることを特徴とする付記１３乃至１５記載
の半導体装置。 （付記１７）素子基板中の能動領域と素子基板上に形成
される配線との相互接続に供するコンタクト窓を有し、
前記コンタクト窓の底部に、前記コンタクトを補償可能
な導電性不純物が注入されていないことを特徴とする付
記１３乃至１６記載の半導体装置。 （付記１８）素子基板中の能動領域と素子基板上に形成
される配線との相互接続に供するコンタクト窓を有し、
前記コンタクト窓の底部に、前記コンタクトを補償可能
な導電性不純物が不純物イオン注入後の熱拡散にて形成
されることを特徴とする付記１３乃至１６記載の半導体
装置。 （付記１９）素子基板上に形成される配線がＴｉ（チタ
ン）を含んでいないことを特徴とする付記１３乃至１８
記載の半導体装置。
【００４２】
【発明の効果】本発明によれば、以下のような効果があ
る。
【００４３】以上説明した様に、本発明によれば、スト
レスによる基板中の結晶欠陥を低減し、プラズマダメー
ジによって発生した界面準位を回復されることができ、
リーク電流を低減することができる。そのためＣＭＯＳ
イメージセンサとして鮮明な画像を得ることができる。
またＣＭＯＳイメージセンサ以外の通常の半導体デバイ
スの製造においてもホットキャリアに対する改善効果が
ある。
【図面の簡単な説明】
【図１】層間構造の相違によるホットキャリア寿命の比
較を説明するグラフである。
【図２】本発明の実施の形態のＣＭＯＳイメージセンサ
のブロック図である。
【図３】そのＣＭＯＳイメージセンサの１画素を示す平
面図である。
【図４】実施の形態のＣＭＯＳイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図（その１）である。
【図５】実施の形態のＣＭＯＳイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図（その２）である。
【図６】実施の形態のＣＭＯＳイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図（その３）である。
【図７】実施の形態のＣＭＯＳイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図（その４）である。
【図８】実施の形態のＣＭＯＳイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図（その５）である。
【図９】実施の形態のＣＭＯＳイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図（その６）である。
【図１０】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、フォトダイオード及びリセットト
ランジスタ形成部における断面図（その７）である。
【図１１】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、フォトダイオード及びリセットト
ランジスタ形成部における断面図（その８）である。
【図１２】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その１）である。
【図１３】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その２）である。
【図１４】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その３）である。
【図１５】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その４）である。
【図１６】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その５）である。
【図１７】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その６）である。
【図１８】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その７）である。
【図１９】実施の形態のＣＭＯＳイメージセンサの製造
方法を示す図であり、周辺ＣＭＯＳ回路形成部における
断面図（その８）である。
【図２０】実施の形態のＣＭＯＳイメージセンサの動作
を示すタイミングチャートである。
【図２１】ＣＭＯＳイメージセンサの１画素の等価回路
図である。
【符号の説明】
１０…半導体基板、 １１…シリコン窒化膜（ＳｉＮ膜）、 １２，１３，１７，２０，２３，２４，２５，２６，２
８，３０，３１…レジスト膜、 １６…フィールド酸化膜、 １８…シリコン酸化膜（ゲート酸化膜）、 １９…アモルファスシリコン膜、 ２１…ＷＳｉ膜、 ２２，２７…プラズマＣＶＤシリコン酸化膜、 ２９…サイドウォール、 ３２，３６…Ｔｉ膜、 ３３…シリサイド膜、 ３４…絶縁膜（基板側からプラズマＣＶＤシリコン酸化
膜，プラズマＣＶＤシリコン窒化膜の積層） ３５…プラズマＣＶＤ−ＴＥＯＳ酸化膜、 ３５ａ…コンタクトホール、 ３７…Ｗ膜、 ３７ａ…プラグ、 ３８…導電膜、 ３９…配線、 ４１，４５，４６，４９…Ｎ型不純物領域、 ４２…Ｎウェル、 ４３…Ｐ型不純物領域（ウェル）、 ４４…Ｐウェル、 ４７，４８…Ｐ型不純物領域、 ＰＤ…フォトダイオード、 Ｔ1 ，Ｔ2 ，Ｔ3 …ＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高見 政利 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 4M118 AA05 AB01 BA14 CA02 CA09 EA15 EA16 FA06 FA13 FA26 FA28 FA33 FA42

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 素子基板としてエピウエーハを採用した
    ＣＭＯＳイメージセンサ。
  2. 【請求項２】 素子基板上に設けられる素子分離絶縁膜
    はＬＯＣＯＳ法によって設けられ、バーズビークが生じ
    ていることを特徴とするＣＭＯＳイメージセンサ。
  3. 【請求項３】 前記素子分離絶縁膜はドライ酸化雰囲気
    にて形成されたＬＯＣＯＳ膜であることを特徴とする請
    求項２記載のＣＭＯＳイメージセンサ。
  4. 【請求項４】 素子基板中に設けられる能動領域は導電
    性不純物をイオン注入後に炉内で加熱して拡散して形成
    されたものであることを特徴とするＣＭＯＳイメージセ
    ンサ。
  5. 【請求項５】 素子基板中の能動領域と素子基板上に形
    成される配線との相互接続に供するコンタクト窓を有
    し、前記コンタクト窓の底部に、前記コンタクトを補償
    可能な導電性不純物が注入されていないことを特徴とす
    るＣＭＯＳイメージセンサ。
  6. 【請求項６】 素子基板中の能動領域と素子基板上に形
    成される配線との相互接続に供するコンタクト窓を有
    し、前記コンタクト窓の底部に、前記コンタクトを補償
    可能な導電性不純物が不純物イオン注入後の熱拡散にて
    形成されることを特徴とするＣＭＯＳイメージセンサ。
  7. 【請求項７】 素子基板上に形成される配線がＴｉ（チ
    タン）を含んでいないことを特徴とするＣＭＯＳイメー
    ジセンサ。
  8. 【請求項８】 素子基板上に形成され、Ｔｉ（チタン）
    からなる配線と、 Ｗ（タングステン）からなり、前記配線相互間あるいは
    素子基板中の能動領域と前記配線との間の接続に供する
    コンタクト窓内に形成される層と、 前記配線の上下面を覆うように形成されるＴｉＮ（チタ
    ンナイトライド）層とを有するＣＭＯＳイメージセン
    サ。
  9. 【請求項９】 前記ＴｉＮ層の一部乃至全部が、前記Ｔ
    ｉからなる配線の熱窒化処理によって形成されることを
    特徴とする請求項８記載のＣＭＯＳイメージセンサ。
  10. 【請求項１０】 素子基板内の素子領域上の層間絶縁膜
    に窓開けして設けられるコンタクト窓内にＷ（タングス
    テン）配線層を被着形成し、かつ前記コンタクト窓外か
    ら該Ｗ（タングステン）配線層を除去する工程と、 前記工程の残余の構造に対し、窒素と水素とを含む雰囲
    気での加熱処理もしくは水素雰囲気での加熱処理を行う
    工程とを有するＣＭＯＳイメージセンサの製造方法。
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