JP2003264277A - Cmosイメージセンサおよびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 高温熱処理工程を省いた場合に、プラズマダ
メージによって発生した界面準位が原因で基板リーク電
流が増大し、それによってCMOSイメージセンサの画
像鮮明度が落ちることが課題である。 【解決手段】 エピウエハを素子基板として用いること
を特徴とするCMOSイメージセンサ。素子基板中の素
子と配線とを接続するコンタクトホールを形成後に、タ
ングステン層を形成し、該コンタクトホール以外のタン
グステン層を除去後、窒素水素雰囲気のアニールもしく
は水素雰囲気のアニールを行うことを特徴とするCMO
Sイメージセンサ。
メージによって発生した界面準位が原因で基板リーク電
流が増大し、それによってCMOSイメージセンサの画
像鮮明度が落ちることが課題である。 【解決手段】 エピウエハを素子基板として用いること
を特徴とするCMOSイメージセンサ。素子基板中の素
子と配線とを接続するコンタクトホールを形成後に、タ
ングステン層を形成し、該コンタクトホール以外のタン
グステン層を除去後、窒素水素雰囲気のアニールもしく
は水素雰囲気のアニールを行うことを特徴とするCMO
Sイメージセンサ。
Description
【0001】
【発明の属する技術分野】本発明は、CMOSイメージ
センサおよびその製造方法に関する。詳しくは、半導体
基板に形成されたフォトダイオードおよびMOSトランジ
スタにより構成されるCMOSイメージセンサが高集積ある
いは微細化した場合に、製造工程途中において生じるダ
メージを防止する改良技術に関する。
センサおよびその製造方法に関する。詳しくは、半導体
基板に形成されたフォトダイオードおよびMOSトランジ
スタにより構成されるCMOSイメージセンサが高集積ある
いは微細化した場合に、製造工程途中において生じるダ
メージを防止する改良技術に関する。
【0002】
【従来の技術】それでは、従来のCMOSイメージセン
サの製造技術について簡単に説明する。
サの製造技術について簡単に説明する。
【0003】近年、固体撮像素子として、CMOSイメ
ージセンサが広く使用されるようになった。CMOSイ
メージセンサは、CCD(Charge Coupled Device )に
比べて消費電力が小さく、単一電源で駆動可能であるこ
と、タイミング発生回路や読み出し回路及びA/Dコン
バータ等の周辺回路を一体的に形成可能であることな
ど、種々の長所がある。 図21参照 図21はCMOSイメージセンサの1画素の等価回路図
である。この 図21に示すCMOSイメージセンサの
1画素は、1個のフォトダイオードPDと3個のNチャ
ネルMOSトランジスタT1 ,T2 ,T3 とにより構成
されている。フォトダイオードPDのカソードはトラン
ジスタT1 のドレイン及びトランジスタT2 のゲートに
接続されている。トランジスタT1 ,T2 のソースは、
いずれも基準電圧VRが供給される電源線に接続されて
いる。また、トランジスタT1 のゲートには、リセット
信号RSTが供給されるリセット線に接続されている。
ージセンサが広く使用されるようになった。CMOSイ
メージセンサは、CCD(Charge Coupled Device )に
比べて消費電力が小さく、単一電源で駆動可能であるこ
と、タイミング発生回路や読み出し回路及びA/Dコン
バータ等の周辺回路を一体的に形成可能であることな
ど、種々の長所がある。 図21参照 図21はCMOSイメージセンサの1画素の等価回路図
である。この 図21に示すCMOSイメージセンサの
1画素は、1個のフォトダイオードPDと3個のNチャ
ネルMOSトランジスタT1 ,T2 ,T3 とにより構成
されている。フォトダイオードPDのカソードはトラン
ジスタT1 のドレイン及びトランジスタT2 のゲートに
接続されている。トランジスタT1 ,T2 のソースは、
いずれも基準電圧VRが供給される電源線に接続されて
いる。また、トランジスタT1 のゲートには、リセット
信号RSTが供給されるリセット線に接続されている。
【0004】トランジスタT3 のソースはトランジスタ
T2 のドレインに接続され、ドレインは信号線を介して
読み出し回路(図示せず)に接続され、ゲートはセレク
ト信号SLCTが供給される列選択線に接続されてい
る。なお、トランジスタT1 はリセットトランジスタと
いわれ、トランジスタT2はドライブ用トランジスタ、
トランジスタT3 は選択用トランジスタといわれる。
T2 のドレインに接続され、ドレインは信号線を介して
読み出し回路(図示せず)に接続され、ゲートはセレク
ト信号SLCTが供給される列選択線に接続されてい
る。なお、トランジスタT1 はリセットトランジスタと
いわれ、トランジスタT2はドライブ用トランジスタ、
トランジスタT3 は選択用トランジスタといわれる。
【0005】CMOSイメージセンサでは、半導体基板
に 図21に等価回路で表される複数の画素が水平方向
及び垂直方向に並び、更にそれらの画素が形成された領
域の外側に読み出し回路やA/D(アナログデジタル)
変換回路等の周辺回路が形成されている。
に 図21に等価回路で表される複数の画素が水平方向
及び垂直方向に並び、更にそれらの画素が形成された領
域の外側に読み出し回路やA/D(アナログデジタル)
変換回路等の周辺回路が形成されている。
【0006】なお、特開平10?248035号公報に
は、リセットトランジスタのゲートに供給する信号の電
位を3段階に変化させ、CMOSイメージセンサのダイ
ナミックレンジを拡大する駆動方法が開示されている。
は、リセットトランジスタのゲートに供給する信号の電
位を3段階に変化させ、CMOSイメージセンサのダイ
ナミックレンジを拡大する駆動方法が開示されている。
【0007】このようなCMOSイメージセンサには従来か
ら素子の微細化に向けて改良が進められ、例えば、短時
間で急速に昇温するよう、ランプを用いて加熱するRT
A(ラピッド・サーマル・アニーリング)熱処理,短時
間で効率よく酸化膜を形成できるよう、水蒸気を含む雰
囲気の中で酸化するウエット酸化,微細な配線層に起こ
りがちなエレクトロマイグレーション対策として配線の
一部にTi(チタン)を採用すること、工程中の熱履歴
自体をできるだけ減らす手法の採用等の改良がなされて
きている。
ら素子の微細化に向けて改良が進められ、例えば、短時
間で急速に昇温するよう、ランプを用いて加熱するRT
A(ラピッド・サーマル・アニーリング)熱処理,短時
間で効率よく酸化膜を形成できるよう、水蒸気を含む雰
囲気の中で酸化するウエット酸化,微細な配線層に起こ
りがちなエレクトロマイグレーション対策として配線の
一部にTi(チタン)を採用すること、工程中の熱履歴
自体をできるだけ減らす手法の採用等の改良がなされて
きている。
【0008】
【発明が解決しようとする課題】ところが、RTAやウ
エット酸化の採用によれば、急激な昇温,急激な酸化が
行われるから、素子を形成すべき基板に熱ストレスが蓄
えられ、それによって結晶欠陥が生じやすいという問題
がある。このような結晶欠陥はリーク電流の増大をもた
らす結果を招きかないので、CMOSイメージセンサにおけ
るリーク電流について説明する。
エット酸化の採用によれば、急激な昇温,急激な酸化が
行われるから、素子を形成すべき基板に熱ストレスが蓄
えられ、それによって結晶欠陥が生じやすいという問題
がある。このような結晶欠陥はリーク電流の増大をもた
らす結果を招きかないので、CMOSイメージセンサにおけ
るリーク電流について説明する。
【0009】図21に示す回路を半導体基板に形成する
場合、半導体基板に形成されたMOSトランジスタのソ
ース・ドレインと、半導体基板の上に絶縁膜を介して形
成された配線とを電気的に接続することが必要である。
単に、絶縁膜にコンタクトホールを形成し、該コンタク
トホールに導電体を埋め込んだだけでは、導電体とソー
ス・ドレインとの接触抵抗が大きくなる。MOSトラン
ジスタのソース・ドレインの表面にシリサイド膜を形成
し、該シリサイド膜を介してソース・ドレインと配線と
を電気的に接続することにより抵抗値を低減することも
考えられるが、そうすると、リセットトランジスタとフ
ォトダイオードとの接続部分でリーク電流が増加して、
特性劣化の原因となる。なお、リーク電流には、フィー
ルド酸化膜のエッジ部分でリークする周辺長成分とPN
接合部でリークする面積成分とがある。
場合、半導体基板に形成されたMOSトランジスタのソ
ース・ドレインと、半導体基板の上に絶縁膜を介して形
成された配線とを電気的に接続することが必要である。
単に、絶縁膜にコンタクトホールを形成し、該コンタク
トホールに導電体を埋め込んだだけでは、導電体とソー
ス・ドレインとの接触抵抗が大きくなる。MOSトラン
ジスタのソース・ドレインの表面にシリサイド膜を形成
し、該シリサイド膜を介してソース・ドレインと配線と
を電気的に接続することにより抵抗値を低減することも
考えられるが、そうすると、リセットトランジスタとフ
ォトダイオードとの接続部分でリーク電流が増加して、
特性劣化の原因となる。なお、リーク電流には、フィー
ルド酸化膜のエッジ部分でリークする周辺長成分とPN
接合部でリークする面積成分とがある。
【0010】周辺長成分のリークの原因は、 フィール
ド酸化膜のエッジの注入イオン濃度が薄くなっていると
考えられる部分で、注入イオンがシリサイド中に吸収さ
れ、さらにイオン濃度が薄くなるためと考えられる。ま
た、面積成分は、シリサイド形成時に空乏層が金属原子
で汚染されることや、シリサイド化による結晶欠陥によ
り増加すると考えられる。
ド酸化膜のエッジの注入イオン濃度が薄くなっていると
考えられる部分で、注入イオンがシリサイド中に吸収さ
れ、さらにイオン濃度が薄くなるためと考えられる。ま
た、面積成分は、シリサイド形成時に空乏層が金属原子
で汚染されることや、シリサイド化による結晶欠陥によ
り増加すると考えられる。
【0011】以上、本発明は、MOSトランジスタのソ
ース・ドレインと配線との間の抵抗値を低減し、リセッ
トトランジスタのドレイン部でのリーク電流抑制を第一
の目的とする。一方で、配線の一部にTiを採用するこ
とでエレクトロマイグレーションを対策しようとする試
みは、製造工程途中、界面準位を回復させようとして行
う加熱雰囲気中の水素がTiに吸着されて、界面準位の
回復効果が削がれるという問題も生じることが明らかに
なった。加えて、素子基板の平坦面に被着形成される絶
縁膜としてHDP CVD−SiO2膜(高密度CVD
シリコン酸化膜)を採用すると、ホットキャリアが劣化
するという問題も生じている。
ース・ドレインと配線との間の抵抗値を低減し、リセッ
トトランジスタのドレイン部でのリーク電流抑制を第一
の目的とする。一方で、配線の一部にTiを採用するこ
とでエレクトロマイグレーションを対策しようとする試
みは、製造工程途中、界面準位を回復させようとして行
う加熱雰囲気中の水素がTiに吸着されて、界面準位の
回復効果が削がれるという問題も生じることが明らかに
なった。加えて、素子基板の平坦面に被着形成される絶
縁膜としてHDP CVD−SiO2膜(高密度CVD
シリコン酸化膜)を採用すると、ホットキャリアが劣化
するという問題も生じている。
【0012】
【課題を解決するための手段】以上のような課題を解決
しようとして本発明は以下の構成を主な手段として選択
する。 (1)素子基板としてエピウエーハを採用したCMOS
イメージセンサ。素子基板上に設けられる素子分離絶縁
膜はLOCOS法によって設けられ、バーズビークが生
じていることを特徴とするCMOSイメージセンサ。前
記素子分離絶縁膜はドライ酸化雰囲気にて形成されたL
OCOS膜であることを特徴とするCMOSイメージセ
ンサ。素子基板中に設けられる能動領域は導電性不純物
をイオン注入後に炉内で加熱して拡散して形成されたも
のであることを特徴とするCMOSイメージセンサ。素
子基板中の能動領域と素子基板上に形成される配線との
相互接続に供するコンタクト窓を有し、前記コンタクト
窓の底部に、前記コンタクトを補償可能な導電性不純物
が注入されていないことを特徴とするCMOSイメージ
センサ。素子基板中の能動領域と素子基板上に形成され
る配線との相互接続に供するコンタクト窓を有し、前記
コンタクト窓の底部に、前記コンタクトを補償可能な導
電性不純物が不純物イオン注入後の熱拡散にて形成され
ることを特徴とするCMOSイメージセンサ。素子基板
上に形成される配線がTi(チタン)を含んでいないこ
とを特徴とするCMOSイメージセンサ。 (2)素子基板上に形成され、Ti(チタン)からなる
配線と、W(タングステン)からなり、前記配線相互間
あるいは素子基板中の能動領域と前記配線との間の接続
に供するコンタクト窓内に形成される層と、前記配線の
上下面を覆うように形成されるTiN(チタンナイトラ
イド)層とを有するCMOSイメージセンサ。あるい
は、さらに、前記TiN層の一部乃至全部が、前記Ti
からなる配線の熱窒化処理によって形成されることを加
えて構成しても良い。 (3)素子基板内の素子領域上の層間絶縁膜に窓開けし
て設けられるコンタクト窓内にW(タングステン)配線
層を被着形成し、かつ前記コンタクト窓外から該W(タ
ングステン)配線層を除去する工程と、前記工程の残余
の構造に対し、窒素と水素とを含む雰囲気での加熱処理
もしくは水素雰囲気での加熱処理を行う工程とを有する
CMOSイメージセンサの製造方法。
しようとして本発明は以下の構成を主な手段として選択
する。 (1)素子基板としてエピウエーハを採用したCMOS
イメージセンサ。素子基板上に設けられる素子分離絶縁
膜はLOCOS法によって設けられ、バーズビークが生
じていることを特徴とするCMOSイメージセンサ。前
記素子分離絶縁膜はドライ酸化雰囲気にて形成されたL
OCOS膜であることを特徴とするCMOSイメージセ
ンサ。素子基板中に設けられる能動領域は導電性不純物
をイオン注入後に炉内で加熱して拡散して形成されたも
のであることを特徴とするCMOSイメージセンサ。素
子基板中の能動領域と素子基板上に形成される配線との
相互接続に供するコンタクト窓を有し、前記コンタクト
窓の底部に、前記コンタクトを補償可能な導電性不純物
が注入されていないことを特徴とするCMOSイメージ
センサ。素子基板中の能動領域と素子基板上に形成され
る配線との相互接続に供するコンタクト窓を有し、前記
コンタクト窓の底部に、前記コンタクトを補償可能な導
電性不純物が不純物イオン注入後の熱拡散にて形成され
ることを特徴とするCMOSイメージセンサ。素子基板
上に形成される配線がTi(チタン)を含んでいないこ
とを特徴とするCMOSイメージセンサ。 (2)素子基板上に形成され、Ti(チタン)からなる
配線と、W(タングステン)からなり、前記配線相互間
あるいは素子基板中の能動領域と前記配線との間の接続
に供するコンタクト窓内に形成される層と、前記配線の
上下面を覆うように形成されるTiN(チタンナイトラ
イド)層とを有するCMOSイメージセンサ。あるい
は、さらに、前記TiN層の一部乃至全部が、前記Ti
からなる配線の熱窒化処理によって形成されることを加
えて構成しても良い。 (3)素子基板内の素子領域上の層間絶縁膜に窓開けし
て設けられるコンタクト窓内にW(タングステン)配線
層を被着形成し、かつ前記コンタクト窓外から該W(タ
ングステン)配線層を除去する工程と、前記工程の残余
の構造に対し、窒素と水素とを含む雰囲気での加熱処理
もしくは水素雰囲気での加熱処理を行う工程とを有する
CMOSイメージセンサの製造方法。
【0013】次に、本発明の作用について説明する。
【0014】本発明によれば、エピウェーハを用い、バ
ーズビークが入りやすい用に初期酸化膜厚を厚く、LOCO
S形成時にドライ雰囲気酸化を行なうことによってスト
レスによる基板中の結晶欠陥を低減させる。またソース
・ドレイン形成時に不純物をイオン注入によってドープ
した後、炉によるアニールを行なうことにより基板中の
結晶欠陥を低減させる。ワイヤーボンディング用の窓を
開口するまでの製造工程中にプラズマダメージによって
発生した界面準位をアニールによって回復させるが配線
工程にてTiを用いるとTiが水素を吸着するため、回復さ
れるためのアニール効果を低減させる。そのため配線構
造にTiを用いないもしくは、TiNでTiを挟み込む構造に
することによって水素の吸着効果を低減させる。エレク
トロマイグレーション改善として配線構造にTiを用いな
ければならない時には素子上にプラズマ酸化膜を成長
し、その上に高屈折率のプラズマ窒化膜(屈折率2.24)を
成長し、膜中の水素を直接界面準位回復用に供給する構
造とする。高屈折率のプラズマ窒化膜(屈折率2.24)はシ
リコンおよび水素リッチな組成のため、半導体的な挙動
を示すため、ゲート・ソース・ドレイン間にてリークす
ることを防ぐ為にプラズマ窒化膜の下にプラズマ酸化膜
を成長している。プラズマ窒化膜上にプラズマTEOSを成
長し、CMPによって平坦化を行なうがここで用いている
上記プラズマ酸化膜、プラズマ窒化膜、プラズマTEOSは
CMOSイメージセンサー以外の半導体製造方法において用
いても良く、ホットキャリアに対しても有効である。こ
こで3種類のプラズマ系の膜を用いているのはシリサイ
ドプロセスを行なっている為その熱的な影響を避ける為
に低温で成膜できるプラズマを用いている。ここでのプ
ラズマによる成膜温度は350〜400℃であり、平行平板型
のプラズマCVD装置を用いて成膜する。また途中工程
にて界面準位回復用にアニール処理を行なっても良いが
W(タングステン)プラグ形成後(コンタクトホール以
外のタングステン除去後)にアニール処理を行なう。プ
ラズマTEOS成膜後ではコンタクトホール形成時に発生す
る界面準位は回復できない。コンタクトホール形成後は
ソース・ドレインに形成したシリサイドが熱的影響を受
け、コンタクト抵抗の変動になる。配線工程形成後では
熱処理によって配線抵抗が高くなる問題が発生する。 図1参照 図1は、層間構造の相違によるホットキャリア寿命の比
較を説明するグラフである。図1中、横軸に基板リーク
電流(IBB)の大小、縦軸にホットキャリア寿命の大小
を示し、シリコン窒化膜と高密度プラズマCVD酸化膜と
の積層膜の場合(より下側のライン)と、シリコン窒化
膜とTEOS酸化膜との積層膜の場合(より上側のライン)
とを対比して示したものである。全域にわたってホット
キャリア寿命、基板リーク電流ともシリコン窒化膜と高
密度プラズマCVD酸化膜との積層膜の場合の方が低く、
したがってシリコン窒化膜と組み合わせる酸化膜は高密
度プラズマCVD膜であることが好ましいことが理解でき
よう。ストレスによる基板中の結晶欠陥を低減し、プラ
ズマダメージによって発生した界面準位を回復される。
ーズビークが入りやすい用に初期酸化膜厚を厚く、LOCO
S形成時にドライ雰囲気酸化を行なうことによってスト
レスによる基板中の結晶欠陥を低減させる。またソース
・ドレイン形成時に不純物をイオン注入によってドープ
した後、炉によるアニールを行なうことにより基板中の
結晶欠陥を低減させる。ワイヤーボンディング用の窓を
開口するまでの製造工程中にプラズマダメージによって
発生した界面準位をアニールによって回復させるが配線
工程にてTiを用いるとTiが水素を吸着するため、回復さ
れるためのアニール効果を低減させる。そのため配線構
造にTiを用いないもしくは、TiNでTiを挟み込む構造に
することによって水素の吸着効果を低減させる。エレク
トロマイグレーション改善として配線構造にTiを用いな
ければならない時には素子上にプラズマ酸化膜を成長
し、その上に高屈折率のプラズマ窒化膜(屈折率2.24)を
成長し、膜中の水素を直接界面準位回復用に供給する構
造とする。高屈折率のプラズマ窒化膜(屈折率2.24)はシ
リコンおよび水素リッチな組成のため、半導体的な挙動
を示すため、ゲート・ソース・ドレイン間にてリークす
ることを防ぐ為にプラズマ窒化膜の下にプラズマ酸化膜
を成長している。プラズマ窒化膜上にプラズマTEOSを成
長し、CMPによって平坦化を行なうがここで用いている
上記プラズマ酸化膜、プラズマ窒化膜、プラズマTEOSは
CMOSイメージセンサー以外の半導体製造方法において用
いても良く、ホットキャリアに対しても有効である。こ
こで3種類のプラズマ系の膜を用いているのはシリサイ
ドプロセスを行なっている為その熱的な影響を避ける為
に低温で成膜できるプラズマを用いている。ここでのプ
ラズマによる成膜温度は350〜400℃であり、平行平板型
のプラズマCVD装置を用いて成膜する。また途中工程
にて界面準位回復用にアニール処理を行なっても良いが
W(タングステン)プラグ形成後(コンタクトホール以
外のタングステン除去後)にアニール処理を行なう。プ
ラズマTEOS成膜後ではコンタクトホール形成時に発生す
る界面準位は回復できない。コンタクトホール形成後は
ソース・ドレインに形成したシリサイドが熱的影響を受
け、コンタクト抵抗の変動になる。配線工程形成後では
熱処理によって配線抵抗が高くなる問題が発生する。 図1参照 図1は、層間構造の相違によるホットキャリア寿命の比
較を説明するグラフである。図1中、横軸に基板リーク
電流(IBB)の大小、縦軸にホットキャリア寿命の大小
を示し、シリコン窒化膜と高密度プラズマCVD酸化膜と
の積層膜の場合(より下側のライン)と、シリコン窒化
膜とTEOS酸化膜との積層膜の場合(より上側のライン)
とを対比して示したものである。全域にわたってホット
キャリア寿命、基板リーク電流ともシリコン窒化膜と高
密度プラズマCVD酸化膜との積層膜の場合の方が低く、
したがってシリコン窒化膜と組み合わせる酸化膜は高密
度プラズマCVD膜であることが好ましいことが理解でき
よう。ストレスによる基板中の結晶欠陥を低減し、プラ
ズマダメージによって発生した界面準位を回復される。
【0015】ここで、Ti(チタン)は水素を吸着する
性質が界面準位回復アニールの効果を低減させてしま
う。しかし、TiN(チタンナイトライド)の場合に
は、水素を吸着する性質がないため、Ti(チタン)を
含んではいても、界面準位回復アニールの効果低減の問
題は生じて来ず、問題なく使用することができる。した
がって、広義には、水素を吸着する性質のある金属膜を
採用しないようにすれば良い。
性質が界面準位回復アニールの効果を低減させてしま
う。しかし、TiN(チタンナイトライド)の場合に
は、水素を吸着する性質がないため、Ti(チタン)を
含んではいても、界面準位回復アニールの効果低減の問
題は生じて来ず、問題なく使用することができる。した
がって、広義には、水素を吸着する性質のある金属膜を
採用しないようにすれば良い。
【0016】また、エピウエーハの採用とプラズマCV
D−TEOS酸化膜の被着形成との併用によれば結晶欠
陥をかなり低くできることを本発明者は確認している。
確かに、結晶欠陥が暗電流を増加させて画像の鮮明化に
著しく悪影響を及ぼすという問題点の深刻度を考える
と、CMOSイメージセンサはこのことによる効果が特
に著しいといえる。しかし、他の半導体デバイスに対し
てエピウエーハを素子基板として採用し、能動領域上に
被着形成される層間絶縁膜の少なくとも一部がプラズマ
CVD−TEOS酸化膜によって構成すれば、結晶欠陥
低減に関しては同様の効果が期待できる。
D−TEOS酸化膜の被着形成との併用によれば結晶欠
陥をかなり低くできることを本発明者は確認している。
確かに、結晶欠陥が暗電流を増加させて画像の鮮明化に
著しく悪影響を及ぼすという問題点の深刻度を考える
と、CMOSイメージセンサはこのことによる効果が特
に著しいといえる。しかし、他の半導体デバイスに対し
てエピウエーハを素子基板として採用し、能動領域上に
被着形成される層間絶縁膜の少なくとも一部がプラズマ
CVD−TEOS酸化膜によって構成すれば、結晶欠陥
低減に関しては同様の効果が期待できる。
【0017】
【発明の実施の形態】それでは、以下、本発明の好まし
い実施形態につき、図面を参照しつつ説明する。 [第一の実施形態] 図2参照 図2は本発明の実施の形態のCMOSイメージセンサの
ブロック図、 図3は同じくそのCMOSイメージセン
サの1画素を示す平面図である。図2に示すように、半
導体基板10には、受光部1、読み出し回路2、タイミ
ング発生回路3及びA/Dコンバータ4等の回路が形成
されている。受光部1には多数の画素が配列して形成さ
れている。 図3参照 1つの画素は、 図3に示すように、1個のフォトダイ
オードPDと3個のNチャネルMOSトランジスタT1
,T2 ,T3 とにより構成され、その等価回路は 図2
1により表される。また、読み出し回路2、タイミング
発生回路3及びA/Dコンバータ4等の回路は、CMO
Sにより構成される。
い実施形態につき、図面を参照しつつ説明する。 [第一の実施形態] 図2参照 図2は本発明の実施の形態のCMOSイメージセンサの
ブロック図、 図3は同じくそのCMOSイメージセン
サの1画素を示す平面図である。図2に示すように、半
導体基板10には、受光部1、読み出し回路2、タイミ
ング発生回路3及びA/Dコンバータ4等の回路が形成
されている。受光部1には多数の画素が配列して形成さ
れている。 図3参照 1つの画素は、 図3に示すように、1個のフォトダイ
オードPDと3個のNチャネルMOSトランジスタT1
,T2 ,T3 とにより構成され、その等価回路は 図2
1により表される。また、読み出し回路2、タイミング
発生回路3及びA/Dコンバータ4等の回路は、CMO
Sにより構成される。
【0018】図4〜 図19は本発明の実施の形態のC
MOSイメージセンサの製造方法を示す図である。な
お、 図4〜 図11はフォトダイオード及びリセットト
ランジスタ部分の断面図、 図12〜 図19は周辺回路
のCMOS回路部における断面図である。 図4および図12参照 まず、 図4(a),図12(a)に示すように、半導
体基板10の表面を熱酸化させて約3nmの厚さのシリ
コン酸化膜(図示せず)を形成した後、その上にシリコ
ン窒化膜(SiN膜)11を約115nmの厚さに形成
する。ここで、半導体基板10としては、シリコンエピ
ウエーハを選んで用いる。そして、シリコン窒化膜11
の上に、フィールド酸化膜形成部に対応する部分に窓を
有するレジスト膜12を形成し、このレジスト膜12を
マスクにしてシリコン窒化膜11をエッチングする。そ
の後、レジスト膜12を除去する。
MOSイメージセンサの製造方法を示す図である。な
お、 図4〜 図11はフォトダイオード及びリセットト
ランジスタ部分の断面図、 図12〜 図19は周辺回路
のCMOS回路部における断面図である。 図4および図12参照 まず、 図4(a),図12(a)に示すように、半導
体基板10の表面を熱酸化させて約3nmの厚さのシリ
コン酸化膜(図示せず)を形成した後、その上にシリコ
ン窒化膜(SiN膜)11を約115nmの厚さに形成
する。ここで、半導体基板10としては、シリコンエピ
ウエーハを選んで用いる。そして、シリコン窒化膜11
の上に、フィールド酸化膜形成部に対応する部分に窓を
有するレジスト膜12を形成し、このレジスト膜12を
マスクにしてシリコン窒化膜11をエッチングする。そ
の後、レジスト膜12を除去する。
【0019】次に、 図4(b), 図12(b)に示す
ように、半導体基板10の上側全面にフォトレジスト膜
13を塗布し、露光及び現像工程を経て、PチャネルM
OSトランジスタ形成部に対応する部分に窓を設ける。
そして、この窓を介して半導体基板10にリン(P)
を、例えば180keV、1.4×1013/cm2 の条
件でイオン注入して、N型不純物領域41を形成する。
ように、半導体基板10の上側全面にフォトレジスト膜
13を塗布し、露光及び現像工程を経て、PチャネルM
OSトランジスタ形成部に対応する部分に窓を設ける。
そして、この窓を介して半導体基板10にリン(P)
を、例えば180keV、1.4×1013/cm2 の条
件でイオン注入して、N型不純物領域41を形成する。
【0020】その後、 図4(c), 図12(c)に示
すように、レジスト膜13を除去し、1150℃の温度
で熱処理を施して不純物を拡散させ、PチャネルMOS
トランジスタ形成部にNウェル42を形成する。 図5および図13参照 次に、図5(a), 図13(a)に示すように、90
0℃の温度で熱処理を施し、シリコン窒化膜11に覆わ
れてない部分に厚さが約370nmのフィールド酸化膜
16を形成する。その後、シリコン窒化膜11を除去す
る。
すように、レジスト膜13を除去し、1150℃の温度
で熱処理を施して不純物を拡散させ、PチャネルMOS
トランジスタ形成部にNウェル42を形成する。 図5および図13参照 次に、図5(a), 図13(a)に示すように、90
0℃の温度で熱処理を施し、シリコン窒化膜11に覆わ
れてない部分に厚さが約370nmのフィールド酸化膜
16を形成する。その後、シリコン窒化膜11を除去す
る。
【0021】次に、フォトダイオード形成部のウェルを
形成する。すなわち、 図5(b)に示すように、受光
部全体にホウ素(B)を、例えば600keV、3×1
012/cm2 の条件でイオン注入して、半導体基板10
中にP型不純物層(ウェル)43を形成する。
形成する。すなわち、 図5(b)に示すように、受光
部全体にホウ素(B)を、例えば600keV、3×1
012/cm2 の条件でイオン注入して、半導体基板10
中にP型不純物層(ウェル)43を形成する。
【0022】その後、図5(c), 図13(b)に示
すように、フォトダイオード形成部及びPチャネルMO
Sトランジスタ形成部の上をレジスト膜17で覆い、N
チャネルMOSトランジスタ形成部にホウ素(B)を、
例えば140keV、8×1012/cm2 の条件でイオ
ン注入し、Pウェル44を形成するとともに、Nチャネ
ルMOSトランジスタのチャネルストップ層44aを形
成する。その後、レジスト膜17を除去する。 図6および図14参照 次に、 図6(a), 図13(c)に示すように、80
0℃の温度で熱処理して半導体基板10の表面に厚さが
約7nmのシリコン酸化膜(ゲート酸化膜)18を形成
する。そして、CVD(Chemical Vapor Deposition )
法により、半導体基板10の上側全面にアモルファスシ
リコン膜19を約50nmの厚さに形成する。
すように、フォトダイオード形成部及びPチャネルMO
Sトランジスタ形成部の上をレジスト膜17で覆い、N
チャネルMOSトランジスタ形成部にホウ素(B)を、
例えば140keV、8×1012/cm2 の条件でイオ
ン注入し、Pウェル44を形成するとともに、Nチャネ
ルMOSトランジスタのチャネルストップ層44aを形
成する。その後、レジスト膜17を除去する。 図6および図14参照 次に、 図6(a), 図13(c)に示すように、80
0℃の温度で熱処理して半導体基板10の表面に厚さが
約7nmのシリコン酸化膜(ゲート酸化膜)18を形成
する。そして、CVD(Chemical Vapor Deposition )
法により、半導体基板10の上側全面にアモルファスシ
リコン膜19を約50nmの厚さに形成する。
【0023】その後、 図6(b)に示すように、フォ
トダイオード形成部のアモルファスシリコン膜19上に
レジスト膜20を形成した後、レジスト膜20に覆われ
ていない部分の半導体基板10中にホウ素(B)を、例
えば30keV、1.8×1012/cm2 の条件でイオ
ン注入する。これは、NチャネルMOSトランジスタ及
びPチャネルMOSトランジスタのしきい値を調整する
ために行うものである。その後、レジスト膜20を除去
する。 図6,図14参照 次に、 図6(c), 図14(a)に示すように、アモ
ルファスシリコン膜19の上にWSi(タングステンシ
リコン)膜21を150nmの厚さに成長する。
トダイオード形成部のアモルファスシリコン膜19上に
レジスト膜20を形成した後、レジスト膜20に覆われ
ていない部分の半導体基板10中にホウ素(B)を、例
えば30keV、1.8×1012/cm2 の条件でイオ
ン注入する。これは、NチャネルMOSトランジスタ及
びPチャネルMOSトランジスタのしきい値を調整する
ために行うものである。その後、レジスト膜20を除去
する。 図6,図14参照 次に、 図6(c), 図14(a)に示すように、アモ
ルファスシリコン膜19の上にWSi(タングステンシ
リコン)膜21を150nmの厚さに成長する。
【0024】そして、リン(P)を、例えば40ke
V、8×1015/cm2 の条件でイオン注入して、アモ
ルファスシリコン膜19を低抵抗化する。 図7,図14参照 次に、 図7(a), 図14(b)に示すように、CV
D法により、WSi膜21の上に、シリコン酸化膜22
を約45nmの厚さに形成し、このシリコン酸化膜22
の上に反射防止層として、PVD(Physical Vapor Dep
osition )法によりアモルファスカーボン膜(図示せ
ず)を約32nmの厚さに形成する。
V、8×1015/cm2 の条件でイオン注入して、アモ
ルファスシリコン膜19を低抵抗化する。 図7,図14参照 次に、 図7(a), 図14(b)に示すように、CV
D法により、WSi膜21の上に、シリコン酸化膜22
を約45nmの厚さに形成し、このシリコン酸化膜22
の上に反射防止層として、PVD(Physical Vapor Dep
osition )法によりアモルファスカーボン膜(図示せ
ず)を約32nmの厚さに形成する。
【0025】その後、 図7(b), 図14(c)に示
すように、フォトリソグラフィによりアモルファスカー
ボン膜、シリコン酸化膜22、WSi膜21、アモルフ
ァスシリコン膜20及びシリコン酸化膜18をエッチン
グして、各MOSトランジスタのゲート電極を形成す
る。
すように、フォトリソグラフィによりアモルファスカー
ボン膜、シリコン酸化膜22、WSi膜21、アモルフ
ァスシリコン膜20及びシリコン酸化膜18をエッチン
グして、各MOSトランジスタのゲート電極を形成す
る。
【0026】次に、 図7(c)に示すように、フォト
ダイオード形成部に窓を有するレジスト膜23を形成
し、フォトダイオード形成部にリン(P)を、例えば2
0keV、4×1015/cm2 の条件でイオン注入し
て、N型不純物領域45を形成する。その後、レジスト
膜23を除去し、1000℃の温度で10秒間熱処理を
施す。 図8,図15参照 次に、 図8(a), 図15(a)に示すように、Pチ
ャネルMOSトランジスタ形成部及びフォトダイオード
形成部を覆うレジスト膜25を形成し、NチャネルMO
Sトランジスタ形成部のゲート電極の両側にリン(P)
を、例えば20keV、4×1013/cm2 の条件でイ
オン注入して低濃度N型不純物領域46を形成する。そ
の後、レジスト膜25を除去する。
ダイオード形成部に窓を有するレジスト膜23を形成
し、フォトダイオード形成部にリン(P)を、例えば2
0keV、4×1015/cm2 の条件でイオン注入し
て、N型不純物領域45を形成する。その後、レジスト
膜23を除去し、1000℃の温度で10秒間熱処理を
施す。 図8,図15参照 次に、 図8(a), 図15(a)に示すように、Pチ
ャネルMOSトランジスタ形成部及びフォトダイオード
形成部を覆うレジスト膜25を形成し、NチャネルMO
Sトランジスタ形成部のゲート電極の両側にリン(P)
を、例えば20keV、4×1013/cm2 の条件でイ
オン注入して低濃度N型不純物領域46を形成する。そ
の後、レジスト膜25を除去する。
【0027】次に、 図8(b), 図15(b)に示す
ように、NチャネルMOSトランジスタ形成部及びフォ
トダイオード形成部を覆うレジスト膜26を形成し、P
チャネルMOSトランジスタ形成部のゲート電極の両側
にBF2 を、例えば20keV、1013/cm2 の条件
でイオン注入して低濃度P型不純物領域47を形成す
る。その後、レジスト膜26を除去する。
ように、NチャネルMOSトランジスタ形成部及びフォ
トダイオード形成部を覆うレジスト膜26を形成し、P
チャネルMOSトランジスタ形成部のゲート電極の両側
にBF2 を、例えば20keV、1013/cm2 の条件
でイオン注入して低濃度P型不純物領域47を形成す
る。その後、レジスト膜26を除去する。
【0028】次に、 図8(c), 図15(c)に示す
ように、半導体基板10の上側全面にプラズマCVDシ
リコン酸化膜27を120nmの厚さに形成する。そし
て、プラズマCVDシリコン酸化膜27の上にフォトレ
ジスト膜28を形成し、シリサイドブロックとなる部分
をパターニングする。本実施の形態では、 図3に破線
で示す部分、すなわちフォトダイオード形成部からリセ
ットトランジスタT1のドレインに対応する部分までを
レジスト膜28で覆う。 図9,図16参照 次に、 図9(a), 図16(a)に示すように、プラ
ズマCVDシリコン酸化膜27を異方性エッチングし
て、ゲート電極の側部にサイドウォール29を形成す
る。その後、レジスト膜28を除去する。次に、 図1
6(b)に示すように、PチャネルMOSトランジスタ
形成部以外の部分を覆うレジスト膜30を形成し、Pチ
ャネルMOSトランジスタのゲート電極の両側にBF2
を、例えば20keV、3×1015/cm2 の条件でイ
オン注入して、高濃度P型不純物領域48を形成する。
その後、レジスト膜30を除去する。
ように、半導体基板10の上側全面にプラズマCVDシ
リコン酸化膜27を120nmの厚さに形成する。そし
て、プラズマCVDシリコン酸化膜27の上にフォトレ
ジスト膜28を形成し、シリサイドブロックとなる部分
をパターニングする。本実施の形態では、 図3に破線
で示す部分、すなわちフォトダイオード形成部からリセ
ットトランジスタT1のドレインに対応する部分までを
レジスト膜28で覆う。 図9,図16参照 次に、 図9(a), 図16(a)に示すように、プラ
ズマCVDシリコン酸化膜27を異方性エッチングし
て、ゲート電極の側部にサイドウォール29を形成す
る。その後、レジスト膜28を除去する。次に、 図1
6(b)に示すように、PチャネルMOSトランジスタ
形成部以外の部分を覆うレジスト膜30を形成し、Pチ
ャネルMOSトランジスタのゲート電極の両側にBF2
を、例えば20keV、3×1015/cm2 の条件でイ
オン注入して、高濃度P型不純物領域48を形成する。
その後、レジスト膜30を除去する。
【0029】また、 図9(b), 図16(c)に示す
ように、PチャネルMOSトランジスタ形成部を覆うレ
ジスト膜31を形成し、NチャネルMOSトランジスタ
のゲート電極の両側に砒素(As)を30keV、10
15/cm2 の条件でイオン注入して、高濃度P型不純物
領域49を形成する。その後、レジスト膜31を除去す
る。そして、1000℃の温度で10秒間熱処理して、
P型不純物領域48及びN型不純物領域49を活性化す
る。これにより、LDD構造のNチャネルMOSトラン
ジスタ及びPチャネルMOSトランジスタが完成する。
ように、PチャネルMOSトランジスタ形成部を覆うレ
ジスト膜31を形成し、NチャネルMOSトランジスタ
のゲート電極の両側に砒素(As)を30keV、10
15/cm2 の条件でイオン注入して、高濃度P型不純物
領域49を形成する。その後、レジスト膜31を除去す
る。そして、1000℃の温度で10秒間熱処理して、
P型不純物領域48及びN型不純物領域49を活性化す
る。これにより、LDD構造のNチャネルMOSトラン
ジスタ及びPチャネルMOSトランジスタが完成する。
【0030】但し、リセットトランジスタT1 のドレイ
ン側(フォトダイオードとの接続側)ではLDD構造と
はならないが、本願発明者らの実験では、このような構
造としても実用上支障ないことが確認されている。 図9,図17参照 次に、 図9(c), 図17(a)に示すように、半導
体基板10の上側全面にTiをスパッタして、厚さが3
0nmのTi膜32を形成する。その後、700℃の温
度で90秒間加熱し、半導体基板10と接触している部
分のTi膜32をシリサイド化する。 図10,図17参照 その後、 図10(a), 図17(b)に示すように、
未反応のTi膜32をエッチングにより除去する。これ
により、MOSトランジスタのソース・ドレイン領域の
表面上にシリサイド膜33が残る。その後、800℃の
温度で30秒間熱処理して、シリサイド膜33を安定化
させる。
ン側(フォトダイオードとの接続側)ではLDD構造と
はならないが、本願発明者らの実験では、このような構
造としても実用上支障ないことが確認されている。 図9,図17参照 次に、 図9(c), 図17(a)に示すように、半導
体基板10の上側全面にTiをスパッタして、厚さが3
0nmのTi膜32を形成する。その後、700℃の温
度で90秒間加熱し、半導体基板10と接触している部
分のTi膜32をシリサイド化する。 図10,図17参照 その後、 図10(a), 図17(b)に示すように、
未反応のTi膜32をエッチングにより除去する。これ
により、MOSトランジスタのソース・ドレイン領域の
表面上にシリサイド膜33が残る。その後、800℃の
温度で30秒間熱処理して、シリサイド膜33を安定化
させる。
【0031】次に、 図10(b), 図17(c)に示
すように、半導体基板10の上側全面に絶縁膜34を形
成する。この絶縁膜34は、例えばプラズマCVDシリ
コン酸化膜を20nm程度被着したのに続き、プラズマ
CVD窒化膜(屈折率2.24)を70nm程度被着し
て形成する。その後、絶縁膜34の上にSOG(SpinOn
Glass )膜35を塗布して表面を平坦化しても良い
が、プラズマCVD−TEOS酸化膜35とすることが
より望ましい。プラズマCVD−TEOS酸化膜とした
場合には、被着形成後に公知の手法により表面を平坦化
する必要が生じる。
すように、半導体基板10の上側全面に絶縁膜34を形
成する。この絶縁膜34は、例えばプラズマCVDシリ
コン酸化膜を20nm程度被着したのに続き、プラズマ
CVD窒化膜(屈折率2.24)を70nm程度被着し
て形成する。その後、絶縁膜34の上にSOG(SpinOn
Glass )膜35を塗布して表面を平坦化しても良い
が、プラズマCVD−TEOS酸化膜35とすることが
より望ましい。プラズマCVD−TEOS酸化膜とした
場合には、被着形成後に公知の手法により表面を平坦化
する必要が生じる。
【0032】次に、プラズマCVD−TEOS酸化膜3
5の上にフォトレジスト膜(図示せず)を形成し、露光
及び現像工程を経て、コンタクトホール形成部に窓を設
ける。 図10,図18参照 そして、この窓を介してプラズマCVD−TEOS酸化
膜35及び絶縁膜34(プラズマCVDシリコン酸化膜
とプラズマCVDシリコン窒化膜との順次積層膜)をエ
ッチングして、 図10(c), 図18(a)に示すよ
うに、リセットトランジスタのドレインである不純物領
域46及び所定のシリサイド膜33に到達するコンタク
トホール35aを形成する。その後、レジスト膜を除去
する。図11,図18参照次に、 図11(a), 図1
8(b)に示すように、全面にTiを20nm、TiN
を50nmの厚さにスパッタ形成して、Ti膜36を形
成する。その後、図11(b), 図18(c)に示す
ように、半導体基板10の上側全面にタングステン
(W)膜37を800nmの厚さに形成し、コンタクト
ホール35aをタングステンで埋め込む。 図11,図19参照 その後、 図19(a)に示すように、タングステン膜
37をCMP(chemical mechanical polishing)研磨
してコンタクトホール35a以外の部分のタングステン
膜37を除去する。これにより、タングステンプラグ3
7aが形成される。そして、Tiを20nm、TiNを
50nmの厚さに形成し、その上にAlCuを500n
m、Tiを5nm、TiNを100nmの厚さに形成
し、導電膜38を形成する。
5の上にフォトレジスト膜(図示せず)を形成し、露光
及び現像工程を経て、コンタクトホール形成部に窓を設
ける。 図10,図18参照 そして、この窓を介してプラズマCVD−TEOS酸化
膜35及び絶縁膜34(プラズマCVDシリコン酸化膜
とプラズマCVDシリコン窒化膜との順次積層膜)をエ
ッチングして、 図10(c), 図18(a)に示すよ
うに、リセットトランジスタのドレインである不純物領
域46及び所定のシリサイド膜33に到達するコンタク
トホール35aを形成する。その後、レジスト膜を除去
する。図11,図18参照次に、 図11(a), 図1
8(b)に示すように、全面にTiを20nm、TiN
を50nmの厚さにスパッタ形成して、Ti膜36を形
成する。その後、図11(b), 図18(c)に示す
ように、半導体基板10の上側全面にタングステン
(W)膜37を800nmの厚さに形成し、コンタクト
ホール35aをタングステンで埋め込む。 図11,図19参照 その後、 図19(a)に示すように、タングステン膜
37をCMP(chemical mechanical polishing)研磨
してコンタクトホール35a以外の部分のタングステン
膜37を除去する。これにより、タングステンプラグ3
7aが形成される。そして、Tiを20nm、TiNを
50nmの厚さに形成し、その上にAlCuを500n
m、Tiを5nm、TiNを100nmの厚さに形成
し、導電膜38を形成する。
【0033】次いで、 図11(c), 図19(b)に
示すように、導電膜38をパターニングして、所定の配
線39を形成する。
示すように、導電膜38をパターニングして、所定の配
線39を形成する。
【0034】このようにして、本実施の形態のCMOS
イメージセンサが完成する。
イメージセンサが完成する。
【0035】上記のようにして形成されたCMOSイメ
ージセンサは、リセットトランジスタT1 のドレイン部
以外の部分では、トランジスタのソース・ドレインと配
線とがシリサイド膜33を介して電気的に接続されてい
るので、接続部のコンタクト抵抗が小さい。また、フォ
トダイオードPDと直接接続したリセットトランジスタ
T1 のドレイン部にはシリサイド膜が設けられていない
ので、金属原子に起因するリーク電流の増大が防止さ
れ、S/N比が向上する。 図20参照 図20は本実施の形態のCMOSイメージセンサの動作
を示すタイミングチャートである。
ージセンサは、リセットトランジスタT1 のドレイン部
以外の部分では、トランジスタのソース・ドレインと配
線とがシリサイド膜33を介して電気的に接続されてい
るので、接続部のコンタクト抵抗が小さい。また、フォ
トダイオードPDと直接接続したリセットトランジスタ
T1 のドレイン部にはシリサイド膜が設けられていない
ので、金属原子に起因するリーク電流の増大が防止さ
れ、S/N比が向上する。 図20参照 図20は本実施の形態のCMOSイメージセンサの動作
を示すタイミングチャートである。
【0036】リセット信号RSTは一定の周期で“H”
になる信号であり、このリセット信号RSTが“H”に
なると、フォトダイオードPDのカソード側の電位(
図20にAで示す部分に対応する部分の電位)が一定の
電圧(VR)になる。その後、リセット信号RSTが
“L”になった後、フォトダイオードPDに光が到達す
ると、フォトダイオードPDに光の強度に応じた電荷が
発生する。
になる信号であり、このリセット信号RSTが“H”に
なると、フォトダイオードPDのカソード側の電位(
図20にAで示す部分に対応する部分の電位)が一定の
電圧(VR)になる。その後、リセット信号RSTが
“L”になった後、フォトダイオードPDに光が到達す
ると、フォトダイオードPDに光の強度に応じた電荷が
発生する。
【0037】この電荷によりA点の電位、すなわちトラ
ンジスタT2 のゲート電圧が変化する。セレクト信号S
LCTが“H”になると、そのときのA点の電位に応じ
た電気信号がトランジスタT3 を介して読み出し回路
(周辺回路)に伝達される。このようにして、フォトダ
イオードPDに到達した光の強さに応じた信号が周辺回
路に伝達される。
ンジスタT2 のゲート電圧が変化する。セレクト信号S
LCTが“H”になると、そのときのA点の電位に応じ
た電気信号がトランジスタT3 を介して読み出し回路
(周辺回路)に伝達される。このようにして、フォトダ
イオードPDに到達した光の強さに応じた信号が周辺回
路に伝達される。
【0038】以下、上記の方法によりCMOSイメージ
センサを実際に製造し、リーク電流の影響を調べた結果
について説明する。
センサを実際に製造し、リーク電流の影響を調べた結果
について説明する。
【0039】実施例として、上記の方法によりCMOS
イメージセンサを製造した。このCMOSイメージセン
サを暗所において駆動し、A/D変換器の出力コードに
しきい値を設定し、そのしきい値よりも大きい信号の発
生頻度により、 リーク電流の大きさを比較することが
できる。具体的には、A/D変換器の出力コードが50
0(500mVに相当)以上の信号の発生頻度を調べ
た。その結果、比較例としてエピウエーハを採用しない
CMOSイメージセンサでは発生頻度が数十個(A/D
変換器のサンプリング時間は26msec )であったのに
対し、上記実施例にしたがって形成したCMOSイメー
ジセンサでは0〜数個と低くなった。このことから、実
施例のCMOSイメージセンサは比較例のCMOSイメ
ージセンサに比べてリーク電流が少ないことが確認され
た。
イメージセンサを製造した。このCMOSイメージセン
サを暗所において駆動し、A/D変換器の出力コードに
しきい値を設定し、そのしきい値よりも大きい信号の発
生頻度により、 リーク電流の大きさを比較することが
できる。具体的には、A/D変換器の出力コードが50
0(500mVに相当)以上の信号の発生頻度を調べ
た。その結果、比較例としてエピウエーハを採用しない
CMOSイメージセンサでは発生頻度が数十個(A/D
変換器のサンプリング時間は26msec )であったのに
対し、上記実施例にしたがって形成したCMOSイメー
ジセンサでは0〜数個と低くなった。このことから、実
施例のCMOSイメージセンサは比較例のCMOSイメ
ージセンサに比べてリーク電流が少ないことが確認され
た。
【0040】なお、 本発明のCMOSイメージセンサ
は、リセットトランジスタのゲート電圧が“H”及び
“L”の2段階に変化させるものに限定されず、3段階
又はそれ以上に変化させて駆動するCMOSイメージセ
ンサにも適用できる。このように、本発明は上記の実施
形態で例示したものに束縛されることなく、実施形態を
構成する要件の一部を適宜変更することができる。上記
の実施例において、Ti(チタン)のアニール温度は6
50℃程度が好ましく、また、配線材料としてAl(ア
ルミニウム)あるいはAl(アルミニウム)に微量の他
の金属を混入したアルミ合金膜を採用した場合、最高温
度は400〜450℃に抑えておくことが好ましい。さ
らに、Ti(チタン)/TiN(チタンナイトライド)
積層膜の有用性について言えば、ソース・ドレイン電極
とのコンタクト性向上のため先ずTi(チタン)の採用
は好ましいが、その理由を、コンタクト窓を開口した後
の自然酸化膜を効率良く還元しているためと推測してい
る。しかし、Ti(チタン)を用いるならば、上層金属
配線層の安定化・密着性向上のためには、TiN(チタ
ンナイトライド)膜を重ねて用いることが必須となる。
このように、コンタクト窓開口後の自然酸化膜を効果的
に還元できコンタクト性を良好に保つためと同時に、上
層金属配線層の安定化,密着化を狙うならば、Ti(チ
タン)とTiN(チタンナイトライド)との積層構造が
有用なのである。
は、リセットトランジスタのゲート電圧が“H”及び
“L”の2段階に変化させるものに限定されず、3段階
又はそれ以上に変化させて駆動するCMOSイメージセ
ンサにも適用できる。このように、本発明は上記の実施
形態で例示したものに束縛されることなく、実施形態を
構成する要件の一部を適宜変更することができる。上記
の実施例において、Ti(チタン)のアニール温度は6
50℃程度が好ましく、また、配線材料としてAl(ア
ルミニウム)あるいはAl(アルミニウム)に微量の他
の金属を混入したアルミ合金膜を採用した場合、最高温
度は400〜450℃に抑えておくことが好ましい。さ
らに、Ti(チタン)/TiN(チタンナイトライド)
積層膜の有用性について言えば、ソース・ドレイン電極
とのコンタクト性向上のため先ずTi(チタン)の採用
は好ましいが、その理由を、コンタクト窓を開口した後
の自然酸化膜を効率良く還元しているためと推測してい
る。しかし、Ti(チタン)を用いるならば、上層金属
配線層の安定化・密着性向上のためには、TiN(チタ
ンナイトライド)膜を重ねて用いることが必須となる。
このように、コンタクト窓開口後の自然酸化膜を効果的
に還元できコンタクト性を良好に保つためと同時に、上
層金属配線層の安定化,密着化を狙うならば、Ti(チ
タン)とTiN(チタンナイトライド)との積層構造が
有用なのである。
【0041】以下では、本発明の特徴として抽出できる
ものを列挙してまとめておくこととする。 (付記1)素子基板としてエピウエーハを採用したCM
OSイメージセンサ。[1] (付記2)素子基板上に設けられる素子分離絶縁膜はL
OCOS法によって設けられ、バーズビークが生じてい
ることを特徴とするCMOSイメージセンサ。[2] (付記3)素子分離絶縁膜はドライ酸化雰囲気にて形成
されたLOCOS膜であることを特徴とする付記2記載
のCMOSイメージセンサ。[3] (付記4)能動領域上に被着形成される層間絶縁膜の一
部としてプラズマCVD窒化膜が採用されることを特徴
とするCMOSイメージセンサ。 (付記5)能動領域上に被着形成される層間絶縁膜の一
部としてプラズマCVD−TEOS酸化膜が採用される
ことを特徴とするCMOSイメージセンサ。 (付記6)素子基板中に設けられる能動領域は導電性不
純物をイオン注入後に炉内で加熱して拡散して形成され
たものであることを特徴とするCMOSイメージセン
サ。[4] (付記7)素子基板中の能動領域と素子基板上に形成さ
れる配線との相互接続に供するコンタクト窓を有し、前
記コンタクト窓の底部に、前記コンタクトを補償可能な
導電性不純物が注入されていないことを特徴とするCM
OSイメージセンサ。[5] (付記8)素子基板中の能動領域と素子基板上に形成さ
れる配線との相互接続に供するコンタクト窓を有し、前
記コンタクト窓の底部に、前記コンタクトを補償可能な
導電性不純物が不純物イオン注入後の熱拡散にて形成さ
れることを特徴とするCMOSイメージセンサ。[6] (付記9)素子基板上に形成される配線がTi(チタ
ン)を含んでいないことを特徴とするCMOSイメージ
センサ。[7] (付記10)素子基板上に形成され、Ti(チタン)か
らなる配線と、W(タングステン)からなり、前記配線
相互間あるいは素子基板中の能動領域と前記配線との間
の接続に供するコンタクト窓内に形成される層と、前記
配線の上下面を覆うように形成されるTiN(チタンナ
イトライド)層とを有するCMOSイメージセンサ。
[8] (付記11)前記TiN層の一部乃至全部が、前記Ti
からなる配線の熱窒化処理によって形成されることを特
徴とする請求項10記載のCMOSイメージセンサ。
[9] (付記12)素子基板内の素子領域上の層間絶縁膜に窓
開けして設けられるコンタクト窓内にW(タングステ
ン)配線層を被着形成し、かつ前記コンタクト窓外から
該W(タングステン)配線層を除去する工程と、前記工
程の残余の構造に対し、窒素と水素とを含む雰囲気での
加熱処理もしくは水素雰囲気での加熱処理を行う工程と
を有するCMOSイメージセンサの製造方法。[10] (付記13)素子基板としてエピウエーハを採用し、能
動領域上に被着形成される層間絶縁膜の一部としてプラ
ズマCVD−TEOS酸化膜が採用されることを特徴と
する半導体装置。 (付記14)素子基板上に設けられる素子分離絶縁膜は
LOCOS法によって設けられ、バーズビークが生じて
いることを特徴とする付記13記載の半導体装置。 (付記15)素子分離絶縁膜はドライ酸化雰囲気にて形
成されたLOCOS膜であることを特徴とする付記14
記載の半導体装置。 (付記16)素子基板中に設けられる能動領域は導電性
不純物をイオン注入後に炉内で加熱して拡散して形成さ
れたものであることを特徴とする付記13乃至15記載
の半導体装置。 (付記17)素子基板中の能動領域と素子基板上に形成
される配線との相互接続に供するコンタクト窓を有し、
前記コンタクト窓の底部に、前記コンタクトを補償可能
な導電性不純物が注入されていないことを特徴とする付
記13乃至16記載の半導体装置。 (付記18)素子基板中の能動領域と素子基板上に形成
される配線との相互接続に供するコンタクト窓を有し、
前記コンタクト窓の底部に、前記コンタクトを補償可能
な導電性不純物が不純物イオン注入後の熱拡散にて形成
されることを特徴とする付記13乃至16記載の半導体
装置。 (付記19)素子基板上に形成される配線がTi(チタ
ン)を含んでいないことを特徴とする付記13乃至18
記載の半導体装置。
ものを列挙してまとめておくこととする。 (付記1)素子基板としてエピウエーハを採用したCM
OSイメージセンサ。[1] (付記2)素子基板上に設けられる素子分離絶縁膜はL
OCOS法によって設けられ、バーズビークが生じてい
ることを特徴とするCMOSイメージセンサ。[2] (付記3)素子分離絶縁膜はドライ酸化雰囲気にて形成
されたLOCOS膜であることを特徴とする付記2記載
のCMOSイメージセンサ。[3] (付記4)能動領域上に被着形成される層間絶縁膜の一
部としてプラズマCVD窒化膜が採用されることを特徴
とするCMOSイメージセンサ。 (付記5)能動領域上に被着形成される層間絶縁膜の一
部としてプラズマCVD−TEOS酸化膜が採用される
ことを特徴とするCMOSイメージセンサ。 (付記6)素子基板中に設けられる能動領域は導電性不
純物をイオン注入後に炉内で加熱して拡散して形成され
たものであることを特徴とするCMOSイメージセン
サ。[4] (付記7)素子基板中の能動領域と素子基板上に形成さ
れる配線との相互接続に供するコンタクト窓を有し、前
記コンタクト窓の底部に、前記コンタクトを補償可能な
導電性不純物が注入されていないことを特徴とするCM
OSイメージセンサ。[5] (付記8)素子基板中の能動領域と素子基板上に形成さ
れる配線との相互接続に供するコンタクト窓を有し、前
記コンタクト窓の底部に、前記コンタクトを補償可能な
導電性不純物が不純物イオン注入後の熱拡散にて形成さ
れることを特徴とするCMOSイメージセンサ。[6] (付記9)素子基板上に形成される配線がTi(チタ
ン)を含んでいないことを特徴とするCMOSイメージ
センサ。[7] (付記10)素子基板上に形成され、Ti(チタン)か
らなる配線と、W(タングステン)からなり、前記配線
相互間あるいは素子基板中の能動領域と前記配線との間
の接続に供するコンタクト窓内に形成される層と、前記
配線の上下面を覆うように形成されるTiN(チタンナ
イトライド)層とを有するCMOSイメージセンサ。
[8] (付記11)前記TiN層の一部乃至全部が、前記Ti
からなる配線の熱窒化処理によって形成されることを特
徴とする請求項10記載のCMOSイメージセンサ。
[9] (付記12)素子基板内の素子領域上の層間絶縁膜に窓
開けして設けられるコンタクト窓内にW(タングステ
ン)配線層を被着形成し、かつ前記コンタクト窓外から
該W(タングステン)配線層を除去する工程と、前記工
程の残余の構造に対し、窒素と水素とを含む雰囲気での
加熱処理もしくは水素雰囲気での加熱処理を行う工程と
を有するCMOSイメージセンサの製造方法。[10] (付記13)素子基板としてエピウエーハを採用し、能
動領域上に被着形成される層間絶縁膜の一部としてプラ
ズマCVD−TEOS酸化膜が採用されることを特徴と
する半導体装置。 (付記14)素子基板上に設けられる素子分離絶縁膜は
LOCOS法によって設けられ、バーズビークが生じて
いることを特徴とする付記13記載の半導体装置。 (付記15)素子分離絶縁膜はドライ酸化雰囲気にて形
成されたLOCOS膜であることを特徴とする付記14
記載の半導体装置。 (付記16)素子基板中に設けられる能動領域は導電性
不純物をイオン注入後に炉内で加熱して拡散して形成さ
れたものであることを特徴とする付記13乃至15記載
の半導体装置。 (付記17)素子基板中の能動領域と素子基板上に形成
される配線との相互接続に供するコンタクト窓を有し、
前記コンタクト窓の底部に、前記コンタクトを補償可能
な導電性不純物が注入されていないことを特徴とする付
記13乃至16記載の半導体装置。 (付記18)素子基板中の能動領域と素子基板上に形成
される配線との相互接続に供するコンタクト窓を有し、
前記コンタクト窓の底部に、前記コンタクトを補償可能
な導電性不純物が不純物イオン注入後の熱拡散にて形成
されることを特徴とする付記13乃至16記載の半導体
装置。 (付記19)素子基板上に形成される配線がTi(チタ
ン)を含んでいないことを特徴とする付記13乃至18
記載の半導体装置。
【0042】
【発明の効果】本発明によれば、以下のような効果があ
る。
る。
【0043】以上説明した様に、本発明によれば、スト
レスによる基板中の結晶欠陥を低減し、プラズマダメー
ジによって発生した界面準位を回復されることができ、
リーク電流を低減することができる。そのためCMOS
イメージセンサとして鮮明な画像を得ることができる。
またCMOSイメージセンサ以外の通常の半導体デバイ
スの製造においてもホットキャリアに対する改善効果が
ある。
レスによる基板中の結晶欠陥を低減し、プラズマダメー
ジによって発生した界面準位を回復されることができ、
リーク電流を低減することができる。そのためCMOS
イメージセンサとして鮮明な画像を得ることができる。
またCMOSイメージセンサ以外の通常の半導体デバイ
スの製造においてもホットキャリアに対する改善効果が
ある。
【図1】層間構造の相違によるホットキャリア寿命の比
較を説明するグラフである。
較を説明するグラフである。
【図2】本発明の実施の形態のCMOSイメージセンサ
のブロック図である。
のブロック図である。
【図3】そのCMOSイメージセンサの1画素を示す平
面図である。
面図である。
【図4】実施の形態のCMOSイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その1)である。
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その1)である。
【図5】実施の形態のCMOSイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その2)である。
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その2)である。
【図6】実施の形態のCMOSイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その3)である。
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その3)である。
【図7】実施の形態のCMOSイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その4)である。
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その4)である。
【図8】実施の形態のCMOSイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その5)である。
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その5)である。
【図9】実施の形態のCMOSイメージセンサの製造方
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その6)である。
法を示す図であり、フォトダイオード及びリセットトラ
ンジスタ形成部における断面図(その6)である。
【図10】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、フォトダイオード及びリセットト
ランジスタ形成部における断面図(その7)である。
方法を示す図であり、フォトダイオード及びリセットト
ランジスタ形成部における断面図(その7)である。
【図11】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、フォトダイオード及びリセットト
ランジスタ形成部における断面図(その8)である。
方法を示す図であり、フォトダイオード及びリセットト
ランジスタ形成部における断面図(その8)である。
【図12】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その1)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その1)である。
【図13】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その2)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その2)である。
【図14】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その3)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その3)である。
【図15】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その4)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その4)である。
【図16】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その5)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その5)である。
【図17】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その6)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その6)である。
【図18】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その7)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その7)である。
【図19】実施の形態のCMOSイメージセンサの製造
方法を示す図であり、周辺CMOS回路形成部における
断面図(その8)である。
方法を示す図であり、周辺CMOS回路形成部における
断面図(その8)である。
【図20】実施の形態のCMOSイメージセンサの動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図21】CMOSイメージセンサの1画素の等価回路
図である。
図である。
10…半導体基板、
11…シリコン窒化膜(SiN膜)、
12,13,17,20,23,24,25,26,2
8,30,31…レジスト膜、 16…フィールド酸化膜、 18…シリコン酸化膜(ゲート酸化膜)、 19…アモルファスシリコン膜、 21…WSi膜、 22,27…プラズマCVDシリコン酸化膜、 29…サイドウォール、 32,36…Ti膜、 33…シリサイド膜、 34…絶縁膜(基板側からプラズマCVDシリコン酸化
膜,プラズマCVDシリコン窒化膜の積層) 35…プラズマCVD−TEOS酸化膜、 35a…コンタクトホール、 37…W膜、 37a…プラグ、 38…導電膜、 39…配線、 41,45,46,49…N型不純物領域、 42…Nウェル、 43…P型不純物領域(ウェル)、 44…Pウェル、 47,48…P型不純物領域、 PD…フォトダイオード、 T1 ,T2 ,T3 …MOSトランジスタ。
8,30,31…レジスト膜、 16…フィールド酸化膜、 18…シリコン酸化膜(ゲート酸化膜)、 19…アモルファスシリコン膜、 21…WSi膜、 22,27…プラズマCVDシリコン酸化膜、 29…サイドウォール、 32,36…Ti膜、 33…シリサイド膜、 34…絶縁膜(基板側からプラズマCVDシリコン酸化
膜,プラズマCVDシリコン窒化膜の積層) 35…プラズマCVD−TEOS酸化膜、 35a…コンタクトホール、 37…W膜、 37a…プラグ、 38…導電膜、 39…配線、 41,45,46,49…N型不純物領域、 42…Nウェル、 43…P型不純物領域(ウェル)、 44…Pウェル、 47,48…P型不純物領域、 PD…フォトダイオード、 T1 ,T2 ,T3 …MOSトランジスタ。
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フロントページの続き
(72)発明者 高見 政利
愛知県春日井市高蔵寺町二丁目1844番2
富士通ヴィエルエスアイ株式会社内
Fターム(参考) 4M118 AA05 AB01 BA14 CA02 CA09
EA15 EA16 FA06 FA13 FA26
FA28 FA33 FA42
Claims (10)
- 【請求項1】 素子基板としてエピウエーハを採用した
CMOSイメージセンサ。 - 【請求項2】 素子基板上に設けられる素子分離絶縁膜
はLOCOS法によって設けられ、バーズビークが生じ
ていることを特徴とするCMOSイメージセンサ。 - 【請求項3】 前記素子分離絶縁膜はドライ酸化雰囲気
にて形成されたLOCOS膜であることを特徴とする請
求項2記載のCMOSイメージセンサ。 - 【請求項4】 素子基板中に設けられる能動領域は導電
性不純物をイオン注入後に炉内で加熱して拡散して形成
されたものであることを特徴とするCMOSイメージセ
ンサ。 - 【請求項5】 素子基板中の能動領域と素子基板上に形
成される配線との相互接続に供するコンタクト窓を有
し、前記コンタクト窓の底部に、前記コンタクトを補償
可能な導電性不純物が注入されていないことを特徴とす
るCMOSイメージセンサ。 - 【請求項6】 素子基板中の能動領域と素子基板上に形
成される配線との相互接続に供するコンタクト窓を有
し、前記コンタクト窓の底部に、前記コンタクトを補償
可能な導電性不純物が不純物イオン注入後の熱拡散にて
形成されることを特徴とするCMOSイメージセンサ。 - 【請求項7】 素子基板上に形成される配線がTi(チ
タン)を含んでいないことを特徴とするCMOSイメー
ジセンサ。 - 【請求項8】 素子基板上に形成され、Ti(チタン)
からなる配線と、 W(タングステン)からなり、前記配線相互間あるいは
素子基板中の能動領域と前記配線との間の接続に供する
コンタクト窓内に形成される層と、 前記配線の上下面を覆うように形成されるTiN(チタ
ンナイトライド)層とを有するCMOSイメージセン
サ。 - 【請求項9】 前記TiN層の一部乃至全部が、前記T
iからなる配線の熱窒化処理によって形成されることを
特徴とする請求項8記載のCMOSイメージセンサ。 - 【請求項10】 素子基板内の素子領域上の層間絶縁膜
に窓開けして設けられるコンタクト窓内にW(タングス
テン)配線層を被着形成し、かつ前記コンタクト窓外か
ら該W(タングステン)配線層を除去する工程と、 前記工程の残余の構造に対し、窒素と水素とを含む雰囲
気での加熱処理もしくは水素雰囲気での加熱処理を行う
工程とを有するCMOSイメージセンサの製造方法。
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-
2003
- 2003-02-19 TW TW092103455A patent/TW200304222A/zh unknown
- 2003-02-27 US US10/373,793 patent/US20030197228A1/en not_active Abandoned
- 2003-03-06 KR KR10-2003-0013942A patent/KR20030082358A/ko not_active Application Discontinuation
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