JP2000021882A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ダマシンプロセスによって形成される配線の
製造歩留まりを向上することができる技術を提供する。 【解決手段】 半導体ウエハSW1 の周辺部の本体チッ
プSCが形成されていない領域に、本体チップSCの第
1の溝パターンと同一工程で形成される第2の溝パター
ンを有するダミーチップDCを配置することにより、半
導体ウエハSW1上に堆積された金属膜の表面がCMP
によって均一に研磨されて、第1の溝パターンに埋め込
まれる金属膜のエロージョン現象およびディッシング現
象を抑制することができる。
製造歩留まりを向上することができる技術を提供する。 【解決手段】 半導体ウエハSW1 の周辺部の本体チッ
プSCが形成されていない領域に、本体チップSCの第
1の溝パターンと同一工程で形成される第2の溝パター
ンを有するダミーチップDCを配置することにより、半
導体ウエハSW1上に堆積された金属膜の表面がCMP
によって均一に研磨されて、第1の溝パターンに埋め込
まれる金属膜のエロージョン現象およびディッシング現
象を抑制することができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される多層配線を有する半導体集積回路装
置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される多層配線を有する半導体集積回路装
置に適用して有効な技術に関するものである。
【0002】
【従来の技術】0.2μm以下の設計ルールを用いて形成
される多層配線技術においては、配線を構成する金属膜
の加工および層間絶縁膜の埋め込みの難しさから、ダマ
シンプロセスが採用されている。
される多層配線技術においては、配線を構成する金属膜
の加工および層間絶縁膜の埋め込みの難しさから、ダマ
シンプロセスが採用されている。
【0003】次に、従来のダマシンプロセスの一例を図
10を用いて説明する。
10を用いて説明する。
【0004】まず、図10(a)に示すように、半導体
基板21上に形成された下層の電極(図示せず)の上に
層間絶縁膜22を堆積した後、レジストパターンをマス
クとして層間絶縁膜22をエッチングすることによっ
て、溝パターン23を層間絶縁膜22に形成し、次い
で、上記レジストパターンを除去した後、半導体基板2
1上に金属膜、例えば銅(Cu)膜24を堆積する。
基板21上に形成された下層の電極(図示せず)の上に
層間絶縁膜22を堆積した後、レジストパターンをマス
クとして層間絶縁膜22をエッチングすることによっ
て、溝パターン23を層間絶縁膜22に形成し、次い
で、上記レジストパターンを除去した後、半導体基板2
1上に金属膜、例えば銅(Cu)膜24を堆積する。
【0005】次に、図10(b)に示すように、化学的
機械研磨(Chemical Mechanical Polishing ;CMP)
技術を用いてCu膜24の表面を平坦化することによっ
て、層間絶縁膜22に設けられた溝パターン23にCu
膜24を埋め込み、Cu膜24によって上層の配線を構
成するものである。
機械研磨(Chemical Mechanical Polishing ;CMP)
技術を用いてCu膜24の表面を平坦化することによっ
て、層間絶縁膜22に設けられた溝パターン23にCu
膜24を埋め込み、Cu膜24によって上層の配線を構
成するものである。
【0006】なお、ダマシンプロセスについては、例え
ばプレスジャーナル発行「月刊セミコンダクター・ワー
ルド(Semiconductor World )」1996年12月号、
p124〜p154、プレスジャーナル発行「月刊セミ
コンダクター・ワールド(Semiconductor World )」1
998年2月号、p82〜p114などに記載されてい
る。
ばプレスジャーナル発行「月刊セミコンダクター・ワー
ルド(Semiconductor World )」1996年12月号、
p124〜p154、プレスジャーナル発行「月刊セミ
コンダクター・ワールド(Semiconductor World )」1
998年2月号、p82〜p114などに記載されてい
る。
【0007】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、Cu配線のダマシンプロ
セス(Cuダマシンプロセス)のCMP工程において、
ディッシング(Dishing)またはエロージョン(Erosion
)などの問題が生じた。
者が検討したところによると、Cu配線のダマシンプロ
セス(Cuダマシンプロセス)のCMP工程において、
ディッシング(Dishing)またはエロージョン(Erosion
)などの問題が生じた。
【0008】すなわち、図11に示すように、CMP装
置の研磨パッドのたわみなどによって、配線を構成する
Cu膜24の中央部分がへこむディッシングが生じる。
このディッシング量は、溝パターン23の配線密度また
は研磨条件などに依存するが、一般的には配線幅、すな
わち溝パターン23の幅に対してログスケールでリニア
な関係にある。
置の研磨パッドのたわみなどによって、配線を構成する
Cu膜24の中央部分がへこむディッシングが生じる。
このディッシング量は、溝パターン23の配線密度また
は研磨条件などに依存するが、一般的には配線幅、すな
わち溝パターン23の幅に対してログスケールでリニア
な関係にある。
【0009】一方、オーバー研磨をかけることにより、
ディッシングとは別に配線と配線との間にある層間絶縁
膜22の細い部分が研磨の荷重に耐えられずに削られて
しまい、配線の厚みそのものが薄くなってしまう現象が
エロージョンである。オーバー研磨量が多いほどエロー
ジョン量は顕著となるが、Cu膜24の成膜時の膜厚ば
らつきまたはCMP工程での研磨量のばらつきを考慮す
ると、必ずオーバー研磨は必要である。
ディッシングとは別に配線と配線との間にある層間絶縁
膜22の細い部分が研磨の荷重に耐えられずに削られて
しまい、配線の厚みそのものが薄くなってしまう現象が
エロージョンである。オーバー研磨量が多いほどエロー
ジョン量は顕著となるが、Cu膜24の成膜時の膜厚ば
らつきまたはCMP工程での研磨量のばらつきを考慮す
ると、必ずオーバー研磨は必要である。
【0010】さらに、図12(a)に示すように、Cu
膜が埋め込まれる溝パターンを有する本体チップSCで
研磨される余剰なCu研磨量と、上記本体チップSCが
形成されない半導体ウエハSW2 の周辺部で研磨される
余剰なCu研磨量とでは、大きな差が生じ、本体チップ
SCでジャスト研磨とすると、半導体ウエハSW2 の周
辺部にCu膜が残ってしまう。半導体ウエハSW2 の周
辺部にCu膜が残存すると、このCu膜が剥がれて異物
となり、製品歩留まりを低下させてしまう。
膜が埋め込まれる溝パターンを有する本体チップSCで
研磨される余剰なCu研磨量と、上記本体チップSCが
形成されない半導体ウエハSW2 の周辺部で研磨される
余剰なCu研磨量とでは、大きな差が生じ、本体チップ
SCでジャスト研磨とすると、半導体ウエハSW2 の周
辺部にCu膜が残ってしまう。半導体ウエハSW2 の周
辺部にCu膜が残存すると、このCu膜が剥がれて異物
となり、製品歩留まりを低下させてしまう。
【0011】従って、半導体ウエハSW2 の周辺部にお
いてCu膜を完全に除去するためには、図12(b)に
示すように、オーバー研磨が必要となるが、過剰なオー
バー研磨によって、半導体ウエハSW2 の一部でなく、
本体チップSCの全面においてエロージョンが生じてし
まう。
いてCu膜を完全に除去するためには、図12(b)に
示すように、オーバー研磨が必要となるが、過剰なオー
バー研磨によって、半導体ウエハSW2 の一部でなく、
本体チップSCの全面においてエロージョンが生じてし
まう。
【0012】上記ディッシングまたはエロージョンは、
Cu配線の抵抗値のばらつき、または設計上の抵抗値と
出来上がりの抵抗値に差違などを生じさせる。さらに、
Cu配線上に堆積される層間絶縁膜の平坦性が低下し、
層間絶縁膜に形成されるスルーホールの開孔不良、また
はこの層間絶縁膜上に形成される上層の配線に短絡不良
が生じる。
Cu配線の抵抗値のばらつき、または設計上の抵抗値と
出来上がりの抵抗値に差違などを生じさせる。さらに、
Cu配線上に堆積される層間絶縁膜の平坦性が低下し、
層間絶縁膜に形成されるスルーホールの開孔不良、また
はこの層間絶縁膜上に形成される上層の配線に短絡不良
が生じる。
【0013】本発明の目的は、ダマシンプロセスによっ
て形成される配線の製造歩留まりを向上することができ
る技術を提供することにある。
て形成される配線の製造歩留まりを向上することができ
る技術を提供することにある。
【0014】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0015】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0016】(1)本発明の半導体集積回路装置の製造
方法は、半導体ウエハ上に層間絶縁膜を形成する工程
と、本体チップ上の層間絶縁膜に第1の溝パターンを形
成し、同時に半導体ウエハの周辺部の本体チップが形成
されていない領域に設けられたダミーチップ上の層間絶
縁膜に第2の溝パターンを形成する工程と、半導体ウエ
ハ上に金属膜を堆積する工程と、金属膜の表面を化学的
機械研磨法によって研磨して、本体チップの第1の溝パ
ターンに金属膜を埋め込むことによって配線を形成し、
ダミーチップの第2の溝パターンに金属膜を埋め込む工
程とを有するものである。
方法は、半導体ウエハ上に層間絶縁膜を形成する工程
と、本体チップ上の層間絶縁膜に第1の溝パターンを形
成し、同時に半導体ウエハの周辺部の本体チップが形成
されていない領域に設けられたダミーチップ上の層間絶
縁膜に第2の溝パターンを形成する工程と、半導体ウエ
ハ上に金属膜を堆積する工程と、金属膜の表面を化学的
機械研磨法によって研磨して、本体チップの第1の溝パ
ターンに金属膜を埋め込むことによって配線を形成し、
ダミーチップの第2の溝パターンに金属膜を埋め込む工
程とを有するものである。
【0017】(2)また、本発明の半導体集積回路装置
は、半導体ウエハ上に層間絶縁膜を形成する工程と、本
体チップ上の層間絶縁膜に第1の溝パターンを形成し、
同時に半導体ウエハの周辺部の本体チップが形成されて
いない領域に設けられたダミーチップ上の層間絶縁膜に
第2の溝パターンを形成する工程と、半導体ウエハ上に
金属膜を堆積する工程と、金属膜の表面を化学的機械研
磨法によって研磨して、本体チップの第1の溝パターン
に金属膜を埋め込むことによって配線を形成し、ダミー
チップの第2の溝パターンに金属膜を埋め込む工程とを
有する製造方法によって形成されるものである。
は、半導体ウエハ上に層間絶縁膜を形成する工程と、本
体チップ上の層間絶縁膜に第1の溝パターンを形成し、
同時に半導体ウエハの周辺部の本体チップが形成されて
いない領域に設けられたダミーチップ上の層間絶縁膜に
第2の溝パターンを形成する工程と、半導体ウエハ上に
金属膜を堆積する工程と、金属膜の表面を化学的機械研
磨法によって研磨して、本体チップの第1の溝パターン
に金属膜を埋め込むことによって配線を形成し、ダミー
チップの第2の溝パターンに金属膜を埋め込む工程とを
有する製造方法によって形成されるものである。
【0018】上記した手段によれば、本体チップでのC
u膜の研磨量と半導体ウエハの周辺部でのCu膜の研磨
量がほぼ等しくなり、半導体ウエハの全面に堆積された
Cu膜の表面を均一に研磨することが可能となるので、
終点判定がとりやすくなり、オーバー研磨量を減少させ
ることができる。これによって、ディッシングおよびエ
ロージョンを抑制することができるので、Cu配線の抵
抗値のばらつきを抑え、設計上の抵抗値とほぼ同じ抵抗
値を有するCu配線を形成することができる。さらに、
Cu配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができる。
u膜の研磨量と半導体ウエハの周辺部でのCu膜の研磨
量がほぼ等しくなり、半導体ウエハの全面に堆積された
Cu膜の表面を均一に研磨することが可能となるので、
終点判定がとりやすくなり、オーバー研磨量を減少させ
ることができる。これによって、ディッシングおよびエ
ロージョンを抑制することができるので、Cu配線の抵
抗値のばらつきを抑え、設計上の抵抗値とほぼ同じ抵抗
値を有するCu配線を形成することができる。さらに、
Cu配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができる。
【0019】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0020】本発明の一実施の形態であるCMP技術を
用いたCuダマシンプロセスを図1〜図9を用いて説明
する。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。
用いたCuダマシンプロセスを図1〜図9を用いて説明
する。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。
【0021】図1は、本体チップSCにCu配線が埋め
込まれる第1の溝パターンが形成された半導体ウエハS
W1 の上面図および側面図を示す。本体チップSCと
は、半導体集積回路装置が形成された半導体チップであ
る。
込まれる第1の溝パターンが形成された半導体ウエハS
W1 の上面図および側面図を示す。本体チップSCと
は、半導体集積回路装置が形成された半導体チップであ
る。
【0022】図1に示すように、半導体ウエハSW1 の
周辺部の本体チップSCが形成されていない領域に、ダ
ミーチップDCが配置されている。このダミーチップD
Cには、本体チップSCのCu配線が埋め込まれる第1
の溝パターンと同一工程で形成された第2の溝パターン
が形成されている。
周辺部の本体チップSCが形成されていない領域に、ダ
ミーチップDCが配置されている。このダミーチップD
Cには、本体チップSCのCu配線が埋め込まれる第1
の溝パターンと同一工程で形成された第2の溝パターン
が形成されている。
【0023】すなわち、本体チップSCの第1の溝パタ
ーンと同一工程で形成された第2の溝パターンを有する
ダミーチップDCを、半導体ウエハSW1 の周辺部に設
けることによって、この後、半導体ウエハSW1 全面に
堆積された金属膜をCMPによって研磨する際、本体チ
ップSCでのCu膜の研磨量と半導体ウエハSW1 の周
辺部でのCu膜の研磨量とをほぼ同じとすることができ
る。
ーンと同一工程で形成された第2の溝パターンを有する
ダミーチップDCを、半導体ウエハSW1 の周辺部に設
けることによって、この後、半導体ウエハSW1 全面に
堆積された金属膜をCMPによって研磨する際、本体チ
ップSCでのCu膜の研磨量と半導体ウエハSW1 の周
辺部でのCu膜の研磨量とをほぼ同じとすることができ
る。
【0024】図2に、ダミーチップDCに形成される第
2の溝パターンの形状の一例を示す。第2の溝パターン
P1 は、本体チップSCに用いられている配線と同様な
線状であり、その幅は0.3〜10μm程度である。
2の溝パターンの形状の一例を示す。第2の溝パターン
P1 は、本体チップSCに用いられている配線と同様な
線状であり、その幅は0.3〜10μm程度である。
【0025】また、図3に、ダミーチップDCに形成さ
れる第2の溝パターンの形状の他の例を示す。第2の溝
パターンP2 は、一辺が1〜100μm程度のドット状
であり、ドット状の第2の溝パターンP2 を用いること
によって、CMPにおけるCu膜の耐剥がれを向上させ
ることができる。
れる第2の溝パターンの形状の他の例を示す。第2の溝
パターンP2 は、一辺が1〜100μm程度のドット状
であり、ドット状の第2の溝パターンP2 を用いること
によって、CMPにおけるCu膜の耐剥がれを向上させ
ることができる。
【0026】第2の溝パターンが形成される面積の割合
は本体チップSCでの配線密度に依存するが、本体チッ
プSCの配線密度が5〜30%程度であることから、ダ
ミーチップDCの面積に対する第2の溝パターンの面積
の占有割合が例えば約25%、またはそれ以下となるよ
うに、ダミーチップDCの第2の溝パターンの形状は設
計される。
は本体チップSCでの配線密度に依存するが、本体チッ
プSCの配線密度が5〜30%程度であることから、ダ
ミーチップDCの面積に対する第2の溝パターンの面積
の占有割合が例えば約25%、またはそれ以下となるよ
うに、ダミーチップDCの第2の溝パターンの形状は設
計される。
【0027】なお、ダミーチップDCに線状の第2の溝
パターンP1 を用いる場合は、本体チップSCの配線パ
ターンを用いてもよい。
パターンP1 を用いる場合は、本体チップSCの配線パ
ターンを用いてもよい。
【0028】次に、最小線幅が0.2μm以下のプロセス
で製造される本体チップの第2層目の配線の製造方法に
デュアルダマシンプロセスを適用した一例を図4〜図9
を用いて説明する。図中において、(a)は本体チップ
SCにおける半導体基板の要部断面図を示し、(b)は
ダミーチップDCにおける半導体基板の要部断面図を示
す。
で製造される本体チップの第2層目の配線の製造方法に
デュアルダマシンプロセスを適用した一例を図4〜図9
を用いて説明する。図中において、(a)は本体チップ
SCにおける半導体基板の要部断面図を示し、(b)は
ダミーチップDCにおける半導体基板の要部断面図を示
す。
【0029】まず、図4に示すように、本体チップSC
の半導体素子(図示せず)が形成された半導体基板1上
に半導体素子に接続された第1層目の配線M1 を形成す
る。なお、半導体素子と第1層目の配線M1 との間に
は、両者を絶縁するための層間絶縁膜2が形成されてお
り、ダミーチップDCにもこの層間絶縁膜2は形成され
ている。上記層間絶縁膜2は、例えば、酸化シリコン膜
および平坦化されたBPSG(Boron-doped Phospho Si
licate Glass)膜からなる積層膜によって構成されてい
る。
の半導体素子(図示せず)が形成された半導体基板1上
に半導体素子に接続された第1層目の配線M1 を形成す
る。なお、半導体素子と第1層目の配線M1 との間に
は、両者を絶縁するための層間絶縁膜2が形成されてお
り、ダミーチップDCにもこの層間絶縁膜2は形成され
ている。上記層間絶縁膜2は、例えば、酸化シリコン膜
および平坦化されたBPSG(Boron-doped Phospho Si
licate Glass)膜からなる積層膜によって構成されてい
る。
【0030】次に、半導体基板1上にプラズマCVD
(Chemical Vapor Deposition )法によって第1の窒化
シリコン膜3を堆積した後、プラズマCVD法によって
TEOS(Tetra Ethyl Ortho Silicate;Si(OC2
H5 )4 )をソースとした第1のTEOS膜4を堆積す
る。第1の窒化シリコン膜3の厚さは、例えば0.05〜
0.1μmであり、第1のTEOS膜4の厚さは、例え
ば、1.4μmである。
(Chemical Vapor Deposition )法によって第1の窒化
シリコン膜3を堆積した後、プラズマCVD法によって
TEOS(Tetra Ethyl Ortho Silicate;Si(OC2
H5 )4 )をソースとした第1のTEOS膜4を堆積す
る。第1の窒化シリコン膜3の厚さは、例えば0.05〜
0.1μmであり、第1のTEOS膜4の厚さは、例え
ば、1.4μmである。
【0031】さらに、第1のTEOS膜4上にプラズマ
CVD法によって第2の窒化シリコン膜5を堆積する。
第2の窒化シリコン膜5の厚さは、例えば0.1μmであ
る。
CVD法によって第2の窒化シリコン膜5を堆積する。
第2の窒化シリコン膜5の厚さは、例えば0.1μmであ
る。
【0032】次いで、レジストパターン(図示せず)を
マスクとして、後に第1層目の配線M1 と第2層目の配
線とを接続するための穴パターンが形成される領域の上
記第2の窒化シリコン膜5を除去する。
マスクとして、後に第1層目の配線M1 と第2層目の配
線とを接続するための穴パターンが形成される領域の上
記第2の窒化シリコン膜5を除去する。
【0033】次に、図5に示すように、SOG(Spin o
n Glass )膜6を回転塗布法によって第2の窒化シリコ
ン膜5上に成膜し、続いてプラズマCVD法によって第
2のTEOS膜7を堆積する。SOG膜6の厚さは、例
えば0.2μmであり、第2のTEOS膜7の厚さは、例
えば0.7μmである。
n Glass )膜6を回転塗布法によって第2の窒化シリコ
ン膜5上に成膜し、続いてプラズマCVD法によって第
2のTEOS膜7を堆積する。SOG膜6の厚さは、例
えば0.2μmであり、第2のTEOS膜7の厚さは、例
えば0.7μmである。
【0034】次に、レジストパターン8をマスクとし
て、第2層目の配線が形成される領域の上記第2のTE
OS膜7および上記SOG膜6を順次エッチングするこ
とによって、本体チップSCに第1の溝パターン9a、
ダミーチップDCに第2の溝パターン9bを形成する。
て、第2層目の配線が形成される領域の上記第2のTE
OS膜7および上記SOG膜6を順次エッチングするこ
とによって、本体チップSCに第1の溝パターン9a、
ダミーチップDCに第2の溝パターン9bを形成する。
【0035】次いで、図6に示すように、レジストパタ
ーン8および第2の窒化シリコン膜5をマスクとして、
上記第1のTEOS膜4および上記第1の窒化シリコン
膜3を順次エッチングすることによって、本体パターン
SCに穴パターン10を形成する。
ーン8および第2の窒化シリコン膜5をマスクとして、
上記第1のTEOS膜4および上記第1の窒化シリコン
膜3を順次エッチングすることによって、本体パターン
SCに穴パターン10を形成する。
【0036】次に、図7に示すように、レジストパター
ン8を除去した後、半導体基板1上に窒化チタン(Ti
N)膜11およびCu膜12を順次堆積する。TiN膜
11は、Cuの拡散を防ぐバリア膜である。
ン8を除去した後、半導体基板1上に窒化チタン(Ti
N)膜11およびCu膜12を順次堆積する。TiN膜
11は、Cuの拡散を防ぐバリア膜である。
【0037】次いで、図8に示すように、CMP装置に
よってCu膜12の表面を研磨し、続いてTiN膜11
の露出した表面を研磨して、本体チップSCの穴パター
ン10および第1の溝パターン9aにCu膜12および
TiN膜11を埋め込み、Cu膜12によって構成され
る第2層目の配線M2 を形成する。同時に、ダミーチッ
プDCの第2の溝パターン9bにCu膜12およびTi
N膜11を埋め込む。
よってCu膜12の表面を研磨し、続いてTiN膜11
の露出した表面を研磨して、本体チップSCの穴パター
ン10および第1の溝パターン9aにCu膜12および
TiN膜11を埋め込み、Cu膜12によって構成され
る第2層目の配線M2 を形成する。同時に、ダミーチッ
プDCの第2の溝パターン9bにCu膜12およびTi
N膜11を埋め込む。
【0038】次に、CMP装置を用いたCMP技術につ
いて説明する。
いて説明する。
【0039】図9(a)は、CMP装置に備わったプラ
テンの上面図であり、図9(b)は、図9(a)に記載
のプラテンの側面図である。13は半導体ウエハ、14
a,14bは加圧ヘッド、15は研磨定盤、16は研磨
パッド、17はドレッサ、18は供給ノズル、19はス
ラリである。
テンの上面図であり、図9(b)は、図9(a)に記載
のプラテンの側面図である。13は半導体ウエハ、14
a,14bは加圧ヘッド、15は研磨定盤、16は研磨
パッド、17はドレッサ、18は供給ノズル、19はス
ラリである。
【0040】まず、被研磨材料である半導体ウエハ13
は、真空吸引により加圧ヘッド14a,14bに装着さ
れた後、研磨定盤15に貼り付けれた研磨パッド16上
に押し付けられる。研磨パッド16の表面は、ドレッサ
17を用いてドレッシングされる。ドレッサ17にはダ
イヤモンド粒子が埋め込まれており、ドレッサ17は研
磨パッド16の表面を切削して平坦度を出すために用い
られる。
は、真空吸引により加圧ヘッド14a,14bに装着さ
れた後、研磨定盤15に貼り付けれた研磨パッド16上
に押し付けられる。研磨パッド16の表面は、ドレッサ
17を用いてドレッシングされる。ドレッサ17にはダ
イヤモンド粒子が埋め込まれており、ドレッサ17は研
磨パッド16の表面を切削して平坦度を出すために用い
られる。
【0041】半導体ウエハ13は、加圧ヘッド14a,
14bと共に回転し、同じく回転する研磨パッド16に
押し付けられて、半導体基板1上のCu膜12の表面を
研磨することによって、第1の溝パターン9aおよび第
2の溝パターン9bにCu膜12がそれぞれ埋め込まれ
る。
14bと共に回転し、同じく回転する研磨パッド16に
押し付けられて、半導体基板1上のCu膜12の表面を
研磨することによって、第1の溝パターン9aおよび第
2の溝パターン9bにCu膜12がそれぞれ埋め込まれ
る。
【0042】この際、供給ノズル18からスラリ19
が、例えば約20ml/分の速度で研磨パッド16上に
供給される。スラリには、例えばRodel社製のスラ
リ(商品名:QCTT1010)に酸化剤として約30
%の過酸化水素水(H2 O2 )を、Cuの防食剤として
約0.01%のベンゾトリアゾール(BTA)を混合した
薬液が用いられる。
が、例えば約20ml/分の速度で研磨パッド16上に
供給される。スラリには、例えばRodel社製のスラ
リ(商品名:QCTT1010)に酸化剤として約30
%の過酸化水素水(H2 O2 )を、Cuの防食剤として
約0.01%のベンゾトリアゾール(BTA)を混合した
薬液が用いられる。
【0043】研磨時の加圧ヘッド14a,14bおよび
研磨定盤15の回転数は、例えば共に30回/分であ
り、半導体ウエハ13および研磨定盤15の直径は、例
えばそれぞれ8インチおよび600nmである。半導体
ウエハ13は、例えば300gr/cm2 の圧力で研磨
パッド16の表面に押さえ付けられている。
研磨定盤15の回転数は、例えば共に30回/分であ
り、半導体ウエハ13および研磨定盤15の直径は、例
えばそれぞれ8インチおよび600nmである。半導体
ウエハ13は、例えば300gr/cm2 の圧力で研磨
パッド16の表面に押さえ付けられている。
【0044】Cu膜12の下層にバリア膜として設けら
れるTiN膜11は、Cu膜12のCMPに用いられる
市販のスラリで容易に研磨することができるので、Cu
膜12と同様にTiN膜11も研磨できる。
れるTiN膜11は、Cu膜12のCMPに用いられる
市販のスラリで容易に研磨することができるので、Cu
膜12と同様にTiN膜11も研磨できる。
【0045】上記CMPでのCu膜12およびTiN膜
11の終点検出は、例えば研磨速度の変化によって判定
することができる。すなわち、第1の溝パターン9aお
よび第2の溝パターン9b以外のCu膜12およびTi
N膜11がCMPによって切削されて上記第2のTEO
S膜7の表面が露出すると、急に研磨速度が低下する。
この時点がジャスト研磨と判断されてCMPは終了す
る。
11の終点検出は、例えば研磨速度の変化によって判定
することができる。すなわち、第1の溝パターン9aお
よび第2の溝パターン9b以外のCu膜12およびTi
N膜11がCMPによって切削されて上記第2のTEO
S膜7の表面が露出すると、急に研磨速度が低下する。
この時点がジャスト研磨と判断されてCMPは終了す
る。
【0046】なお、本実施の形態では、デュアルダマシ
ンプロセスに適用した場合について説明したが、シング
ルダマシンプロセスに適用可能である。
ンプロセスに適用した場合について説明したが、シング
ルダマシンプロセスに適用可能である。
【0047】また、本実施の形態では、多層配線におけ
る第2層目の配線の製造方法に適用した場合について説
明したが、多層配線における第1層目の配線または第2
層目よりも上層の配線の製造方法、ならびに単層配線の
製造方法にも適用可能である。
る第2層目の配線の製造方法に適用した場合について説
明したが、多層配線における第1層目の配線または第2
層目よりも上層の配線の製造方法、ならびに単層配線の
製造方法にも適用可能である。
【0048】このように、本実施の形態によれば、本体
チップSCでのCu膜12の研磨量と半導体ウエハSW
1 の周辺部でのCu膜12の研磨量がほぼ同じとなるの
で、半導体ウエハSW1 の全面に堆積されたCu膜12
の表面を均一に研磨することが可能となるので、終点判
定がとりやすくなり、オーバー研磨量を減少させること
ができる。これによって、ディッシングおよびエロージ
ョンを抑制することができるので、Cu膜12によって
構成される第2層目の配線の抵抗値のばらつきを抑え、
設計上の抵抗値とほぼ同じ抵抗値を有する第2層目の配
線を形成することができる。さらに、第2層目の配線上
に堆積される層間絶縁膜の平坦性が向上して、この層間
絶縁膜に形成されるスルーホールの開孔不良および層間
絶縁膜上に形成される第3層目の配線の短絡不良を防ぐ
ことができる。また、オーバー研磨の時間を短縮するこ
とができるので、CMP工程でのスループットが向上す
る。
チップSCでのCu膜12の研磨量と半導体ウエハSW
1 の周辺部でのCu膜12の研磨量がほぼ同じとなるの
で、半導体ウエハSW1 の全面に堆積されたCu膜12
の表面を均一に研磨することが可能となるので、終点判
定がとりやすくなり、オーバー研磨量を減少させること
ができる。これによって、ディッシングおよびエロージ
ョンを抑制することができるので、Cu膜12によって
構成される第2層目の配線の抵抗値のばらつきを抑え、
設計上の抵抗値とほぼ同じ抵抗値を有する第2層目の配
線を形成することができる。さらに、第2層目の配線上
に堆積される層間絶縁膜の平坦性が向上して、この層間
絶縁膜に形成されるスルーホールの開孔不良および層間
絶縁膜上に形成される第3層目の配線の短絡不良を防ぐ
ことができる。また、オーバー研磨の時間を短縮するこ
とができるので、CMP工程でのスループットが向上す
る。
【0049】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0050】例えば、前記実施の形態では、Cu膜によ
って構成される配線に適用した場合について説明した
が、他の金属膜、例えばタングステン膜、モリブデン膜
またはアルミニウム合金膜などによって構成される配線
に適用可能である。
って構成される配線に適用した場合について説明した
が、他の金属膜、例えばタングステン膜、モリブデン膜
またはアルミニウム合金膜などによって構成される配線
に適用可能である。
【0051】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0052】本発明によれば、ダマシンプロセスにおけ
るCMP工程でのディッシングおよびエロージョンを抑
制することが可能となるので、溝パターンに形成される
配線の抵抗値のばらつきを抑え、設計上の抵抗値とほぼ
同じ抵抗値を有する配線を形成することができる。さら
に、配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができるので、配線工程での製造歩留まり
を向上することができる。
るCMP工程でのディッシングおよびエロージョンを抑
制することが可能となるので、溝パターンに形成される
配線の抵抗値のばらつきを抑え、設計上の抵抗値とほぼ
同じ抵抗値を有する配線を形成することができる。さら
に、配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができるので、配線工程での製造歩留まり
を向上することができる。
【図1】本発明の一実施の形態であるダマシンプロセス
のCMP技術を説明するための半導体ウエハの上面図お
よび側面図である。
のCMP技術を説明するための半導体ウエハの上面図お
よび側面図である。
【図2】半導体ウエハの周辺部に設けられるダミーチッ
プの一例を示す平面図である。
プの一例を示す平面図である。
【図3】半導体ウエハの周辺部に設けられるダミーチッ
プの他の例を示す平面図である。
プの他の例を示す平面図である。
【図4】本発明の一実施の形態であるダマシンプロセス
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態であるダマシンプロセス
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図6】本発明の一実施の形態であるダマシンプロセス
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図7】本発明の一実施の形態であるダマシンプロセス
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図8】本発明の一実施の形態であるダマシンプロセス
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のCMP技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図9】本発明の一実施の形態で用いられるCMP装置
の模式図であり、(a)は上面図、(b)は要部側面図
である。
の模式図であり、(a)は上面図、(b)は要部側面図
である。
【図10】本発明者が検討したダマシンプロセスのCM
P技術を用いて形成される埋め込み配線を示す半導体基
板の要部断面図である。
P技術を用いて形成される埋め込み配線を示す半導体基
板の要部断面図である。
【図11】本発明者が検討したダマシンプロセスのCM
P技術を用いて形成される埋め込み配線で生じるディッ
シングおよびエロージョン現象を説明するための半導体
基板の要部断面図である。
P技術を用いて形成される埋め込み配線で生じるディッ
シングおよびエロージョン現象を説明するための半導体
基板の要部断面図である。
【図12】本発明者が検討したダマシンプロセスのCM
P技術を用いて形成された埋め込み配線を有する半導体
ウエハで生じるエロージョン現象を説明するための半導
体基板の要部断面図である。
P技術を用いて形成された埋め込み配線を有する半導体
ウエハで生じるエロージョン現象を説明するための半導
体基板の要部断面図である。
1 半導体基板 2 層間絶縁膜 3 第1の窒化シリコン膜 4 第1のTEOS膜 5 第2の窒化シリコン膜 6 SOG膜 7 第2のTEOS膜 8 レジストパターン 9a 第1の溝パターン 9b 第2の溝パターン 10 穴パターン 11 窒化チタン(TiN)膜 12 銅(Cu)膜 13 半導体ウエハ 14a 加圧ヘッド 14b 加圧ヘッド 15 研磨定盤 16 研磨パッド 17 ドレッサ 18 供給ノズル 19 スラリ 21 半導体基板 22 層間絶縁膜 23 溝パターン 24 銅(Cu)膜 SW1 半導体ウエハ SW2 半導体ウエハ SC 本体チップ DC ダミーチップ P1 第2の溝パターン P2 第2の溝パターン M1 第1層目の配線 M2 第2層目の配線
フロントページの続き (72)発明者 野並 秀顕 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 Fターム(参考) 5F004 AA00 5F033 AA00 AA19 AA64 AA65 AA66 BA15 BA17 BA25 BA37 BA41 BA44 CA01 DA01 DA34 DA36 EA03 EA05 EA25 EA27 EA28 EA33
Claims (7)
- 【請求項1】 ダマシンプロセスによって配線を形成す
る半導体集積回路装置の製造方法であって、半導体ウエ
ハ上に層間絶縁膜を形成する工程と、本体チップ上の前
記層間絶縁膜に第1の溝パターンを形成し、同時に前記
半導体ウエハの周辺部の前記本体チップが形成されてい
ない領域に設けられたダミーチップ上の前記層間絶縁膜
に第2の溝パターンを形成する工程と、前記半導体ウエ
ハ上に金属膜を堆積する工程と、前記金属膜の表面を化
学的機械研磨法によって研磨し、前記本体チップの前記
第1の溝パターンに前記金属膜を埋め込むことによって
前記配線を形成し、前記ダミーチップの前記第2の溝パ
ターンに前記金属膜を埋め込む工程とを有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項2】 請求項1記載の半導体集積回路装置の製
造方法において、前記ダミーチップに形成される前記第
2の溝パターンの形状は、0.3〜10μm程度の幅を有
する線状であることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項3】 請求項1記載の半導体集積回路装置の製
造方法において、前記ダミーチップに形成される前記第
2の溝パターンの形状は、一辺が1〜100μmのドッ
ト状であることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項4】 請求項1、2または3記載の半導体集積
回路装置の製造方法において、前記ダミーチップの総面
積に対する前記第2の溝パターンの面積占有率は、25
%以下であることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項5】 請求項1記載の半導体集積回路装置の製
造方法において、前記金属膜の下層にバリア膜が設けら
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項6】 請求項1記載の半導体集積回路装置の製
造方法において、前記金属膜は銅、タングステン、モリ
ブデンまたはアルミニウム合金であることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項7】 ダマシンプロセスによって形成される配
線を有する半導体集積回路装置であって、半導体ウエハ
上に層間絶縁膜を形成する工程と、本体チップ上の前記
層間絶縁膜に第1の溝パターンを形成し、同時に前記半
導体ウエハの周辺部の前記本体チップが形成されていな
い領域に設けられたダミーチップ上の前記層間絶縁膜に
第2の溝パターンを形成する工程と、前記半導体ウエハ
上に金属膜を堆積する工程と、前記金属膜の表面を化学
的機械研磨法によって研磨し、前記本体チップの前記第
1の溝パターンに前記金属膜を埋め込むことによって前
記配線を形成し、前記ダミーチップの前記第2の溝パタ
ーンに前記金属膜を埋め込む工程とを有する製造方法に
よって形成されることを特徴とする半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10185810A JP2000021882A (ja) | 1998-07-01 | 1998-07-01 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10185810A JP2000021882A (ja) | 1998-07-01 | 1998-07-01 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000021882A true JP2000021882A (ja) | 2000-01-21 |
Family
ID=16177297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10185810A Pending JP2000021882A (ja) | 1998-07-01 | 1998-07-01 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000021882A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6480017B2 (en) | 2000-09-22 | 2002-11-12 | Oki Electric Industry Co., Ltd. | Evaluating pattern for measuring an erosion of a semiconductor wafer polished by a chemical mechanical polishing |
JP2003017559A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体ウエハ装置およびその製造方法 |
WO2004053951A1 (ja) * | 2002-12-10 | 2004-06-24 | Nikon Corporation | 露光方法及び露光装置並びにデバイス製造方法 |
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US7250365B2 (en) | 2001-04-17 | 2007-07-31 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
JP2007306018A (ja) * | 2007-07-09 | 2007-11-22 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
JP2012033840A (ja) * | 2010-08-03 | 2012-02-16 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2012222150A (ja) * | 2011-04-08 | 2012-11-12 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
US8618604B2 (en) | 2009-10-15 | 2013-12-31 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
-
1998
- 1998-07-01 JP JP10185810A patent/JP2000021882A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100873759B1 (ko) * | 2001-04-17 | 2008-12-15 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치의 제조 방법 |
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DE102010042383B4 (de) | 2009-10-15 | 2018-08-16 | Mitsubishi Electric Corp. | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
JP2012033840A (ja) * | 2010-08-03 | 2012-02-16 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2012222150A (ja) * | 2011-04-08 | 2012-11-12 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
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