JP2000021882A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ダマシンプロセスによって形成される配線の
製造歩留まりを向上することができる技術を提供する。 【解決手段】 半導体ウエハＳＷ1 の周辺部の本体チッ
プＳＣが形成されていない領域に、本体チップＳＣの第
１の溝パターンと同一工程で形成される第２の溝パター
ンを有するダミーチップＤＣを配置することにより、半
導体ウエハＳＷ1上に堆積された金属膜の表面がＣＭＰ
によって均一に研磨されて、第１の溝パターンに埋め込
まれる金属膜のエロージョン現象およびディッシング現
象を抑制することができる。
製造歩留まりを向上することができる技術を提供する。 【解決手段】 半導体ウエハＳＷ1 の周辺部の本体チッ
プＳＣが形成されていない領域に、本体チップＳＣの第
１の溝パターンと同一工程で形成される第２の溝パター
ンを有するダミーチップＤＣを配置することにより、半
導体ウエハＳＷ1上に堆積された金属膜の表面がＣＭＰ
によって均一に研磨されて、第１の溝パターンに埋め込
まれる金属膜のエロージョン現象およびディッシング現
象を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される多層配線を有する半導体集積回路装
置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される多層配線を有する半導体集積回路装
置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】0.２μｍ以下の設計ルールを用いて形成
される多層配線技術においては、配線を構成する金属膜
の加工および層間絶縁膜の埋め込みの難しさから、ダマ
シンプロセスが採用されている。
される多層配線技術においては、配線を構成する金属膜
の加工および層間絶縁膜の埋め込みの難しさから、ダマ
シンプロセスが採用されている。
【０００３】次に、従来のダマシンプロセスの一例を図
１０を用いて説明する。
１０を用いて説明する。
【０００４】まず、図１０（ａ）に示すように、半導体
基板２１上に形成された下層の電極（図示せず）の上に
層間絶縁膜２２を堆積した後、レジストパターンをマス
クとして層間絶縁膜２２をエッチングすることによっ
て、溝パターン２３を層間絶縁膜２２に形成し、次い
で、上記レジストパターンを除去した後、半導体基板２
１上に金属膜、例えば銅（Ｃｕ）膜２４を堆積する。
基板２１上に形成された下層の電極（図示せず）の上に
層間絶縁膜２２を堆積した後、レジストパターンをマス
クとして層間絶縁膜２２をエッチングすることによっ
て、溝パターン２３を層間絶縁膜２２に形成し、次い
で、上記レジストパターンを除去した後、半導体基板２
１上に金属膜、例えば銅（Ｃｕ）膜２４を堆積する。
【０００５】次に、図１０（ｂ）に示すように、化学的
機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）
技術を用いてＣｕ膜２４の表面を平坦化することによっ
て、層間絶縁膜２２に設けられた溝パターン２３にＣｕ
膜２４を埋め込み、Ｃｕ膜２４によって上層の配線を構
成するものである。
機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）
技術を用いてＣｕ膜２４の表面を平坦化することによっ
て、層間絶縁膜２２に設けられた溝パターン２３にＣｕ
膜２４を埋め込み、Ｃｕ膜２４によって上層の配線を構
成するものである。
【０００６】なお、ダマシンプロセスについては、例え
ばプレスジャーナル発行「月刊セミコンダクター・ワー
ルド（Semiconductor World ）」１９９６年１２月号、
ｐ１２４〜ｐ１５４、プレスジャーナル発行「月刊セミ
コンダクター・ワールド（Semiconductor World ）」１
９９８年２月号、ｐ８２〜ｐ１１４などに記載されてい
る。
ばプレスジャーナル発行「月刊セミコンダクター・ワー
ルド（Semiconductor World ）」１９９６年１２月号、
ｐ１２４〜ｐ１５４、プレスジャーナル発行「月刊セミ
コンダクター・ワールド（Semiconductor World ）」１
９９８年２月号、ｐ８２〜ｐ１１４などに記載されてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、Ｃｕ配線のダマシンプロ
セス（Ｃｕダマシンプロセス）のＣＭＰ工程において、
ディッシング（Dishing）またはエロージョン（Erosion
）などの問題が生じた。
者が検討したところによると、Ｃｕ配線のダマシンプロ
セス（Ｃｕダマシンプロセス）のＣＭＰ工程において、
ディッシング（Dishing）またはエロージョン（Erosion
）などの問題が生じた。
【０００８】すなわち、図１１に示すように、ＣＭＰ装
置の研磨パッドのたわみなどによって、配線を構成する
Ｃｕ膜２４の中央部分がへこむディッシングが生じる。
このディッシング量は、溝パターン２３の配線密度また
は研磨条件などに依存するが、一般的には配線幅、すな
わち溝パターン２３の幅に対してログスケールでリニア
な関係にある。
置の研磨パッドのたわみなどによって、配線を構成する
Ｃｕ膜２４の中央部分がへこむディッシングが生じる。
このディッシング量は、溝パターン２３の配線密度また
は研磨条件などに依存するが、一般的には配線幅、すな
わち溝パターン２３の幅に対してログスケールでリニア
な関係にある。
【０００９】一方、オーバー研磨をかけることにより、
ディッシングとは別に配線と配線との間にある層間絶縁
膜２２の細い部分が研磨の荷重に耐えられずに削られて
しまい、配線の厚みそのものが薄くなってしまう現象が
エロージョンである。オーバー研磨量が多いほどエロー
ジョン量は顕著となるが、Ｃｕ膜２４の成膜時の膜厚ば
らつきまたはＣＭＰ工程での研磨量のばらつきを考慮す
ると、必ずオーバー研磨は必要である。
ディッシングとは別に配線と配線との間にある層間絶縁
膜２２の細い部分が研磨の荷重に耐えられずに削られて
しまい、配線の厚みそのものが薄くなってしまう現象が
エロージョンである。オーバー研磨量が多いほどエロー
ジョン量は顕著となるが、Ｃｕ膜２４の成膜時の膜厚ば
らつきまたはＣＭＰ工程での研磨量のばらつきを考慮す
ると、必ずオーバー研磨は必要である。
【００１０】さらに、図１２（ａ）に示すように、Ｃｕ
膜が埋め込まれる溝パターンを有する本体チップＳＣで
研磨される余剰なＣｕ研磨量と、上記本体チップＳＣが
形成されない半導体ウエハＳＷ2 の周辺部で研磨される
余剰なＣｕ研磨量とでは、大きな差が生じ、本体チップ
ＳＣでジャスト研磨とすると、半導体ウエハＳＷ2 の周
辺部にＣｕ膜が残ってしまう。半導体ウエハＳＷ2 の周
辺部にＣｕ膜が残存すると、このＣｕ膜が剥がれて異物
となり、製品歩留まりを低下させてしまう。
膜が埋め込まれる溝パターンを有する本体チップＳＣで
研磨される余剰なＣｕ研磨量と、上記本体チップＳＣが
形成されない半導体ウエハＳＷ2 の周辺部で研磨される
余剰なＣｕ研磨量とでは、大きな差が生じ、本体チップ
ＳＣでジャスト研磨とすると、半導体ウエハＳＷ2 の周
辺部にＣｕ膜が残ってしまう。半導体ウエハＳＷ2 の周
辺部にＣｕ膜が残存すると、このＣｕ膜が剥がれて異物
となり、製品歩留まりを低下させてしまう。
【００１１】従って、半導体ウエハＳＷ2 の周辺部にお
いてＣｕ膜を完全に除去するためには、図１２（ｂ）に
示すように、オーバー研磨が必要となるが、過剰なオー
バー研磨によって、半導体ウエハＳＷ2 の一部でなく、
本体チップＳＣの全面においてエロージョンが生じてし
まう。
いてＣｕ膜を完全に除去するためには、図１２（ｂ）に
示すように、オーバー研磨が必要となるが、過剰なオー
バー研磨によって、半導体ウエハＳＷ2 の一部でなく、
本体チップＳＣの全面においてエロージョンが生じてし
まう。
【００１２】上記ディッシングまたはエロージョンは、
Ｃｕ配線の抵抗値のばらつき、または設計上の抵抗値と
出来上がりの抵抗値に差違などを生じさせる。さらに、
Ｃｕ配線上に堆積される層間絶縁膜の平坦性が低下し、
層間絶縁膜に形成されるスルーホールの開孔不良、また
はこの層間絶縁膜上に形成される上層の配線に短絡不良
が生じる。
Ｃｕ配線の抵抗値のばらつき、または設計上の抵抗値と
出来上がりの抵抗値に差違などを生じさせる。さらに、
Ｃｕ配線上に堆積される層間絶縁膜の平坦性が低下し、
層間絶縁膜に形成されるスルーホールの開孔不良、また
はこの層間絶縁膜上に形成される上層の配線に短絡不良
が生じる。
【００１３】本発明の目的は、ダマシンプロセスによっ
て形成される配線の製造歩留まりを向上することができ
る技術を提供することにある。
て形成される配線の製造歩留まりを向上することができ
る技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】（１）本発明の半導体集積回路装置の製造
方法は、半導体ウエハ上に層間絶縁膜を形成する工程
と、本体チップ上の層間絶縁膜に第１の溝パターンを形
成し、同時に半導体ウエハの周辺部の本体チップが形成
されていない領域に設けられたダミーチップ上の層間絶
縁膜に第２の溝パターンを形成する工程と、半導体ウエ
ハ上に金属膜を堆積する工程と、金属膜の表面を化学的
機械研磨法によって研磨して、本体チップの第１の溝パ
ターンに金属膜を埋め込むことによって配線を形成し、
ダミーチップの第２の溝パターンに金属膜を埋め込む工
程とを有するものである。
方法は、半導体ウエハ上に層間絶縁膜を形成する工程
と、本体チップ上の層間絶縁膜に第１の溝パターンを形
成し、同時に半導体ウエハの周辺部の本体チップが形成
されていない領域に設けられたダミーチップ上の層間絶
縁膜に第２の溝パターンを形成する工程と、半導体ウエ
ハ上に金属膜を堆積する工程と、金属膜の表面を化学的
機械研磨法によって研磨して、本体チップの第１の溝パ
ターンに金属膜を埋め込むことによって配線を形成し、
ダミーチップの第２の溝パターンに金属膜を埋め込む工
程とを有するものである。
【００１７】（２）また、本発明の半導体集積回路装置
は、半導体ウエハ上に層間絶縁膜を形成する工程と、本
体チップ上の層間絶縁膜に第１の溝パターンを形成し、
同時に半導体ウエハの周辺部の本体チップが形成されて
いない領域に設けられたダミーチップ上の層間絶縁膜に
第２の溝パターンを形成する工程と、半導体ウエハ上に
金属膜を堆積する工程と、金属膜の表面を化学的機械研
磨法によって研磨して、本体チップの第１の溝パターン
に金属膜を埋め込むことによって配線を形成し、ダミー
チップの第２の溝パターンに金属膜を埋め込む工程とを
有する製造方法によって形成されるものである。
は、半導体ウエハ上に層間絶縁膜を形成する工程と、本
体チップ上の層間絶縁膜に第１の溝パターンを形成し、
同時に半導体ウエハの周辺部の本体チップが形成されて
いない領域に設けられたダミーチップ上の層間絶縁膜に
第２の溝パターンを形成する工程と、半導体ウエハ上に
金属膜を堆積する工程と、金属膜の表面を化学的機械研
磨法によって研磨して、本体チップの第１の溝パターン
に金属膜を埋め込むことによって配線を形成し、ダミー
チップの第２の溝パターンに金属膜を埋め込む工程とを
有する製造方法によって形成されるものである。
【００１８】上記した手段によれば、本体チップでのＣ
ｕ膜の研磨量と半導体ウエハの周辺部でのＣｕ膜の研磨
量がほぼ等しくなり、半導体ウエハの全面に堆積された
Ｃｕ膜の表面を均一に研磨することが可能となるので、
終点判定がとりやすくなり、オーバー研磨量を減少させ
ることができる。これによって、ディッシングおよびエ
ロージョンを抑制することができるので、Ｃｕ配線の抵
抗値のばらつきを抑え、設計上の抵抗値とほぼ同じ抵抗
値を有するＣｕ配線を形成することができる。さらに、
Ｃｕ配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができる。
ｕ膜の研磨量と半導体ウエハの周辺部でのＣｕ膜の研磨
量がほぼ等しくなり、半導体ウエハの全面に堆積された
Ｃｕ膜の表面を均一に研磨することが可能となるので、
終点判定がとりやすくなり、オーバー研磨量を減少させ
ることができる。これによって、ディッシングおよびエ
ロージョンを抑制することができるので、Ｃｕ配線の抵
抗値のばらつきを抑え、設計上の抵抗値とほぼ同じ抵抗
値を有するＣｕ配線を形成することができる。さらに、
Ｃｕ配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２０】本発明の一実施の形態であるＣＭＰ技術を
用いたＣｕダマシンプロセスを図１〜図９を用いて説明
する。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。
用いたＣｕダマシンプロセスを図１〜図９を用いて説明
する。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。
【００２１】図１は、本体チップＳＣにＣｕ配線が埋め
込まれる第１の溝パターンが形成された半導体ウエハＳ
Ｗ1 の上面図および側面図を示す。本体チップＳＣと
は、半導体集積回路装置が形成された半導体チップであ
る。
込まれる第１の溝パターンが形成された半導体ウエハＳ
Ｗ1 の上面図および側面図を示す。本体チップＳＣと
は、半導体集積回路装置が形成された半導体チップであ
る。
【００２２】図１に示すように、半導体ウエハＳＷ1 の
周辺部の本体チップＳＣが形成されていない領域に、ダ
ミーチップＤＣが配置されている。このダミーチップＤ
Ｃには、本体チップＳＣのＣｕ配線が埋め込まれる第１
の溝パターンと同一工程で形成された第２の溝パターン
が形成されている。
周辺部の本体チップＳＣが形成されていない領域に、ダ
ミーチップＤＣが配置されている。このダミーチップＤ
Ｃには、本体チップＳＣのＣｕ配線が埋め込まれる第１
の溝パターンと同一工程で形成された第２の溝パターン
が形成されている。
【００２３】すなわち、本体チップＳＣの第１の溝パタ
ーンと同一工程で形成された第２の溝パターンを有する
ダミーチップＤＣを、半導体ウエハＳＷ1 の周辺部に設
けることによって、この後、半導体ウエハＳＷ1 全面に
堆積された金属膜をＣＭＰによって研磨する際、本体チ
ップＳＣでのＣｕ膜の研磨量と半導体ウエハＳＷ1 の周
辺部でのＣｕ膜の研磨量とをほぼ同じとすることができ
る。
ーンと同一工程で形成された第２の溝パターンを有する
ダミーチップＤＣを、半導体ウエハＳＷ1 の周辺部に設
けることによって、この後、半導体ウエハＳＷ1 全面に
堆積された金属膜をＣＭＰによって研磨する際、本体チ
ップＳＣでのＣｕ膜の研磨量と半導体ウエハＳＷ1 の周
辺部でのＣｕ膜の研磨量とをほぼ同じとすることができ
る。
【００２４】図２に、ダミーチップＤＣに形成される第
２の溝パターンの形状の一例を示す。第２の溝パターン
Ｐ1 は、本体チップＳＣに用いられている配線と同様な
線状であり、その幅は0.３〜１０μｍ程度である。
２の溝パターンの形状の一例を示す。第２の溝パターン
Ｐ1 は、本体チップＳＣに用いられている配線と同様な
線状であり、その幅は0.３〜１０μｍ程度である。
【００２５】また、図３に、ダミーチップＤＣに形成さ
れる第２の溝パターンの形状の他の例を示す。第２の溝
パターンＰ2 は、一辺が１〜１００μｍ程度のドット状
であり、ドット状の第２の溝パターンＰ2 を用いること
によって、ＣＭＰにおけるＣｕ膜の耐剥がれを向上させ
ることができる。
れる第２の溝パターンの形状の他の例を示す。第２の溝
パターンＰ2 は、一辺が１〜１００μｍ程度のドット状
であり、ドット状の第２の溝パターンＰ2 を用いること
によって、ＣＭＰにおけるＣｕ膜の耐剥がれを向上させ
ることができる。
【００２６】第２の溝パターンが形成される面積の割合
は本体チップＳＣでの配線密度に依存するが、本体チッ
プＳＣの配線密度が５〜３０％程度であることから、ダ
ミーチップＤＣの面積に対する第２の溝パターンの面積
の占有割合が例えば約２５％、またはそれ以下となるよ
うに、ダミーチップＤＣの第２の溝パターンの形状は設
計される。
は本体チップＳＣでの配線密度に依存するが、本体チッ
プＳＣの配線密度が５〜３０％程度であることから、ダ
ミーチップＤＣの面積に対する第２の溝パターンの面積
の占有割合が例えば約２５％、またはそれ以下となるよ
うに、ダミーチップＤＣの第２の溝パターンの形状は設
計される。
【００２７】なお、ダミーチップＤＣに線状の第２の溝
パターンＰ1 を用いる場合は、本体チップＳＣの配線パ
ターンを用いてもよい。
パターンＰ1 を用いる場合は、本体チップＳＣの配線パ
ターンを用いてもよい。
【００２８】次に、最小線幅が0.２μｍ以下のプロセス
で製造される本体チップの第２層目の配線の製造方法に
デュアルダマシンプロセスを適用した一例を図４〜図９
を用いて説明する。図中において、（ａ）は本体チップ
ＳＣにおける半導体基板の要部断面図を示し、（ｂ）は
ダミーチップＤＣにおける半導体基板の要部断面図を示
す。
で製造される本体チップの第２層目の配線の製造方法に
デュアルダマシンプロセスを適用した一例を図４〜図９
を用いて説明する。図中において、（ａ）は本体チップ
ＳＣにおける半導体基板の要部断面図を示し、（ｂ）は
ダミーチップＤＣにおける半導体基板の要部断面図を示
す。
【００２９】まず、図４に示すように、本体チップＳＣ
の半導体素子（図示せず）が形成された半導体基板１上
に半導体素子に接続された第１層目の配線Ｍ1 を形成す
る。なお、半導体素子と第１層目の配線Ｍ1 との間に
は、両者を絶縁するための層間絶縁膜２が形成されてお
り、ダミーチップＤＣにもこの層間絶縁膜２は形成され
ている。上記層間絶縁膜２は、例えば、酸化シリコン膜
および平坦化されたＢＰＳＧ（Boron-doped Phospho Si
licate Glass）膜からなる積層膜によって構成されてい
る。
の半導体素子（図示せず）が形成された半導体基板１上
に半導体素子に接続された第１層目の配線Ｍ1 を形成す
る。なお、半導体素子と第１層目の配線Ｍ1 との間に
は、両者を絶縁するための層間絶縁膜２が形成されてお
り、ダミーチップＤＣにもこの層間絶縁膜２は形成され
ている。上記層間絶縁膜２は、例えば、酸化シリコン膜
および平坦化されたＢＰＳＧ（Boron-doped Phospho Si
licate Glass）膜からなる積層膜によって構成されてい
る。
【００３０】次に、半導体基板１上にプラズマＣＶＤ
（Chemical Vapor Deposition ）法によって第１の窒化
シリコン膜３を堆積した後、プラズマＣＶＤ法によって
ＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ2
Ｈ5 ）4 ）をソースとした第１のＴＥＯＳ膜４を堆積す
る。第１の窒化シリコン膜３の厚さは、例えば0.０５〜
0.１μｍであり、第１のＴＥＯＳ膜４の厚さは、例え
ば、1.４μｍである。
（Chemical Vapor Deposition ）法によって第１の窒化
シリコン膜３を堆積した後、プラズマＣＶＤ法によって
ＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ2
Ｈ5 ）4 ）をソースとした第１のＴＥＯＳ膜４を堆積す
る。第１の窒化シリコン膜３の厚さは、例えば0.０５〜
0.１μｍであり、第１のＴＥＯＳ膜４の厚さは、例え
ば、1.４μｍである。
【００３１】さらに、第１のＴＥＯＳ膜４上にプラズマ
ＣＶＤ法によって第２の窒化シリコン膜５を堆積する。
第２の窒化シリコン膜５の厚さは、例えば0.１μｍであ
る。
ＣＶＤ法によって第２の窒化シリコン膜５を堆積する。
第２の窒化シリコン膜５の厚さは、例えば0.１μｍであ
る。
【００３２】次いで、レジストパターン（図示せず）を
マスクとして、後に第１層目の配線Ｍ1 と第２層目の配
線とを接続するための穴パターンが形成される領域の上
記第２の窒化シリコン膜５を除去する。
マスクとして、後に第１層目の配線Ｍ1 と第２層目の配
線とを接続するための穴パターンが形成される領域の上
記第２の窒化シリコン膜５を除去する。
【００３３】次に、図５に示すように、ＳＯＧ（Spin o
n Glass ）膜６を回転塗布法によって第２の窒化シリコ
ン膜５上に成膜し、続いてプラズマＣＶＤ法によって第
２のＴＥＯＳ膜７を堆積する。ＳＯＧ膜６の厚さは、例
えば0.２μｍであり、第２のＴＥＯＳ膜７の厚さは、例
えば0.７μｍである。
n Glass ）膜６を回転塗布法によって第２の窒化シリコ
ン膜５上に成膜し、続いてプラズマＣＶＤ法によって第
２のＴＥＯＳ膜７を堆積する。ＳＯＧ膜６の厚さは、例
えば0.２μｍであり、第２のＴＥＯＳ膜７の厚さは、例
えば0.７μｍである。
【００３４】次に、レジストパターン８をマスクとし
て、第２層目の配線が形成される領域の上記第２のＴＥ
ＯＳ膜７および上記ＳＯＧ膜６を順次エッチングするこ
とによって、本体チップＳＣに第１の溝パターン９ａ、
ダミーチップＤＣに第２の溝パターン９ｂを形成する。
て、第２層目の配線が形成される領域の上記第２のＴＥ
ＯＳ膜７および上記ＳＯＧ膜６を順次エッチングするこ
とによって、本体チップＳＣに第１の溝パターン９ａ、
ダミーチップＤＣに第２の溝パターン９ｂを形成する。
【００３５】次いで、図６に示すように、レジストパタ
ーン８および第２の窒化シリコン膜５をマスクとして、
上記第１のＴＥＯＳ膜４および上記第１の窒化シリコン
膜３を順次エッチングすることによって、本体パターン
ＳＣに穴パターン１０を形成する。
ーン８および第２の窒化シリコン膜５をマスクとして、
上記第１のＴＥＯＳ膜４および上記第１の窒化シリコン
膜３を順次エッチングすることによって、本体パターン
ＳＣに穴パターン１０を形成する。
【００３６】次に、図７に示すように、レジストパター
ン８を除去した後、半導体基板１上に窒化チタン（Ｔｉ
Ｎ）膜１１およびＣｕ膜１２を順次堆積する。ＴｉＮ膜
１１は、Ｃｕの拡散を防ぐバリア膜である。
ン８を除去した後、半導体基板１上に窒化チタン（Ｔｉ
Ｎ）膜１１およびＣｕ膜１２を順次堆積する。ＴｉＮ膜
１１は、Ｃｕの拡散を防ぐバリア膜である。
【００３７】次いで、図８に示すように、ＣＭＰ装置に
よってＣｕ膜１２の表面を研磨し、続いてＴｉＮ膜１１
の露出した表面を研磨して、本体チップＳＣの穴パター
ン１０および第１の溝パターン９ａにＣｕ膜１２および
ＴｉＮ膜１１を埋め込み、Ｃｕ膜１２によって構成され
る第２層目の配線Ｍ2 を形成する。同時に、ダミーチッ
プＤＣの第２の溝パターン９ｂにＣｕ膜１２およびＴｉ
Ｎ膜１１を埋め込む。
よってＣｕ膜１２の表面を研磨し、続いてＴｉＮ膜１１
の露出した表面を研磨して、本体チップＳＣの穴パター
ン１０および第１の溝パターン９ａにＣｕ膜１２および
ＴｉＮ膜１１を埋め込み、Ｃｕ膜１２によって構成され
る第２層目の配線Ｍ2 を形成する。同時に、ダミーチッ
プＤＣの第２の溝パターン９ｂにＣｕ膜１２およびＴｉ
Ｎ膜１１を埋め込む。
【００３８】次に、ＣＭＰ装置を用いたＣＭＰ技術につ
いて説明する。
いて説明する。
【００３９】図９（ａ）は、ＣＭＰ装置に備わったプラ
テンの上面図であり、図９（ｂ）は、図９（ａ）に記載
のプラテンの側面図である。１３は半導体ウエハ、１４
ａ，１４ｂは加圧ヘッド、１５は研磨定盤、１６は研磨
パッド、１７はドレッサ、１８は供給ノズル、１９はス
ラリである。
テンの上面図であり、図９（ｂ）は、図９（ａ）に記載
のプラテンの側面図である。１３は半導体ウエハ、１４
ａ，１４ｂは加圧ヘッド、１５は研磨定盤、１６は研磨
パッド、１７はドレッサ、１８は供給ノズル、１９はス
ラリである。
【００４０】まず、被研磨材料である半導体ウエハ１３
は、真空吸引により加圧ヘッド１４ａ，１４ｂに装着さ
れた後、研磨定盤１５に貼り付けれた研磨パッド１６上
に押し付けられる。研磨パッド１６の表面は、ドレッサ
１７を用いてドレッシングされる。ドレッサ１７にはダ
イヤモンド粒子が埋め込まれており、ドレッサ１７は研
磨パッド１６の表面を切削して平坦度を出すために用い
られる。
は、真空吸引により加圧ヘッド１４ａ，１４ｂに装着さ
れた後、研磨定盤１５に貼り付けれた研磨パッド１６上
に押し付けられる。研磨パッド１６の表面は、ドレッサ
１７を用いてドレッシングされる。ドレッサ１７にはダ
イヤモンド粒子が埋め込まれており、ドレッサ１７は研
磨パッド１６の表面を切削して平坦度を出すために用い
られる。
【００４１】半導体ウエハ１３は、加圧ヘッド１４ａ，
１４ｂと共に回転し、同じく回転する研磨パッド１６に
押し付けられて、半導体基板１上のＣｕ膜１２の表面を
研磨することによって、第１の溝パターン９ａおよび第
２の溝パターン９ｂにＣｕ膜１２がそれぞれ埋め込まれ
る。
１４ｂと共に回転し、同じく回転する研磨パッド１６に
押し付けられて、半導体基板１上のＣｕ膜１２の表面を
研磨することによって、第１の溝パターン９ａおよび第
２の溝パターン９ｂにＣｕ膜１２がそれぞれ埋め込まれ
る。
【００４２】この際、供給ノズル１８からスラリ１９
が、例えば約２０ｍｌ／分の速度で研磨パッド１６上に
供給される。スラリには、例えばＲｏｄｅｌ社製のスラ
リ（商品名：ＱＣＴＴ１０１０）に酸化剤として約３０
％の過酸化水素水（Ｈ2 Ｏ2 ）を、Ｃｕの防食剤として
約0.０１％のベンゾトリアゾール（ＢＴＡ）を混合した
薬液が用いられる。
が、例えば約２０ｍｌ／分の速度で研磨パッド１６上に
供給される。スラリには、例えばＲｏｄｅｌ社製のスラ
リ（商品名：ＱＣＴＴ１０１０）に酸化剤として約３０
％の過酸化水素水（Ｈ2 Ｏ2 ）を、Ｃｕの防食剤として
約0.０１％のベンゾトリアゾール（ＢＴＡ）を混合した
薬液が用いられる。
【００４３】研磨時の加圧ヘッド１４ａ，１４ｂおよび
研磨定盤１５の回転数は、例えば共に３０回／分であ
り、半導体ウエハ１３および研磨定盤１５の直径は、例
えばそれぞれ８インチおよび６００ｎｍである。半導体
ウエハ１３は、例えば３００ｇｒ／ｃｍ2 の圧力で研磨
パッド１６の表面に押さえ付けられている。
研磨定盤１５の回転数は、例えば共に３０回／分であ
り、半導体ウエハ１３および研磨定盤１５の直径は、例
えばそれぞれ８インチおよび６００ｎｍである。半導体
ウエハ１３は、例えば３００ｇｒ／ｃｍ2 の圧力で研磨
パッド１６の表面に押さえ付けられている。
【００４４】Ｃｕ膜１２の下層にバリア膜として設けら
れるＴｉＮ膜１１は、Ｃｕ膜１２のＣＭＰに用いられる
市販のスラリで容易に研磨することができるので、Ｃｕ
膜１２と同様にＴｉＮ膜１１も研磨できる。
れるＴｉＮ膜１１は、Ｃｕ膜１２のＣＭＰに用いられる
市販のスラリで容易に研磨することができるので、Ｃｕ
膜１２と同様にＴｉＮ膜１１も研磨できる。
【００４５】上記ＣＭＰでのＣｕ膜１２およびＴｉＮ膜
１１の終点検出は、例えば研磨速度の変化によって判定
することができる。すなわち、第１の溝パターン９ａお
よび第２の溝パターン９ｂ以外のＣｕ膜１２およびＴｉ
Ｎ膜１１がＣＭＰによって切削されて上記第２のＴＥＯ
Ｓ膜７の表面が露出すると、急に研磨速度が低下する。
この時点がジャスト研磨と判断されてＣＭＰは終了す
る。
１１の終点検出は、例えば研磨速度の変化によって判定
することができる。すなわち、第１の溝パターン９ａお
よび第２の溝パターン９ｂ以外のＣｕ膜１２およびＴｉ
Ｎ膜１１がＣＭＰによって切削されて上記第２のＴＥＯ
Ｓ膜７の表面が露出すると、急に研磨速度が低下する。
この時点がジャスト研磨と判断されてＣＭＰは終了す
る。
【００４６】なお、本実施の形態では、デュアルダマシ
ンプロセスに適用した場合について説明したが、シング
ルダマシンプロセスに適用可能である。
ンプロセスに適用した場合について説明したが、シング
ルダマシンプロセスに適用可能である。
【００４７】また、本実施の形態では、多層配線におけ
る第２層目の配線の製造方法に適用した場合について説
明したが、多層配線における第１層目の配線または第２
層目よりも上層の配線の製造方法、ならびに単層配線の
製造方法にも適用可能である。
る第２層目の配線の製造方法に適用した場合について説
明したが、多層配線における第１層目の配線または第２
層目よりも上層の配線の製造方法、ならびに単層配線の
製造方法にも適用可能である。
【００４８】このように、本実施の形態によれば、本体
チップＳＣでのＣｕ膜１２の研磨量と半導体ウエハＳＷ
1 の周辺部でのＣｕ膜１２の研磨量がほぼ同じとなるの
で、半導体ウエハＳＷ1 の全面に堆積されたＣｕ膜１２
の表面を均一に研磨することが可能となるので、終点判
定がとりやすくなり、オーバー研磨量を減少させること
ができる。これによって、ディッシングおよびエロージ
ョンを抑制することができるので、Ｃｕ膜１２によって
構成される第２層目の配線の抵抗値のばらつきを抑え、
設計上の抵抗値とほぼ同じ抵抗値を有する第２層目の配
線を形成することができる。さらに、第２層目の配線上
に堆積される層間絶縁膜の平坦性が向上して、この層間
絶縁膜に形成されるスルーホールの開孔不良および層間
絶縁膜上に形成される第３層目の配線の短絡不良を防ぐ
ことができる。また、オーバー研磨の時間を短縮するこ
とができるので、ＣＭＰ工程でのスループットが向上す
る。
チップＳＣでのＣｕ膜１２の研磨量と半導体ウエハＳＷ
1 の周辺部でのＣｕ膜１２の研磨量がほぼ同じとなるの
で、半導体ウエハＳＷ1 の全面に堆積されたＣｕ膜１２
の表面を均一に研磨することが可能となるので、終点判
定がとりやすくなり、オーバー研磨量を減少させること
ができる。これによって、ディッシングおよびエロージ
ョンを抑制することができるので、Ｃｕ膜１２によって
構成される第２層目の配線の抵抗値のばらつきを抑え、
設計上の抵抗値とほぼ同じ抵抗値を有する第２層目の配
線を形成することができる。さらに、第２層目の配線上
に堆積される層間絶縁膜の平坦性が向上して、この層間
絶縁膜に形成されるスルーホールの開孔不良および層間
絶縁膜上に形成される第３層目の配線の短絡不良を防ぐ
ことができる。また、オーバー研磨の時間を短縮するこ
とができるので、ＣＭＰ工程でのスループットが向上す
る。
【００４９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５０】例えば、前記実施の形態では、Ｃｕ膜によ
って構成される配線に適用した場合について説明した
が、他の金属膜、例えばタングステン膜、モリブデン膜
またはアルミニウム合金膜などによって構成される配線
に適用可能である。
って構成される配線に適用した場合について説明した
が、他の金属膜、例えばタングステン膜、モリブデン膜
またはアルミニウム合金膜などによって構成される配線
に適用可能である。
【００５１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５２】本発明によれば、ダマシンプロセスにおけ
るＣＭＰ工程でのディッシングおよびエロージョンを抑
制することが可能となるので、溝パターンに形成される
配線の抵抗値のばらつきを抑え、設計上の抵抗値とほぼ
同じ抵抗値を有する配線を形成することができる。さら
に、配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができるので、配線工程での製造歩留まり
を向上することができる。
るＣＭＰ工程でのディッシングおよびエロージョンを抑
制することが可能となるので、溝パターンに形成される
配線の抵抗値のばらつきを抑え、設計上の抵抗値とほぼ
同じ抵抗値を有する配線を形成することができる。さら
に、配線上に堆積される層間絶縁膜の平坦性が向上し
て、この層間絶縁膜に形成されるスルーホールの開孔不
良および層間絶縁膜上に形成される上層の配線の短絡不
良を防ぐことができるので、配線工程での製造歩留まり
を向上することができる。
【図１】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を説明するための半導体ウエハの上面図お
よび側面図である。
のＣＭＰ技術を説明するための半導体ウエハの上面図お
よび側面図である。
【図２】半導体ウエハの周辺部に設けられるダミーチッ
プの一例を示す平面図である。
プの一例を示す平面図である。
【図３】半導体ウエハの周辺部に設けられるダミーチッ
プの他の例を示す平面図である。
プの他の例を示す平面図である。
【図４】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるダマシンプロセス
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
のＣＭＰ技術を用いて形成される多層配線の製造方法を
示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態で用いられるＣＭＰ装置
の模式図であり、（ａ）は上面図、（ｂ）は要部側面図
である。
の模式図であり、（ａ）は上面図、（ｂ）は要部側面図
である。
【図１０】本発明者が検討したダマシンプロセスのＣＭ
Ｐ技術を用いて形成される埋め込み配線を示す半導体基
板の要部断面図である。
Ｐ技術を用いて形成される埋め込み配線を示す半導体基
板の要部断面図である。
【図１１】本発明者が検討したダマシンプロセスのＣＭ
Ｐ技術を用いて形成される埋め込み配線で生じるディッ
シングおよびエロージョン現象を説明するための半導体
基板の要部断面図である。
Ｐ技術を用いて形成される埋め込み配線で生じるディッ
シングおよびエロージョン現象を説明するための半導体
基板の要部断面図である。
【図１２】本発明者が検討したダマシンプロセスのＣＭ
Ｐ技術を用いて形成された埋め込み配線を有する半導体
ウエハで生じるエロージョン現象を説明するための半導
体基板の要部断面図である。
Ｐ技術を用いて形成された埋め込み配線を有する半導体
ウエハで生じるエロージョン現象を説明するための半導
体基板の要部断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ 第１の窒化シリコン膜 ４ 第１のＴＥＯＳ膜 ５ 第２の窒化シリコン膜 ６ ＳＯＧ膜 ７ 第２のＴＥＯＳ膜 ８ レジストパターン ９ａ 第１の溝パターン ９ｂ 第２の溝パターン １０ 穴パターン １１ 窒化チタン（ＴｉＮ）膜 １２ 銅（Ｃｕ）膜 １３ 半導体ウエハ １４ａ 加圧ヘッド １４ｂ 加圧ヘッド １５ 研磨定盤 １６ 研磨パッド １７ ドレッサ １８ 供給ノズル １９ スラリ ２１ 半導体基板 ２２ 層間絶縁膜 ２３ 溝パターン ２４ 銅（Ｃｕ）膜 ＳＷ1 半導体ウエハ ＳＷ2 半導体ウエハ ＳＣ 本体チップ ＤＣ ダミーチップ Ｐ1 第２の溝パターン Ｐ2 第２の溝パターン Ｍ1 第１層目の配線 Ｍ2 第２層目の配線
フロントページの続き (72)発明者 野並 秀顕 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F004 AA00 5F033 AA00 AA19 AA64 AA65 AA66 BA15 BA17 BA25 BA37 BA41 BA44 CA01 DA01 DA34 DA36 EA03 EA05 EA25 EA27 EA28 EA33
Claims (7)
- 【請求項１】 ダマシンプロセスによって配線を形成す
る半導体集積回路装置の製造方法であって、半導体ウエ
ハ上に層間絶縁膜を形成する工程と、本体チップ上の前
記層間絶縁膜に第１の溝パターンを形成し、同時に前記
半導体ウエハの周辺部の前記本体チップが形成されてい
ない領域に設けられたダミーチップ上の前記層間絶縁膜
に第２の溝パターンを形成する工程と、前記半導体ウエ
ハ上に金属膜を堆積する工程と、前記金属膜の表面を化
学的機械研磨法によって研磨し、前記本体チップの前記
第１の溝パターンに前記金属膜を埋め込むことによって
前記配線を形成し、前記ダミーチップの前記第２の溝パ
ターンに前記金属膜を埋め込む工程とを有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記ダミーチップに形成される前記第
２の溝パターンの形状は、0.３〜１０μｍ程度の幅を有
する線状であることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法において、前記ダミーチップに形成される前記第
２の溝パターンの形状は、一辺が１〜１００μｍのドッ
ト状であることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記ダミーチップの総面
積に対する前記第２の溝パターンの面積占有率は、２５
％以下であることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法において、前記金属膜の下層にバリア膜が設けら
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法において、前記金属膜は銅、タングステン、モリ
ブデンまたはアルミニウム合金であることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項７】 ダマシンプロセスによって形成される配
線を有する半導体集積回路装置であって、半導体ウエハ
上に層間絶縁膜を形成する工程と、本体チップ上の前記
層間絶縁膜に第１の溝パターンを形成し、同時に前記半
導体ウエハの周辺部の前記本体チップが形成されていな
い領域に設けられたダミーチップ上の前記層間絶縁膜に
第２の溝パターンを形成する工程と、前記半導体ウエハ
上に金属膜を堆積する工程と、前記金属膜の表面を化学
的機械研磨法によって研磨し、前記本体チップの前記第
１の溝パターンに前記金属膜を埋め込むことによって前
記配線を形成し、前記ダミーチップの前記第２の溝パタ
ーンに前記金属膜を埋め込む工程とを有する製造方法に
よって形成されることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10185810A JP2000021882A (ja) | 1998-07-01 | 1998-07-01 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10185810A JP2000021882A (ja) | 1998-07-01 | 1998-07-01 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000021882A true JP2000021882A (ja) | 2000-01-21 |
Family
ID=16177297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10185810A Pending JP2000021882A (ja) | 1998-07-01 | 1998-07-01 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000021882A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480017B2 (en) | 2000-09-22 | 2002-11-12 | Oki Electric Industry Co., Ltd. | Evaluating pattern for measuring an erosion of a semiconductor wafer polished by a chemical mechanical polishing |
| JP2003017559A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体ウエハ装置およびその製造方法 |
| WO2004053951A1 (ja) * | 2002-12-10 | 2004-06-24 | Nikon Corporation | 露光方法及び露光装置並びにデバイス製造方法 |
| US7018926B2 (en) | 2002-06-14 | 2006-03-28 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
| US7250365B2 (en) | 2001-04-17 | 2007-07-31 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| JP2007306018A (ja) * | 2007-07-09 | 2007-11-22 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2012033840A (ja) * | 2010-08-03 | 2012-02-16 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2012222150A (ja) * | 2011-04-08 | 2012-11-12 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
| US8618604B2 (en) | 2009-10-15 | 2013-12-31 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
-
1998
- 1998-07-01 JP JP10185810A patent/JP2000021882A/ja active Pending
Cited By (15)
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