JP5633804B2 - ペロブスカイト型の複合酸化物をチャンネル層とする電界効果トランジスタ及びその製造方法と、これを利用したメモリ素子 - Google Patents

Description

本発明は、新規の薄膜電界効果トランジスタ構造を備えたスイッチング素子として機能する電界効果トランジスタに関し、さらに詳細には、チャンネル層としてペロブスカイト型の結晶構造を有する希土類元素の複合酸化物の単結晶薄膜を備えた電界効果トランジスタ素子と、該電界効果トランジスタ素子をスイッチング素子として利用したメモリ素子に関する。

固体誘電体層をゲート絶縁体として利用し、シリコン半導体等のチャンネル層(ボロン等のドーパントを用いて初めからキャリアドープされている)の導電率を制御する構造の電界効果トランジスタ（ＦＥＴ）は、多数製造されている。このＦＥＴの一例である薄膜トランジスタ（ＴＦＴ）は、電子回路中でスイッチング素子として広く使用されている。このような構造の従来のＦＥＴを用いた電子回路において、性能向上のためにＦＥＴのチャンネル長を短くする等の微細化を行って集積度を高くすると、それに伴ってチャンネルあたりのドーパントの数が減少する。例えば、20nm×20nm×5nmのチャンネルの場合、平均して11個のドーパント（つまりキャリア）しか含まれないことになる。キャリアの数がこれほど少なくなると、素子ごとの特性のばらつきが深刻になり、信頼性を揺るがす大きな問題となってしまう。

最近、このような従来の半導体のＦＥＴの問題を解決するための手段として、強相関電子材料のモット金属‐絶縁体転移を用いたＦＥＴの開発が試みられている。このＦＥＴは、電界効果により強相関電子材料にモット金属‐絶縁体転移という電子相転移を引き起こし、この相転移現象に伴う上記強相関電子材料の導電率の変化を利用するという原理に基づいて動作する。非特許文献１に示すように、強相関電子材料のモット金属‐絶縁体転移にともなう導電率の変化は、従来の半導体の電界効果による導電率の変化とは異なる物理現象によるものである。強相関電子材料の一例であるペロブスカイト型の複合酸化物の場合、20nm×20nm×5nmのチャンネル内に伝導に関与できるキャリアが約３万個も存在するので、モット金属‐絶縁体転移を利用したＦＥＴにおいては、上述の従来の半導体のＦＥＴで生じている微細化に伴う問題は発生しない。

上記のような強相関電子材料を利用したスイッチング素子として、特許文献１には、Ｌａ_１−ｘＳｒ_ｘＭｎＯ_３−ｙ（０≦ｘ＜０．５、ｙ≧０）等で形成された強相関電子材料からなる半導体層を使用して、該半導体層のキャリアの伝導度を外部からの印加電界に応じて変調することを動作原理とする電流スイッチング機能、光スイッチング機能等を実現できることが開示されている。

また、特許文献２には、電荷注入により金属絶縁体転移を生じる物質として、ＡＥ_１−ｘＲＥ_ｘＴＯ_３（ＡＥはアルカリ土類金属元素から選ばれる少なくとも１種、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも１種、Ｔは遷移金属元素から選ばれる少なくとも１種、ｘは０≦ｘ＜１）で実質的に表されるペロブスカイト酸化物をチャンネル層として用いて、ペロブスカイト酸化物等からなる誘電体層とを積層した積層膜を具備し、誘電体層の分極に伴う界面電荷によって、チャンネル層の導電率を変化させるスイッチング素子が開示されている。

しかし、非特許文献１に示すように、強相関電子材料及びペロブスカイト酸化物のチャンネル層にモット金属-絶縁体転移を引き起こし、導電率を変化させるためには、１０^１４／ｃｍ^２以上の高濃度の電荷量をチャンネル層に注入する必要がある。しかし、この電荷量はシリコン（Ｓｉ）等の半導体をチャンネル層とし、ＳｉＯ₂等をゲート絶縁層とする一般的なＦＥＴにおいてチャンネル層に注入できる電荷量より１桁大きな量である。そのため、一般的なゲート絶縁層を用いたＦＥＴではモット金属-絶縁体転移を引き起こすのに十分な電荷量をチャンネル層に注入することはできなかった。

また、ＦＥＴの導電チャンネルに高濃度で電荷注入を行う方法として、高誘電率の絶縁材料、すなわち、ｈｉｇｈ−ｋ材料をゲート絶縁層に用いる方法がある。しかし、その様な方法においても、ｈｉｇｈ−ｋ材料と、強相関電子材料及びペロブスカイト酸化物の結晶構造の違いや格子定数の相違等に起因してゲート絶縁層／チャンネル層の界面に電荷のトラップ準位が形成される等、材料の性質に起因する問題が存在する。そのため、チャンネル層に電荷を効率良く注入できず、導電チャンネルの導電率を有効に変化させることが難しいという問題があった。

特開平９−９２９０３号公報 特開平９−１２９８３９号公報

C. H. Ahn et al., Nature, Vol. 424, No. 28, p.1051

本発明はこのような課題に対処するためになされたものであり、電気二重層法を用いて強相関電子材料のチャンネルに高濃度の電荷注入を行うことで抵抗を変化させるＦＥＴと、該ＦＥＴをスイッチング素子として利用したメモリ素子を提供することを目的とする。

上記本発明の目的を達成するために、本発明にかかる電界効果トランジスタは、化学式Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３（但し、ｘは０≦ｘ≦０．０２を満たす実数である）で表される複合酸化物からなる単結晶膜をチャンネル層に用いること、を特徴とする。

上記複合酸化物は金属絶縁体転移を起こすモット絶縁体であって、セリウム元素（Ｃｅ）の組成比ｘを制御することによって、その電気特性が絶縁体（温度の低下とともに電気抵抗率が増加）から金属（温度の低下とともに電気抵抗率が減少）へと変化、即ち金属−絶縁体転移を誘起することができる。その金属−絶縁体転移に伴って、室温以下での電気抵抗率は組成比ｘに依存して変化する。このように、上記複合酸化物は、電気的特性を金属状態から絶縁体状態まで調整することができる。尚、上記複合酸化物の金属‐絶縁体転移とそれに伴う電気抵抗率の変化は、電荷注入によっても誘起することができる。

また、本発明にかかる電界効果トランジスタは、前記チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物の単結晶からなる基板と、液状の電解質を含有するゲート絶縁層とを備え、前記チャンネル層が、該基板上に直接に形成され、上記ゲート絶縁層が、前記チャンネル層の露出した表面に接触すること、を特徴とする。

上記複合酸化物はチャンネル層に用いる材料として好適な特性を有しているが、電気二重層法を用いて該チャンネル層に電荷注入を行うことが好ましい。すなわち、本発明にかかる電界効果トランジスタは、液状の電解質を含有するように構成されたゲート絶縁層を用いて構成されることが好ましい。

また、本発明にかかる電界効果トランジスタは、上記チャンネル層が、上記基板によって圧縮歪みが加えられること、を特徴とする。そのような機能を有する基板として、ＹＡｌＯ_３から形成された基板を用いることが好ましい。

また、本発明にかかるメモリ素子は、上記の本発明にかかる電界効果トランジスタを少なくとも１つを配置することによって構成されること、を特徴とする。

本発明にかかる電界効果トランジスタの製造方法は、ソース領域及びドレイン領域、前記ソース領域と前記ドレイン領域の間に設けられたチャンネル層、電気絶縁層を介して前記チャンネル層に隣接して設けられたゲート領域が、酸化物単結晶の基板の同一表面上に配置されるプレーナ構造の電界効果トランジスタを製造する方法であって、化学式がＣａ_１−ｘＣｅ_ｘＭｎＯ_３（但し、ｘは０≦ｘ＜１を満たす実数である）で表される複合酸化物からなる単結晶膜を前記チャンネル層として、該チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物単結晶の基板の同一平面上に直接的にエピタキシャル形成する工程と、フォトリソグラフィー法を用いて、ゲート領域及びチャンネル層間にゲート絶縁体領域の一部を構成する前記電気絶縁層を形成する工程と、液状の電解質が上記チャンネル層に接触するように、液状の電解質を含有するイオン液体層で満たしたゲート絶縁体領域を上記チャンネル層上に形成する工程と、からなることを特徴とする。

上記複合酸化物からなるチャンネル層への電荷注入によって、該チャンネル層の電気抵抗率が著しく変化し、その電気抵抗率の変化はゲート電圧の印加履歴、即ち電荷注入の履歴に依存する。このような特性を利用することによって、本発明にかかるＦＥＴによれば、メモリ機能を備えた高性能のＦＥＴを提供することが可能である。

また、本発明にかかるＦＥＴは、電気二重層法を用いてチャンネル層に電荷注入を行う構成にすることによって、更に高感度のスイッチング素子として利用することができる。

本発明の一実施形態に係るＦＥＴの平面構造を模式的に示す平面図である。 図２は図１のＩＩ−ＩＩ'線断面図である。 基板材料及びチャンネル層材料Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３の格子定数の関係を示す図である。 基板材料、チャンネル層材料Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３の格子定数及びセリウムのドーピング量と、チャンネル層の状態との関係を示すグラフである。 図５（ａ）は、ＹＡＯ単結晶基板上にエピタキシャル成長させたｘ＝０及び０．０２のＣＣＭＯ薄膜の電気抵抗の温度依存性を示し、図５（ｂ）は、ＮｄＡｌＯ_３単結晶基板上にエピタキシャル成長させたｘ＝０及び０．０２のＣＣＭＯ薄膜の電気抵抗の温度依存性を示すグラフである。 図６は、５０Ｋ〜３００Ｋの温度範囲において、ゲート電圧を０Ｖ〜２．２５Ｖの間のいずれかの電圧値に設定した状態で、実施例１のＦＥＴ素子のチャンネル層の電気抵抗率を測定した結果を示すグラフである。 図７は、実施例１のＦＥＴ素子のゲートに−２Ｖから＋２Ｖの電圧を加え、そのときのゲート及びドレインの電流の変化を二端子法で測定した結果を示すグラフである。

上述したように、本発明のＦＥＴを構成するチャンネル層は、化学式Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３（但し、ｘは０≦ｘ＜１を満たす実数である）で表される複合酸化物の単結晶層である。上記チャンネル層は、パルスレーザー堆積法、ＣＶＤ法、スパッタリンク法等の従来公知の手段を用いて、酸化物の単結晶基板の直上に上記組成の複合酸化物の単結晶層を単結晶基板上にエピタキシャル成長させることによって形成される。以下、便宜上、上記の化学式Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３（０≦ｘ＜１）を“ＣＣＭＯ”と省略する。

上記の単結晶基板として、複合酸化物ＣＣＭＯよりも小さい格子定数を有する酸化物の単結晶からなる基板が用いられる。そのような基板として、複合酸化物ＣＣＭＯからなるチャンネル層の格子定数（d_CCMO）に対して以下のいずれかの関係式を満足する格子定数（ｄ_S）を有する酸化物の単結晶で形成するのが好ましい。
(d_CCMO -ｄ_S)/d_CCMO ≒ ０．５×１０^−２・・・（１）或いは
(d_CCMO -ｄ_S)/d_CCMO ≧ ０．５×１０^−２ ・・・（２）

上記（１）式或いは（２）式を満足する単結晶からなる基板上にＣＣＭＯをエピタキシャル成長させてチャンネル層を形成した場合、該チャンネル層、すなわちＣＣＭＯ薄膜は、その平面方向から圧縮力を受けて、常に圧縮歪を生ずることになる。

本発明のＦＥＴを構成する上記チャンネル層は、ＦＥＴの動作を確実にするために、その膜厚がなるべく小さく形成することが好ましいが、本発明で使用される上記の基板は、その厚さが上記チャンネル層の膜厚よりも大きくなるように形成する必要がある。

上記の関係式を満足する基板として、ＹＡｌＯ_３（以下、“ＹＡＯ”と省略する。）の単結晶基板を例示できる。ＹＡＯの格子定数（ｄ_S）は３．７１２Åである。一方、セリウムのドーピング量（ｘ）が０のＣＣＭＯ、すなわち、ＣａＭｎＯ_３の格子定数は３．７２５Åであるから、上記（１）式の条件を満たす（図３）。また、セリウムのドーピング量（ｘ）が０．０２のＣＣＭＯの格子定数は３．７４Åであるから、上記（２）式を満たす。

しかしながら、ＮｄＡｌＯ_３のように、ＣＣＭＯよりも大きい格子定数を有する単結晶基板上にＣＣＭＯを形成した場合、チャンネル層は常に平面方向へ引き伸ばされる力を受けて伸張歪を生じ、ＦＥＴの動作が不安定になるので好ましくない。尚、ＮｄＡｌＯ_３の格子定数（ｄ_S）は３．７５１Åであるから、セリウムのドーピング量（ｘ）が０乃至０．０２のＣＣＭＯ薄膜よりも大きな格子定数を有する（図３参照）。

また、本発明のＦＥＴを製造する際、チャンネル層として利用できる材料は半導体特性を必須とするが、更に、なるべく低いキャリア濃度、言い換えるとなるべく少ないドーピング量によって、抵抗が大きく変化する特性を有するものが好ましい。

上記のＣＣＭＯは、図４に示されるように、セリウムのドーピング量によって絶縁体状態から金属状態に絶縁体−金属相転移し、ドーピング量を更に増加することによって、絶縁状態に金属−絶縁体相転移する特性を有する。ＣＣＭＯをエピタキシャル成長させる基板としてＹＡＯ単結晶基板を用いる場合、セリウムのドーピング量（ｘ）が０≦ｘ≦０．０２、特に、０＜ｘ≦０．０１の範囲において、ＣＣＭＯからなるチャンネル層は、半導体特性を備える。これに対して、ＮｄＡｌＯ_３単結晶基板を用いた場合、ｘ＝０．０１のドーピング濃度であってもＣＣＭＯは絶縁体状態であり、ドーピング濃度がｘ＝０．０２程度にならないと半導体状態に相転移しないので、ＮｄＡｌＯ_３単結晶基板は好ましくない。尚、図４の横軸は、基板上にエピタキシャル形成されたＣＣＭＯのセリウムのドーピング濃度を示し、縦軸は、格子歪の大きさであって、該ＣＣＭＯの面内方向の格子定数に対するｃ軸方向（面間方向）の格子定数の比を示す。

図５（ａ）は、ＹＡＯ単結晶基板上にエピタキシャル成長させたｘ＝０及び０．０２のＣＣＭＯ薄膜の電気抵抗の温度依存性を示す。一方、図５（ｂ）は、ＮｄＡｌＯ_３単結晶基板上にエピタキシャル成長させたｘ＝０及び０．０２のＣＣＭＯ薄膜の電気抵抗の温度依存性を示す。図５（ａ）及び（ｂ）を比較すると分かるように、ＣＣＭＯ薄膜は、ＹＡＯ単結晶基板上に形成された方が、ＮｄＡｌＯ_３単結晶基板上に形成された場合に比べて、ドーピング濃度の違いによって、電気抵抗率が大きく変化している。このことから、ＹＡＯ単結晶基板上にＣＣＭＯ薄膜を形成して該ＣＣＭＯ薄膜に電界効果によるキャリアドーピングをする場合、電流−電圧特性を大きく変化させ得ることが明らかである。このように、本発明のＦＥＴにおいて、ＹＡＯ単結晶基板を使用することが好適である。

ところで、上述したように、本発明のＦＥＴのゲート絶縁層は、液状の電解質を用いた構成が可能であり、そのような電解質として、アルカリ金属塩およびアルカリ土類金属塩等のように電池の電極反応物質をカチオンとして有する電解質塩が溶解された液状物等が例示される。或いは、Ｎ，Ｎ−ジエチル−Ｎ−メチル−Ｎ−（２−メトキシエチル）アンモニウム ビス（トリフルオロメチルスルホニル）イミド（ＤＥＭＥ−ＴＦＳＩ）等の疎水性イオン液体をゲート絶縁層の構成部材として用いることができる。また、Ｎ，Ｎ−ジエチル−Ｎ−メチル−Ｎ−（２−メトキシエチル）アンモニウム・テトラフルオロホウ酸塩（ＤＥＭＥ−ＢＦ４）等の液状の非水電解質をゲート絶縁層として利用することができる。電気二重層法を用いる場合、このような液状物、或いは該液状物を含浸させたゲル状物質又はポリマー物質の少なくともいずれかが上記チャンネル層に直接的に接触するように、ゲート絶縁層が構成される。

以下、図面を参照して、本発明のＦＥＴの一実施形態として、図１の平面図及び図２の断面図に示されるＦＥＴ素子の製造方法を下記の通り説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこの実施形態に限定されるものではない。

（１）複合酸化物の単結晶薄膜の形成工程：
パルスレーザー堆積法を用いて、基板温度６００℃〜８００℃、酸素圧２２５ｍＴｏｒｒの製膜条件で、（１１０）または（００１）面に配向したＹＡｌＯ_３の単結晶基板１の表面上に、ペロブスカイト型の酸化物であるＣａ_１−ｘＣｅ_ｘＭｎＯ_３（０≦ｘ＜１）の単結晶薄膜を約１０ｎｍ〜３０ｎｍの膜厚になるまで成長させる。

尚、Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３（０≦ｘ＜１）単結晶薄膜は、Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３（０≦ｘ＜１）多結晶体のターゲットを用いて形成される。

（２）導電チャンネルの形成工程：
上述の方法で製膜したＣａ_１−ｘＣｅ_ｘＭｎＯ_３（０≦ｘ＜１）単結晶薄膜をフォトリソグラフィー法及びアルゴンイオンエッチングを用いてパターニングを行い、縦幅１００μｍ×横幅２０μｍ程度の導電チャンネル２を形成する。このとき、導電チャンネル２以外の薄膜は除去され絶縁性の基板１の表面が露出している状態になるので、この露出した基板１の表面の上に次の工程で電極及び配線等を形成する。

（３）ソース、ドレイン、ゲート及び金属配線の形成工程：
上述の方法で形成した導電チャンネル２及び絶縁性基板１の表面の上に、フォトリソグラフィー法及び真空蒸着法を用いて、ソース３及びドレイン４、ゲート５及び金属配線を形成する。
(i) まず、上記のようにして形成された導電チャンネル２及び絶縁性基板１の表面上に、フォトリソグラフィー法を用いて、配線とソース３、ドレイン４、ゲート５の基となるパターンを形成する。
(ii) 上記の導電チャンネル２及び絶縁性基板１の表面上に厚さ１０ｎｍのＡｇ層を蒸着法により形成し、該Ａｇ層と上記チャンネル層２との接合と配線及び電極を形成する。
(iii) 次いで、上記Ａｇ層上に厚さ１９０ｎｍのＡｕ層を蒸着法により形成することによって、Ａｕ／Ａｇソース３及びＡｕ／Ａｇドレイン４を形成する。また、該ソース３及びドレイン４の表面がイオン液体に接触しないように、ソース３及びドレイン４の表面上をエポキシ樹脂等の合成樹脂製の絶縁性物質からなる保護層３１及び４１でそれぞれ被覆する。尚、導電チャンネル２を形成するＣａ_１−ｘＣｅ_ｘＭｎＯ_３単結晶薄膜のキャリア２１はｎ−ｔｙｐｅであり、仕事関数は５．２ｅＶ〜５．４ｅＶ程度の範囲内である。そのため、導電チャンネルとして形成された上記単結晶よりも仕事関数が小さい金属であれば、その金属と上記Ａｇ層とを代替である。

（４）セパレータ層の形成：
上述の方法で形成した導電チャンネル２及び金属配線の上にフォトリソグラフィー法を用いて、図２の断面模式図に示されるように、ゲート５及び導電チャンネル層２間の絶縁性を確保するためのゲート絶縁体の一部を構成する構造のセパレータ層６を形成する。該セパレータ層６は、図２の断面模式図に示されるように、電気二重層法に用いる電解質及び／或いはイオン液体が不必要な場所でソース電極或いはドレイン電極等の金属配線等に接触して漏れ電流が増大するのを防ぐためのものであり、素子の品質向上のために不可欠のものである。

（５）ゲート絶縁体及びゲートの形成：
ゲート絶縁体は、液状の電解質が上記導電チャンネル２及びゲート５に接触するように該液状の電解質を含有するイオン液体層７からなるゲート絶縁層を形成することによって構成される。すなわち、セパレータ層６の外側にゲート５を形成し、イオン液体層７が上記導電チャンネル２及びゲート５の表面に直接接触できるように液状の電解質を含有するイオン液体層７を充填する。

図１及び図２に示される構造のＦＥＴ素子は、いわゆる「プレーナ構造」であって、イオン液体層を備え、導電チャンネル２とゲート５との間に電圧を印加することが可能な構造を有する。この構造は、従来のＦＥＴ素子が有するいわゆる対極構造と異なり、ＦＥＴ素子の必須構成部分であるソース、ゲート、ドレイン及びチャンネルの４つの部分が同一基板の同一水平面上に形成される構造である。

また、図２のイオン液体層７は、チャンネル層２の表面に電気二重層を形成するため、固相誘電体をゲート絶縁層とする従来のＦＥＴに比べて電気容量が格段に高い。すなわち、従来のゲート絶縁体層に比べて多くの電荷量をチャンネル層２に注入することが可能である。しかも、上記したように液状の電解質を含浸させたゲル状物質又はポリマー物質を用いてイオン液体層７を構成することによって、該イオン液体層７をチャンネル層２等の所定の箇所への直接的な接触性を確保しつつ薄膜化することが可能である。このように、本発明によれば、ＦＥＴ素子を動作させるのに好適な−４Ｖ以上＋４Ｖ以下の電圧範囲における高い絶縁性と大きな静電容量を備えたゲート絶縁層の形成が実現可能である。

本発明の効果を確認するために、上記（１）乃至（５）にて説明したＦＥＴの製造方法により製造された本発明のＦＥＴ素子の実施例１について、それらの電気的特性を下記のように調査した。

（実施例１）
実施例１のＦＥＴ素子は、図１の平面図及び図２の断面図に示される構造を備え、Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３単結晶薄膜として、チャンネル層２はＣｅ濃度（ｘ）が０になるように調整された。尚、本実施例において、ゲート絶縁層を構成する図２のイオン液体層７には疎水性イオン液体であるＤＥＭＥ−ＴＦＳＩが用いられている。イオン液体層７の一部は、ＤＥＭＥのカチオン７１及びＴＦＳＩのアニオン７２に分解され、カチオン７１はチャンネル層２の表面及びその近傍に高い密度で集中する。一方、アニオン７２はゲートの表面及びその近傍に高い密度で集中する。

−２２３℃（５０Ｋ）から２７℃（３００Ｋ）までの温度範囲において、ゲート電圧（Ｖ_Ｇ）を所定の電圧値に固定した状態で、実施例１のＦＥＴ素子のチャンネル層の電気抵抗率を測定した結果を図６に示す。尚、ゲート電圧（Ｖ_Ｇ）の電圧値は、０Ｖ〜２．２５Ｖの間に設定された。図６によれば、約２７０Ｋ（−３℃）〜３００Ｋ（２７℃）の温度範囲において、ゲート電圧の大きさによって、チャンネル層の電気抵抗率が相違することが分かる。ゲート電圧を変化させることによって、チャンネル層の電気抵抗率が変化するのに伴い、他のトランジスタ特性も変化すると予想される。

実施例１のＦＥＴ素子のゲートに−２Ｖから＋２Ｖの電圧を加え、そのときのゲート及びドレインの電流の変化を二端子法で測定した。その測定結果を図７に示す。横軸はゲート電圧（Ｖ_Ｇ）であり、縦軸はゲート電流（Ｉ_Ｇ）及びドレイン電流（Ｉ_Ｄ）である。

図７から分かるように、ゲート電圧を−２Ｖから＋２Ｖの間で変化させることによって、ドレイン電流は、明らかにヒステリシス曲線を描いている。従って、実施例１の素子は、ゲート電圧Ｖ_Ｇによって、チャンネル層の電気抵抗率及びドレイン電流を履歴に依存してかつ可逆的に変化させることができるので、これらの特性を利用したメモリ機能を有するＦＥＴを提供することが可能である。

１ 単結晶基板
２ 導電チャンネル
３ ソース
４ ドレイン
５ ゲート電極
６ セパレータ
７ イオン液体層
２１ 導電チャンネル２のキャリア
３１ 保護層
４１ 保護層
７１ カチオン（ＤＥＭＥ）
７２ アニオン（ＴＦＳＩ）

Claims (7)

1. 化学式Ｃａ_１−ｘＣｅ_ｘＭｎＯ_３（但し、ｘは０≦ｘ≦０．０２を満たす実数である）で表される複合酸化物からなる単結晶膜をチャンネル層として備える、電界効果トランジスタ。
2. 化学式Ｃａ _１−ｘ Ｃｅ _ｘ ＭｎＯ _３ （但し、ｘは０≦ｘ＜１を満たす実数である）で表される複合酸化物からなる単結晶膜をチャンネル層として備え、
   前記チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物の単結晶からなる基板と、液状の電解質を含有するゲート絶縁層とを備え、
   前記チャンネル層は、該基板上に直接に形成され、
   上記ゲート絶縁層は、前記チャンネル層の露出した表面に接触する、電界効果トランジスタ。
3. 上記チャンネル層は、上記化学式におけるＣｅの組成が０≦ｘ≦０．０２である複合酸化物で形成されてなる、請求項２に記載の電界効果トランジスタ。
4. 上記チャンネル層は、上記基板によって圧縮歪みが加えられる、請求項２又は請求項３に記載の電界効果トランジスタ。
5. 前記基板は、ＹＡｌＯ_３から形成されてなる、請求項２又は請求項３に記載の電界効果トランジスタ。
6. 請求項１乃至５に記載の電界効果トランジスタのうち、少なくとも１つを配置することによって構成される、メモリ素子。
7. ソース領域及びドレイン領域、前記ソース領域と前記ドレイン領域の間に設けられたチャンネル層、電気絶縁層を介して前記チャンネル層に隣接して設けられたゲート領域が、酸化物単結晶の基板の同一表面上に配置されるプレーナ構造の電界効果トランジスタを製造する方法であって、
   化学式がＣａ_１−ｘＣｅ_ｘＭｎＯ_３（但し、ｘは０≦ｘ＜１を満たす実数である）で表される複合酸化物からなる単結晶膜を前記チャンネル層として、該チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物単結晶の基板の同一平面上に直接的にエピタキシャル形成する工程と、
   フォトリソグラフィー法を用いて、ゲート領域及びチャンネル層間にゲート絶縁体領域の一部を構成する前記電気絶縁層を形成する工程と、
   液状の電解質が上記チャンネル層に接触するように、液状の電解質を含有するイオン液体層で満たしたゲート絶縁体領域を上記チャンネル層上に形成する工程と、
   を含む、電界効果トランジスタの製造方法。