JPH08274195A - 強誘電体ｆｅｔ素子 - Google Patents

Abstract

(57)【要約】 【目的】 チャンネル部との接触抵抗及び金属配線との
接触抵抗が低く、かつ読み出し用のスイッチングトラン
ジスターを容易に組み込む可能な強誘電体ＦＥＴ素子を
提供すること。 【構成】 基板上に、ソース、ドレイン、ソースドレイ
ン間のチャンネル及びソース電極、ドレイン電極、ゲー
ト電極を有する強誘電体ＦＥＴ素子において、チャンネ
ルが（１）希土類金属またはＢｉ及び（２）周期表第４
族から第１１族の金属元素から選ばれる少なくとも一種
類の金属元素を含むペロブスカイト構造の酸化物半導体
から、ソース及びドレインが金属的電気伝導を示す酸化
物導体からそれぞれ形成され、かつ、チャンネル上に少
なくとも一部がペロブスカイト構造を有する強誘電体で
ある金属酸化物層及びこれに接して設けられたゲート電
極が形成されてなることを特徴とする強誘電体ＦＥＴ素
子。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は酸化物層で構成された室
温で動作可能な強誘電体ＦＥＴ素子に関し、特に集積回
路型の不揮発メモリーとして有用な強誘電体ＦＥＴ素子
に関する。

【０００２】

【従来の技術とその問題点】近年、Ｓｉ−ＭＯＳのゲー
ト上のキャパシターに電荷を蓄えこれによるＭＯＳの電
気特性変化を読みだして不揮発メモリーとする素子が生
産され、ＥＥＰＲＯＭと呼ばれている。また、強誘電体
を用いて、メモリーとすることも行われている。ここで
強誘電体とは、電子工学の慣習に従い、常温で強誘電体
特性を示すものをさす。このようなメモリーは古くから
研究されているが、近年ＦＲＡＭと称される強誘電体メ
モリーの研究が活性化している。これは、強誘電体の分
極状態をメモリーとするもので、書き込みを強誘電体を
一定方向に分極させて行い、読み出しにも強誘電体を分
極させる電界を加え、この時の分極の変化により生じる
パルス電流を検出して読み出すものである。

【０００３】しかしながら、この方法は読み出し時に、
書き込み情報を壊してしまうので（破壊読み出し）、こ
れを元に戻す回路系がさらに必要となり、また、読み出
し時にも、書き込み時と同様に強誘電体に強電界を加え
るので強誘電体の寿命を縮めてしまうという問題点があ
った。また、さらに読み出し時の検出信号電流は強誘電
体の面積に比例するため、セルの面積が十分に小さくで
きず高集積化に向かないという問題点もある。

【０００４】一方、ＦＥＴ型の強誘電体メモリーとして
は、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ ＥＤ−２ｌ、Ｎｏ８、ｐ４
９９（１９７４年）で、Ｓｉ半導体上に強誘電体を形成
した電界効果トランジスタ素子（ＦＥＴ）上に強誘電体
を形成し、この分極状態により誘起される電荷によりＦ
ＥＴのチャンネルの電気伝導率を変化させ、チャンネル
間を流れる電流を検出する非破壊読み出し方法、強誘電
体に電界を印加して分極を変化させる非破壊書込み方法
が示されている。

【０００５】しかし、この強誘電体材料としては、Ｓｉ
またはＧａＡｓ等の上に形成するため、必ず反応層がで
きてしまい、書き込み電圧が高すぎたり、また半導体と
強誘電体が反応して界面層を形成しメモリー保持特性を
劣化させるという問題があった。また、得られる薄膜の
機械特性も基板との整合性が悪いため十分なものが得ら
れないため、プロセスに組み込み難いまたは、信頼性に
欠けるという問題があった。

【０００６】一方本発明者らは、銅酸化物超伝導体を電
子素子として応用するには、超伝導状態ではなく常伝導
状態で用いればその特異性が利用できると考え、室温特
性を生かすべく鋭意検討し、銅酸化物超伝導体と同一構
造で半導体状態の銅酸化物を用いる新しいＦＥＴ等の提
案を行ってきた（例えば特開平５−１９０９２４号公報
参照）。さらに、この素子をメモリーとして用いること
を目的として検討を重ね、特開平６−１５１８７２号公
報においては、多くの強誘電体と結晶構造上整合しやす
いペロブスカイト酸化物の半導体を用いることにより、
従来の問題を大きく改善できることを示した。特に、酸
化物高温超伝導体と同一結晶構造で且つ組成の異なるペ
ロブスカイト酸化物などは、好ましい幅の電荷移動ギャ
ップを持つため、ＦＥＴのチャンネル層として用いるの
に好適であり、従来にない記録保持特性や低電圧書き込
みが可能であった。

【０００７】しかしながら特開平６−１５１８７２号公
報で例示された構造をそのまま用いると、チャンネル層
とソースドレインの膜厚が薄く、配線とコンタクトを取
るための加工精度が厳しい、また、加工工程で接触抵抗
が増加し素子特性が低下する、ソースドレイン電極の面
積が大きくなり集積に不利になる等の問題があり、これ
らの問題を解決することが求められていた。

【０００８】

【課題を解決するための手段】ソースドレイン部の材料
を特定の酸化物から選ぶことにより、チャンネル部との
接触抵抗及び金属配線との接触抵抗が低くできることを
見いだした。また、集積回路とした時に選択セルの情報
のみを読み出すための１手段に、スイッチングトランジ
スターを組み込むことがあるが、プロセスを複雑にせず
且つセル面積を増大せず、僅かに素子構造を変えるだけ
で組み込み可能であることをも見出し、本発明を完成し
た。

【０００９】すなわち、本発明による強誘電体ＦＥＴ素
子は、基板上に、ソース、ドレイン、ソースドレイン間
のチャンネンル及びソース電極、ドレイン電極、ゲート
電極を有する強誘電体ＦＥＴ素子において、チャンネル
が（１）希土類金属またはＢｉ及び（２）周期表第４族
から第１１族の金属元素から選ばれる少なくとも一種類
の金属元素を含むペロブスカイト構造の酸化物半導体か
ら構成され、かつソース及びドレインが金属的電気伝導
を示す酸化物導体により形成され、前記チャンネル上に
少なくとも一部がペロブスカイト構造を有する強誘電体
である金属酸化物層及びこれに接して設けられたゲート
電極が形成されてなることを特徴とする強誘電体ＦＥＴ
素子である。

【００１０】加えて、本発明によれば、上述の強誘電体
ＦＥＴ素子において、チャンネル層のペロブスカイト構
造の酸化物半導体がＫ₂ ＮｉＦ₄ 構造、ＡＢＯ₃ 構造ま
たはＢｉを含む層状化合物構造であり、基板に対してチ
ャンネル及び該強誘電体である金属酸化物層が実質的に
エピタキシャル成長されたことにより、より素子の変調
が大きく、メモリー保持効果の向上した強誘電体ＦＥＴ
素子が得られる。

【００１１】以下、本発明について詳細に説明する。図
１に本発明の強誘電体ＦＥＴ素子の構成を示す。基本的
な構造はＳｉ−ＭＯＳＦＥＴと同様、基板１と、基板１
上に形成された、ペロブスカイト構造の酸化物であるド
レイン２ｂ、ソース２ａ、チャンネル２およびチャンネ
ル２上に形成された酸化物誘電体４およびゲート５から
構成される。

【００１２】ここで半導体とは、室温付近から温度を低
下させることにより電気抵抗が急激に増大するものをさ
し、そのキャリヤ濃度は室温で通常約５×１０²⁰／ｃｍ
³ 以下であり、測定のより容易な電気抵抗率で規定すれ
ば、室温で２ｍΩ・ｃｍ以上のもの、好ましくは、１０
ｍΩ・ｃｍ以上である。また、チャンネル層材料が電気
抵抗率の異方性をもつ場合は、低抵抗方向がソースドレ
インを結ぶ方向に配向させることが好ましい。例として
は、Ｌａ_2-x Ｓｒ_x ＣｕＯ_4-δのように、ｃ軸方向の電
気抵抗がａ、ｂ軸方向に比べ著しく高い場合は、ｃ軸配
向または、ｃ軸がソースドレインを結ぶ方向に直交する
ように配向させた膜が好ましい。

【００１３】ソースドレインに用いる材料は、チャンネ
ル層の材料と反応して電気抵抗の高い層をその界面に形
成しないこと、チャンネル層またはソースドレイン層の
形成時の熱等によりチャンネル層またはソースドレイン
層が変質して高抵抗化しないこと、の２条件を満足する
ように選択する。この条件を満足するには、最初に形成
した層より後で形成した層が同一温度以下または酸素源
の分圧が同一以上で形成できることが好ましい。具体例
としては、チャンネル層に用いられる材料と同一結晶構
造のものを用いる。尚、ソースドレイン層は一般にはエ
ピタキシャルに成長していなくてもよいが、エピタキシ
ャルにする方が電気抵抗が減少できる場合が多いので、
より好ましい。

【００１４】本メモリー素子はＦＥＴ構造を有し、強誘
電体の分極状態をメモリーとして蓄積する。本素子を不
揮発メモリーセルとする場合、本素子の書き込み読み出
しは従来のＦＥＴタイプの誘電体メモリーと同様であ
る。即ち、書き込み消去はチャンネル２とゲート電極５
間に強誘電体の抗電界以上、好ましくは分極が飽和する
まで電界を印加し、一定方向に分極を揃える。読み出し
は、ＦＥＴのソース２ａおよびドレイン２ｂ間に電流を
流し、その発生電圧を検出することにより行う。

【００１５】強誘電体の分極方向によりＦＥＴのチャン
ネル内に発生する分極電荷の符号が異なり、分極電荷の
符号が（電界をかけない状態の）チャンネルのキャリヤ
（ｐ型かｎ型か）と同一であれば低抵抗、異なれば高抵
抗となり発生する電圧が異なるため、メモリーとして作
用する。

【００１６】しかしながら、一般に強誘電体層のスイッ
チングは明確なしきい値性を持たないため、強誘電体層
に書き込み消去電圧の半分以下の電圧を加えても強誘電
体層の分極方向が部分的に反転することが知られてお
り、本発明の素子でもこの部分反転が発生する。このた
め、本発明のメモリーセルを回路に組み込む場合には、
この部分反転の問題解決と読み出し時のメモリーセルの
選択のために選択スイッチが必要となる。

【００１７】この選択スイッチの具体例としては、特開
平２−６４９９３号公報に示されたような従来のＳｉメ
モリ素子に対して用いられている回路構成とほぼ同等の
構成を用いることができる。即ちチャンネル上に強誘電
体層及びこれに接するゲート電極と少なくとも一つの強
誘電性を示さない誘電体層及びこれに接するゲート電極
を設ける構成である。また、本構成は特開平２−６４９
９３公報記載の構成に比べて著しく簡単な構造であり、
高集積化が容易なため、外部に選択スイッチを形成する
場合に比べて優れる。

【００１８】選択スイッチ部は強誘電体を集積した部分
のチャンネルと同一材料を用いるのが単純であるが、ス
イッチ部分のキャリヤ数を減らして用いてもよい。ま
た、ゲート絶縁膜としては、強誘電性を示さず、誘電率
が高く絶縁破壊しにくく、リーク電流が小さい（常）誘
電体が好ましい。その例としては、ＳｉＯ_x （ｘ＝１〜
２）、ＴａＯ_x （ｘ＝１．５〜２．５）、ＴｉＯ_x （ｘ
＝１．５〜２）、ＺｒＯ _x （ｘ＝１．５〜２）やＳｒＴ
ｉＯ₃ 等のペロブスカイト酸化物の常誘電体が例示でき
る。また、強誘電体を分極反転しにくくなる程度に薄膜
化して用いてもよい。

【００１９】このような方式を用いない場合は、各強誘
電体メモリー素子に対し２個から３個のトランジスタを
配置し、ワード線ビット線双方が選択された時のみ目的
の強誘電体メモリー素子の強誘電体に電圧が印加するよ
うに回路設計するか、またブロックごとに情報を書き直
す方式を用いてもよい。この場合、本素子を形成する基
板としてこれらのトランジスタを組み込んだＳｉまたは
ＧａＡｓ基板を用い、本素子形成は後述のバッファ層を
介して行なうのが好ましい。Ｓｉ基板を用いない場合、
絶縁基板上にＳｉ等の半導体薄膜を蒸着してこれらのト
ランジスタを形成してもよい。

【００２０】（チャンネル層材料）本発明のＦＥＴのチ
ャンネル層には、ペロブスカイト構造の酸化物半導体を
用いることができる。即ち、ＹＢａ₂ Ｃｕ₃ Ｏ₇ 、Ｌａ
_2-x Ｍ_x ＣｕＯ₄ （ｘ＝０．０６〜０．２５）のような
銅酸化物超伝導体と同一構造を有し且つ超伝導を示す組
成に比べ十分キャリヤ濃度が低いものが第一の候補とな
る。具体的には、 （１）ＬｎＢａ₂ Ｃｕ₃ Ｏ_5.5+x （ＬｎはＹ、Ｇｄ、Ｓ
ｍ、Ｎｄ、Ｅｕ等の３価の希土類金属元素から選ばれる
少なくとも１種の元素、０＜ｘ＜０．８、但しＬｎ＝Ｐ
ｒの場合０＜ｘ＜１．５） （２）Ｂｉ₂ Ｓｒ₂ （Ｃａ_1-y Ｌｎ_y ）_n-1 Ｃｕ_n Ｏ
_6+2n+ δ（０＜δ＜１、１≦ｎ≦３、ＬｎはＹ、Ｎｄ等
の希土類金属元素、０．５≦ｙ≦１） （３）Ｌｎ_2-z Ｍ_z ＣｕＯ_4-δ（０＜δ＜０．１、好ま
しくは０＜δ＜０．０５、０≦ｚ≦０．０５、好ましく
は０≦ｚ≦０．０１、ＭはＳｒ、Ｃａ、Ｂａ、Ｃｅ、Ｌ
ｎはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ等の希土類金
属元素を表す。典型例としてはＬａ_2-z Ｓｒ_z ＣｕＯ_4-
δ、Ｐｒ_2-x Ｃｅ_x ＣｕＯ_4-δ）が例示できる。 （４）上記（１）〜（３）に記載の材料のＣｕを他の周
期表７族〜１０族遷移金属Ｆｅ、Ｎｉ、Ｃｏ、Ｍｎ等、
特にはＦｅ、Ｎｉ、Ｃｏで部分置換または全置換した材
料。 具体例としては、ＹＢａ₂ Ｃｕ₂ ＣｏＯ₇ （Ｃｏは１次
元鎖構造のＣｕを置換するのが好ましい）、Ｂｉ₂ Ｍ
_n+1 Ｃｏ_n Ｏ_6+2n+ δ（０＜δ＜１、ｎ＝１、２、Ｍ＝
Ｃａ、Ｓｒ、Ｂａ）、Ｌａ_2-z Ｓｒ_z ＣｏＯ_4-δ（０≦
ｚ≦０．３）、Ｌａ_2-z Ｓｒ_z ＮｉＯ_4-δ（０≦ｚ≦
０．３）、Ｎｄ_2-z Ｓｒ_z ＮｉＯ_4-δ（０≦ｚ≦０．
３）が挙げられる。

【００２１】一方、ＡＢＯ₃型のペロブスカイト酸化物
半導体としては、一般式でＬｎ_1-xＭ_x ＴＯ₃ （Ｌｎは
希土類金属元素（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅ
ｕ、Ｇｄ、Ｔｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌ
ｕ、Ｙで、通常はＬａ）から選ばれる少なくとも一種、
ＭはＭｇ、Ｃａ、Ｓｒ、Ｂａから選ばれる少なくとも一
種で、通常はＳｒまたはＣａ、Ｔは遷移金属元素であ
り、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ等
の周期率表第４族から第１１族の金属元素、固溶限界の
範囲で０≦ｘ≦０．９９、通常０．４程度迄）で示され
るものが挙げられる。具体例としては、Ｌａ_1-x Ｍ_x Ｔ
Ｏ₃ （ＭはＣａ、Ｓｒ、Ｂａ、０≦ｘ≦０．１または
０．９≦ｘ≦０．９９）、Ｌａ_1-x Ｍ_x ＣｒＯ₃ （Ｍは
Ｍｇ、Ｓｒ、Ｂａ、０≦ｘ≦０．１）、Ｌａ_1-x Ｍ_x Ｍ
ｎＯ₃ （ＭはＣａ、Ｓｒ、Ｂａ、０≦ｘ≦０．２）、Ｌ
ａ_1-x Ｍ_x ＦｅＯ₃ （ＭはＳｒ、Ｂａ、０≦ｘ≦０．
１）、Ｌａ _1-x Ｍ_x ＣｏＯ₃ （Ｍ＝Ｓｒ、Ｂａ、０≦ｘ
≦０．０５）、ＬｎＦｅ_1-x Ｍｏ_xＯ₃ （いずれも０≦
ｘ≦０．２５、ＬｎはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、
Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、
Ｙ）、ＬａＣｏ_1-x Ｗ_x Ｏ₃ 、ＬｎＣｏ_1-x Ｍｏ
_x Ｏ₃ 、ＬａＮｉ_1-x Ｗ_x Ｏ₃ 、ＬａＮｉ_1-x Ｍｏ_x Ｏ
₃ （０≦ｘ≦０．２５）等が挙げられる。

【００２２】特に、熱的化学的安定性及び電気伝導率の
制御のし易さから、Ｋ₂ ＮｉＦ₄ 構造のペロブスカイト
銅酸化物、Ｂｉを含む層状化合物構造のペロブスカイト
酸化物、Ｌｎ_1-x Ｍ_x ＴＯ_3-δ（Ｌｎは希土類元素、Ｍ
はＢａ、Ｓｒ、Ｃａ、Ｃｅ、Ｔｈ、Ｔ＝周期表第４族か
ら第９族の３ｄ金属元素から選ばれる金属元素、−０．
０４≦δ≦０．０４、０≦ｘ≦０．２）で示されるＡＢ
Ｏ₃ 構造のペロブスカイト酸化物が好適である。

【００２３】Ｌｎ_1-x Ｍ_x ＴＯ_3-δで示される場合、Ｌ
ｎがランタンであるとキャリヤの移動度が高くなり易
く、ＴがＭｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ等の周期表第４
族から第９族の３ｄ金属元素から選ばれる金属元素から
少なくとも一種類の金属元素を含む場合が、熱的化学的
安定性及び電気伝導率の制御のしやすさから好適であ
る。好適な組成範囲はいずれも０≦ｘ≦０．０５、０≦
δ≦０．０５である。ＴがＣｏの場合は荷電移動ギャッ
プが小さいのでさらに好適である。

【００２４】その他の好ましい組成としては （１）Ｌａ_2-x Ｍ_x ＣｕＯ_4-δ（ＭはＢａ、Ｓｒ、Ｃ
ａ、−０．０４≦δ≦０．０４）、 （２）Ｌｎ_2-x Ｃｅ_x ＣｕＯ_4-δ（ＬｎはＰｒ、Ｎｄ、
Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、０≦δ≦０．０４）、 （３）Ｌａ_2-x-y Ｍ_x Ｌｎ_y ＣｕＯ_4-δ（ＬｎはＰｒ、
Ｎｄ、ＭはＢａ、Ｓｒ、Ｃａ、−０．０４≦δ≦０．０
４、０≦ｙ≦１） において、０≦ｘ≦０．０４、より好ましくは０≦ｘ≦
０．０１の組成物である。

【００２５】（ソースおよびドレイン材料）ソースまた
はドレインの材料には、上記チャンネル層材料のうち、
低電気抵抗率組成のものが使える。即ち、上記一般式で
具体的には、ｘまたはｚをチャンネル層に比べ十分大き
くする。一般的には０．１から０．５以下の固溶限界の
間の値となる。具体的には、上記Ｌａ_2-x Ｍ_x ＣｕＯ_4-
δ（ＭはＢａ、Ｓｒ、Ｃａ、−０．０４≦δ≦０．０
４）または、Ｌｎ_2-x Ｃｅ_x ＣｕＯ_4-δ（ＬｎはＰｒ、
Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、０≦δ≦０．０４）、
Ｌａ_2-x Ｍ_x Ｌｎ_y ＣｕＯ_4-δ（ＬｎはＰｒ、Ｎｄ、Ｍ
はＢａ、Ｓｒ、Ｃａ、−０．０４≦δ≦０．０４、０≦
ｙ≦１）であり、より好ましい組成範囲は、ｘが０．１
５から固溶限界、通常０．３程度までの範囲である。
尚、これらの銅酸化物はｘ＝０．１５付近で超伝導性が
最もよく得られるが、本発明においてはｘをより大きく
（０．２〜０．３程度）して用いる方が好ましい。

【００２６】また、Ｂｉ系層状化合物としては、Ｂｉ₂
Ｓｒ₂ Ｃａ_n-1 Ｃｕ_n Ｏ_6+2n+ δ）０＜δ＜１、１≦ｎ
≦３、好ましくはｎ＝１）を用いることができる。上記
Ｌｎ _1-x Ｍ_x ＴＯ_3-δ（Ｔは第４族から第９族の３ｄ金
属元素、−０．０４≦δ≦０．０４）では、約０．１≦
ｘ≦約０．６の固溶限界が好適である。また、Ｓｒ₂Ｒ
ｕＯ₄ 、Ｓｒ_1-x Ｃａ_x ＲｕＯ₃ （０≦ｘ≦１）等の金
属的なペロブスカイトでもよい。これらのペロブスカイ
ト酸化物導体に加えて、他の導電性酸化物としてＲｕＯ
₂ 、ＩｒＯ₂ 等の高融点酸化物を用いることができ、チ
ャンネル層の形成温度が十分低い時は、Ｉｎ₂ Ｏ₃ 、Ｇ
ａ₂ Ｏ₃ なども用いることができる。ソース、ドレイン
層の膜厚は、チャンネル層より十分厚くすることが好ま
しく、典型的には２倍以上にし、５００Å〜４０００Å
が好ましい。エッチングを容易にするには厚い方がよい
が、厚すぎると１μｍ以下の素子にした時に微細加工が
しにくくなるためである。

【００２７】電界による電気伝導率変化を大きくするた
めには、膜厚の最適化によりチャンネル内のキャリヤの
面密度を下げることが必要であり、同酸化物薄膜層の層
厚は１０００Å、好ましくは５００Å以下が用いられ、
良好な薄膜が得られる限りに於て１００Å程度にするこ
とがさらに好ましい。但し、一般に膜厚が薄い程、基板
界面準位の影響が大きくなりスイッチング特性が劣化す
るので、膜厚を薄くするほど薄膜の質を向上することが
肝要である。

【００２８】（強誘電体）強誘電体層としては、従来よ
り知られている多くのペロブスカイト構造を有する強誘
電体を用いることができる。本発明においては、強誘電
体膜が少なくとも半導体層との界面ではエピタキシャル
に成長されていることが好ましい。このため、少なくと
も室温において膜面内の対称性が類似し、その一致する
結晶格子方向での格子面間隔の整数倍同志が５％以内で
一致することが好ましい。このような例としてはＰＬＺ
Ｔ即ち（Ｐｂ_1-x Ｌａ_x （Ｔｉ_1-y Ｚｒ_y ）Ｏ₃ （０≦
ｘ≦０．１、０≦ｙ≦０．５）、Ｂｉ₃ Ｔｉ₄ Ｏ₁₂、Ｂ
ａ_1-x Ｓｒ_x ＴｉＯ₃ （０≦ｘ≦０．４）等が例示で
き、その長軸方向を膜面に垂直にしＬａ_2-x Ｓｒ_x Ｃｕ
Ｏ_4-δ（−０．０４≦δ≦０．０４、０≦ｘ≦０．０
４）、Ｂｉ₂ Ｓｒ₂ Ｃａ_{n- 1} Ｃｕ_n Ｏ_6+2n+ δ（０＜δ
＜１、１≦ｎ≦２）や、Ｌａ_1-x Ｓｒ_x ＣｏＯ₃ （０≦
ｘ≦０．０５）のＣ軸配向膜と積層した場合、格子定数
は５％以内で一致する。

【００２９】メモリ保持のためには、キュリー温度が１
００℃以上であることが必要である。さらに、残留分極
電荷密度が１μＣ（マイクロクーロン）／ｃｍ² 以上
で、薄膜化時の抗電界値が１０Ｖを膜厚で割った値（典
型的には１００ｋＶ／ｃｍ）より十分小さく、最低電圧
及び揺らぎレベルに比べて十分高い抗電界値を持つこと
が好ましい。また、ゲートからチャンネルへの漏れ電流
が十分少ないよう（典型的には１μＡ以下）に十分電気
抵抗が高くピンホール等がないことが好ましい。

【００３０】強誘電体層の膜厚はゲートスイッチング電
圧０．１Ｖ〜５Ｖの低電圧で分極を飽和させるために、
抗電界が好適である限り膜厚は薄ければ薄い程よい。但
し、膜厚が極めて薄くなると、リーク電流が無視できな
くなったり、強誘電性が損失する可能性があるので、通
常膜厚は１０００Åから５０００Åである。

【００３１】強誘電体薄膜は、チャンネル層上にエピタ
キシャル成長させることが好ましいが、多結晶化するこ
とにより強誘電体のリーク電流が下がる、または残留分
極が大きくなるという場合には少なくとも一部を多結晶
化してもよい。また、強誘電体薄膜の配向は、膜厚方向
に分極電荷、電気抵抗率、絶縁破壊電圧が最大になる配
向が好ましい。また、強誘電体層は通常は一種の強誘電
体から構成された単相であるが、多相になってもよい
し、異種の常誘電体、反強誘電体または強誘電体と多層
化したり超格子を形成して、分極電荷、電気抵抗率、絶
縁破壊電圧、抗電界等の特性を向上させてもよい。

【００３２】特に、チャンネル層と直接接する側は絶縁
性が高く欠陥が少ない方がよく、またチャンネル層と界
面反応を最少に抑制する必要があるので、この部分には
チャンネル層にエピタキシャル成長可能でかつ誘電率が
高くチャンネル層材料と格子整合のよい常誘電体、例え
ば、Ｓｒ_1-x Ｂａ_x ＴｉＯ₃ （０≦ｘ≦０．７）やＰｂ
_1-x Ｌａ_x ＴｉＯ₃ （０．１５≦ｘ≦０．２５）等を用
いこの上に強誘電体を形成してもよい。

【００３３】強誘電体上のゲート電極（上部電極）は、
従来のようなＰｔ、Ａｕ、Ａｌ、Ｃｕのような良導性の
金属やその積層膜及び合金を用いてもよいし、上述のチ
ャンネル材料に示された材料系であって、チャンネル材
料中よりさらにドーピングされ高伝導率化したものでも
よい。但し、その成膜に必要な基板温度は、強誘電体層
成膜時の基板温度を越えないことが好ましい。

【００３４】（成膜）また、通常は基板上にチャンネ
ル、強誘電体層、（上部）ゲート電極の順に形成される
が、ゲート電極に導電性酸化物を用いる場合は、ゲート
電極、強誘電体層、チャンネル、と場合によっては保護
膜を基板上に順に積層してもよい。この場合は、チャン
ネルの広い範囲に強誘電体の効果を及ぼすことができ変
調が大きく取れる、パターンニングが容易であるという
利点がある。

【００３５】薄膜作製はレーザー蒸着、スパッター蒸
着、反応性蒸着等の物理的蒸着法、ＭＯ−ＣＶＤ、ＣＶ
Ｄ、プラズマＣＶＤ等の化学的蒸着を用いることができ
る。基板はチャンネル材料と格子整合のよい材料、例と
しては、約４Å×４Åの最小格子面が選べるもの等であ
って、チャンネル層の形成中に基板とチャンネル層の反
応が十分少ないものが好ましく、その例としては、Ｍｇ
Ｏ、ＳｒＴｉＯ₃ 、ＬａＡｌＯ₃ 、ＮｄＧａＯ₃ 、Ｐｒ
ＧａＯ₃ 、ＬａＳｒＧａＯ₄ 、ＮｄＳｒＧａＯ₄ 、Ｎｄ
ドープしたＹＡｌＯ₃ 、ＹＳＺ（ＹドープしたＺｒ
Ｏ₂ ）、Ｙ₂ Ｏ₃、Ｇｄ₂ Ｏ₃ 、ＣｅＯ₂ 、Ｄｙ₂ Ｏ₃
の希土類金属の酸化物等の酸化物単結晶基板、これらの
酸化物を薄膜化してバッファー層として積層し界面反応
を押さえたサファイヤ、Ｓｉ、ＧａＡｓ基板等が用いら
れる。また、ガラスなどのアモルファス材料にバッファ
ー層を形成したものを基板としてもよい。

【００３６】（加工）素子加工では、ウエットソリグラ
フィーで酸（ＨＦ、ＨＣｌ、ＨＮＯ₃ 、Ｈ₂ＳＯ₄ 、Ｈ
₃ ＰＯ₄ 、Ｂｒエタノール、酢酸、しゅう酸等によ
る）、ドライリソグラフィーではプラズマエッチング
（Ａｒ、Ｏ₂ 、Ｎ₂ 、Ｂｒ₂ 、ＣＨ_n Ｃｌ_{4- n} 、ＣＨ_n
Ｆ_4-n 等の混合ガス（ｎ＝１〜４）等による）、イオン
（中性原子）ミリング（Ａｒ、Ｏ₂ 、Ｎ₂ 、Ｂｒ₂ 、Ｃ
ｌ₂ 等による）が用いられる。この場合、エッチング速
度は上層程高い方がプロセス上好都合である。このよう
なエッチングレートの調節は、プロセス上の工夫、例え
ば選択性のあるエッチャントを用いる、上層程エッチン
グされ易い材料を選択する等によっても実現できる。

【００３７】素子の加工は、フォトレジストまたは電子
ビームレジストを用いた公知のリソグラフィー法やレジ
ストレスの加工法、例えばレーザーエッチング、収束イ
オンビームエッチングを用いることができる。この時、
Ｓｉ基板等を用い、本メモリー素子にＳｉトランジスタ
ーを配置する場合はあらかじめ、Ｓｉ基板上にトランジ
スターを形成し、この後に薄膜作製する。

【００３８】図３、４、５は本発明による強誘電体ＦＥ
Ｔ素子の製造工程を説明する図であり、レジスト工程は
省略して記述してある。図１、２のように基板上にチャ
ンネルから順に薄膜が形成される場合を示した。１は基
板、２はチャンネル層、３は常誘電体層、４は強誘電体
層、５は強誘電体ゲート電極、６は絶縁膜、７は常誘電
体ゲート電極、８はソースドレイン部電極、２ａはソー
ス、２ｂはドレインである。図３では、スイッチングト
ランジスタ用のゲートがない場合、図４、５ではある場
合を示した。図３〜図５ではゲート電極５まで形成した
後チャンネル層２上までエッチングしてチャンネルへの
コンタクトを形成する方法を示したが、図４の工程では
誘電体層３まで形成した後チャンネル層２上までエッチ
ングしてゲート電極５及びチャンネル２へのコンタクト
を形成してもよい。

【００３９】図３の場合、少なくともチャンネル層２は
予めパターンニングしておく必要がある。これは、チャ
ンネル層２の形成後ゲート電極５の形成前にパターンニ
ングしてもよいし、チャンネル層２の形成前にチャンネ
ル層以外の所にチャンネル層２と反応し電気伝導性を著
しく下げる薄膜層８（Ｓｉ、Ｚｎ、Ｃｒ等及びその化合
物）を形成してチャンネル層を予めパターンニングして
もよい。

【００４０】以上の手順を図３に従って説明する。図３
では、まず、ソース２ａおよびドレイン２ｂ用の薄膜を
基板１上に堆積し（図３ａ）、レジストを塗布現像し
て、エッチングにより、ソースドレイン部２ａ、２ｂの
み残るようにする（図３ｂ）。次に、チャンネル層２、
強誘電体層４を積層し（図３ｃ）、レジストを塗布現像
して、強誘電体４ゲートの直上のみ残して、エッチング
し、ソースドレイン部に電気的に導通がとれるように
し、少なくともチャンネル層２を残してエッチングする
（図３ｄ、３ｅ）。この時初めに素子の外形を整える図
３ｄの工程を省略して、一度に図３ｅのようにしてもよ
い。次に、ＳｉＯ等の絶縁膜６でゲート電極５とチャン
ネル層２が短絡しないようにし（図３ｆ）、ゲート電極
５及びソースドレイン電極８を形成する。

【００４１】一方、図４および図５は選択用スイッチ用
に常誘電体ゲートを組み込んだ場合のプロセス図であ
る。 図４は、常誘電体層、強誘電体層の順に積層する
場合で、図５ではその逆となる。図４では、まず、ソー
ス２ａおよびドレイン２ｂ用の薄膜を基板１上に堆積し
（図４ａ）、エッチングによりソースドレイン部２ａ、
２ｂのみ残るようにする（図４ｂ）。次に、チャンネル
層２、常誘電体層３を積層し（図４ｃ）、常誘電体ゲー
トを設ける部分の直上のみ残してエッチングする（図４
ｄ）。次に強誘電体層４を積層し（図４ｅ）、強誘電体
ゲートを設ける部分の直上のみ残して、ソースドレイン
部２ａ、２ｂに電気的に導通がとれるまでエッチングす
る（図４ｆ）。次に、ＳｉＯ等の絶縁膜６でゲート電極
５とチャンネル層２が短絡しないようにし（図４ｇ）、
ゲート電極５、７及びソースドレイン電極８を形成する
（図４ｈ）。この工程で用いる常誘電体層は、チャンネ
ル層と強誘電体層のいずれとも強誘電体層の蒸着温度で
反応せず、好ましくは格子整合がよい必要があるので前
述のスイッチングゲート用の常誘電体のうちペロブスカ
イト型酸化物が好ましい。

【００４２】一方、図５では、まず、ソース２ａおよび
ドレイン２ｂ用の薄膜を基板１上に堆積し（図５ａ）、
エッチングによりソースドレイン部２ａ、２ｂのみ残る
ようにする（図５ｂ）。次に、チャンネル層２、強誘電
体層４を積層し（図５ｃ）、強誘電体ゲートを設ける部
分の直上のみ残してエッチングする（図５ｄ）。次に常
誘電体層３を積層し（図５ｅ）、常誘電体層ゲートを設
ける部分の直上のみ残して、他の部分の常誘電体層を除
去する（図５ｆ）。次に、ソースドレイン部２ａ、２ｂ
に電気的に導通がとれるまで、ゲート部以外をエッチン
グする（図５ｇ）。次に、ＳｉＯ等の絶縁膜６でゲート
電極５とチャンネル層２が短絡しないようにし（図５
ｈ）、ゲート電極５、７及びソースドレイン電極８を形
成する（図５ｉ）。図５ｆ、ｇのエッチングはエッチン
グによるゲート部５の強誘電体特性が少ない場合は一度
に行なってもよい。

【００４３】また、上記のプロセスの間または後に酸素
中または空気中で熱処理をして加工中の劣化を回復して
もよい。この工程で用いる常誘電体層の作製は、チャン
ネル層と強誘電体層が反応して劣化しないように低温で
行なう必要がある、このため必ずしも結晶膜でなく多結
晶、非晶質でもよい。ただし、この反応は３００℃程度
迄は無視できることが分っている。この場合、前述のス
イッチングゲート用の常誘電体の全てを用いることがで
きる。

【００４４】また、本素子はメモリ素子以外に疑似神経
回路素子としての応用も考えられる。

【００４５】

【実施例】次に、実施例を用いて本発明をさらに詳細に
説明する。 （実施例１）純度９９．９％のＬａ₂ Ｏ₃ 、ＳｒＣ
Ｏ₃ 、ＣｕＯ粉を１０５０℃で焼結し、Ｌａ_1.75Ｓｒ
_0.25ＣｕＯ₄ 、Ｌａ_1.99Ｓｒ_0.01ＣｕＯ₄ ターゲットを
作製した。このターゲット及びＰｂＯ、ＴｉＯ₂ 、Ｚｒ
Ｏ₂ を混合焼結して作製したＰｂＴｉ_0.8 Ｚｒ_0.2 Ｏ₃
ターゲットを、真空装置内のターゲットホルダー上に配
置した。基板には、１５ｍｍ角の研磨精度の高い（表面
粗さ約２０Å）ＳｒＴｉＯ₃（１００）基板を用いた。

【００４６】まず、酸素圧１００ｍｔｏｒｒ、基板温度
７２０℃で、レーザー蒸着によりＬａ_1.75Ｓｒ_0.25Ｃｕ
Ｏ₄ を約２０００Å堆積した。レーザー蒸着では、Ａｒ
Ｆレーザーを用い、レーザーパワー密度は約１Ｊ／ｃｍ
² 、繰り返し周波数は実効５Ｈｚで、ターゲット上をレ
ーザースキャンしつつ、ターゲットを自転公転すること
により一様な蒸着速度を得た。

【００４７】基板を大気中に取り出し、レジストを塗布
してソースドレン部の形を凸の字型に中性化したイオン
ビームによるミリングで切り出した。この時ソースドレ
インの凸字の突起部の大きさは一辺が１００μｍの正方
形、凸字の台の部分は一辺１ｍｍの正方形とした。ソー
スの凸字の先端とドレンの凸字の先端の間隔は２００μ
ｍである。尚、イオンミリングでは、この部分から完全
にＬａ_1.75Ｓｒ_0.25ＣｕＯ₄ がなくなるようにややオー
バーエッチした（１０Å程度）。

【００４８】レジストを剥離し、超純水で洗浄後、再び
レーザー蒸着装置に設置し、酸素圧１００ｍｔｏｒｒに
設定して室温から基板温度７２０℃まで加熱する。同一
の基板温度および酸素圧中で、Ｌａ_1.75Ｓｒ_0.25ＣｕＯ
₄と同一条件でレーザー蒸着によりＬａ_1.99Ｓｒ_0.01Ｃ
ｕＯ₄ を約２００Å堆積した。この後酸素圧を３００ｍ
ｔｏｒｒに設定し、基板温度を５９０℃まで下げて、基
板温度安定後、レーザー蒸着でＰｂＴｉ_0.8 Ｚｒ_0.2 Ｏ
₃ を３０００Å積層した。レーザーパワー密度は約３Ｊ
／ｃｍ² で他の条件は変更しなかった。レーザー蒸着装
置内に６００ｔｏｒｒまで酸素を満たしながら冷却し、
基板温度が室温付近になった所で、大気中に取り出し
た。この積層膜のＸ線回析では各層のＣ軸配向に対応す
る結果が得られた。

【００４９】この積層膜にレジストを塗布し現像し、イ
オンミリングで各素子の分離をおこなうため、各素子を
ブリッジ型に切り出した。素子分離は、素子を３２００
Åよりやや深くエッチングすることにより行なった。分
離後、ソースとドレインに電極を導通させるため、Ｐｂ
Ｔｉ_0.8 Ｚｒ_0.2 Ｏ₃ 層を数１０Å程度残してエッチン
グ除去した。このとき、素子分離に用いた条件を用いて
エッチング精度を高めた。この後再びフォトリソ工程を
用いて、ＳｉＯ_x （１≦ｘ≦１．５）薄膜によるチャン
ネルとゲートの絶縁分離、金薄膜によるゲート、ソー
ス、ドレイン電極形成を行なった。最終的素子のゲート
電極の有効な面積は約５０ミクロン×１７０ミクロン、
チャンネル幅と長さは約５０ミクロン×２００ミクロン
であった。この素子について、図６に示すように、ソー
スをアースとし、ドレインに直流電圧を印加し、ゲート
にパルス電圧を印加してメモリー特性を２端子法で測定
した。ゲート５に０．１ミリ秒間＋７Ｖ電圧を印加し、
５分後に０．１ミリ秒間−７Ｖ電圧を印加する動作を繰
り返し、ソース２ａドレイン２ｂ間を流れる電流Ｉを読
み取った。この結果を図７の実線で示す。

【００５０】尚、本実施例で、Ｌａ_1.75Ｓｒ_0.25ＣｕＯ
₄ をＳｒ₂ ＲｕＯ₄ 、ＳｒＲｕＯ₃に変えても、またＰ
ｂＴｉ_0.8 Ｚｒ_0.2 Ｏ₃ をＰｂＴｉ_0.9 Ｚｒ_0.1 Ｏ₃ 、
Ｐｂ _0.95Ｌａ_0.05Ｔｉ_0.8 Ｚｒ_0.2 Ｏ₃ に代えても同様
の結果が得られた。

【００５１】（比較例１）ソースドレイン部にＬａ_1.75
Ｓｒ_0.25ＣｕＯ₄ 層を形成しないこと以外は実施例１と
同様にして、最終素子寸法が実施例と同じ素子を形成し
た。最終素子は図６で２ａ，２ｂがないこと以外実施例
１による素子と同様の構成となる。実施例１と同様にし
て、メモリー特性を２端子法で測定した。但し、この場
合０．１ミリ秒間±７Ｖの電圧パルスでは十分な変調が
得られなかったので１ミリ秒間±７Ｖの電圧パルスを用
いた。この結果を図７の点線に示す。定性的には実施例
１と同様の結果であるが、電流値の絶対値及び変調の幅
が約半分になった。また、この構成で素子を作製すると
実施例１に比べ、バッチ間の特性差、同一バッチ内の特
性の差が大きかった。

【００５２】（比較例２）ソースドレイン部に、従来よ
く用いられている多結晶Ｓｉを用いてソースドレイン部
を形成し、その後は実施例１と同様にして、最終素子寸
法が同じ素子を形成した。実施例１と同様にメモリー特
性を２端子法で測定したが、電流値は実施例１の１００
０分の１以下で、メモリー特性は測定できなかった。ま
た、Ｓｉの代わりにＡｌを用いて同様の素子を作製した
が同様であった。

【００５３】（比較例３）ソースドレイン部に、白金を
用いてソースドレイン部を形成し、その後は実施例１と
同様にして、最終素子寸法が同じ素子を形成した。実施
例１と同様にメモリー特性を２端子法で測定したが、比
較例１と同様の電流と変調しか得られなかった。

【００５４】（比較例４）レーザー蒸着法で、ソースド
レイン部にＳｒＴｉＯ₃ ：１重量％Ｎｂの２０００Åの
層を形成し、チャンネル部分にＳｒＴｉＯ₃ ：０．１重
量％Ｎｂの２００Åの層を形成して他の条件は実施例１
と同様にして、最終素子寸法が実施例と同じ素子を形成
した。実施例１と同様にメモリー特性を２端子法で測定
した。１Ｖのソースドレイン電圧では、電流値は実施例
１の１０００分の１以下で、メモリー特性は測定できな
かった。

【００５５】（実施例２）純度９９．９％のＬａ
₂ Ｏ₃ 、ＳｒＣＯ₃ 、ＣｏＯ粉を１０５０℃で焼結して
製造した、Ｌａ_0.5 Ｓｒ_0.5 ＣｏＯ₃ 、Ｌａ_0.99Ｓｒ
_0.01ＣｏＯ₃ ターゲット及び、ＰｂＯ、ＴｉＯ₂ 、Ｚｒ
Ｏ₂ を混合焼結して作製したＰｂＴｉ_0.8 Ｚｒ_0.2Ｏ₃
ターゲットを、真空装置内のターゲットホルダー上に配
置した。基板としては、１５ｍｍ角の研磨精度の高い
（表面粗さ約２０Å）ＳｒＴｉＯ₃ （１００）基板を用
いた。酸素圧１００ｍｔｏｒｒ、基板温度６８０℃で、
レーザー蒸着によりＬａ_0.5 Ｓｒ_0.5 ＣｏＯ₃ を約２０
００Å堆積した。レーザーパワー密度は約１Ｊ／ｃ
ｍ² 、繰り返し周波数は実効５Ｈｚであった。

【００５６】実施例１同様に、大気中に取り出し、レジ
ストを塗布しソースドレイン部の形を凸の字型に中性化
したイオンビームによるミリングで切り出した。チャン
ネル部分から完全にＬａ_0.5 Ｓｒ_0.5 ＣｏＯ₃ がなくな
るようにややオーバーエッチした。この後レジストを剥
離し、超純粋で洗浄後、再びレーザー蒸着装置に設置
し、酸素圧１００ｍｔｏｒｒに設定して室温から基板温
度６８０℃まで加熱する。同一の基板温度、酸素圧中
で、前述と同一条件でレーザー蒸着により、Ｌａ_{0. 99}Ｓ
ｒ_0.01ＣｏＯを約２００Å堆積した。この後酸素圧を３
００ｍｔｏｒｒに設定し、基板温度を５８０℃まで下げ
て、基板温度安定後、レーザー蒸着でＰｂＴｉ_0.8 Ｚｒ
_0.2 Ｏ₃ を３０００Å積層した。レーザーパワー密度は
約３Ｊ／ｃｍ ² で他の条件は前述と同じにした。レーザ
ー蒸着装置内に６００ｔｏｒｒまで酸素を満たしながら
冷却し、基板温度が室温付近になった所で、大気中に取
り出した。この積層膜のＸ線回析では各層のＣ軸配向に
対応する結果が得られた。この後、実施例１と同様にし
て、実施例１と同様の最終寸法を持つ素子を得た。

【００５７】この素子について、実施例１と同様にメモ
リー特性を２端子法で測定した。ゲート５に０．１ミリ
秒間＋７Ｖ電圧を印加しするとソース２ａドレイン２ｂ
間を流れる電流値は平均０．８μＡとなり、５分後に
０．１ミリ秒間−７Ｖ電圧を印加すると電流値は平均
０．９μＡとなった、これらが繰り返し観測された。

【００５８】（比較例５）ソースドレイン部にＬａ_0.5
Ｓｒ_0.5 ＣｏＯ₃ 層を形成しないこと以外は実施例２と
同様にして、最終素子寸法が実施例２と同じ素子を形成
した。最終素子は２ａ，２ｂがないこと以外実施例２と
同様の構成となる。実施例２と同様にして、メモリー特
性を２端子法で測定した。但し、この場合０．１ミリ秒
間±７Ｖの電圧パルスでは十分な変調が得られなかった
ので１ミリ秒間±７Ｖの電圧パルスを用いた。実施例２
に比べ、電流値の絶対値及び変調の幅が約半分になっ
た。また、この構成で素子を作製すると実施例２に比べ
バッチ間の特性差、同一バッチ内の特性の差が大きかっ
た。

【００５９】（実施例３）実施例１と同様にして、Ｌａ
_1.7 Ｓｒ_0.3 ＣｕＯ₄ を約２０００Å堆積し、凸の字型
のソースドレイン部を形成し、Ｌａ_1.99Ｓｒ_0.01ＣｕＯ
₄ を約２００Å堆積した。この後酸素圧を３００ｍｔｏ
ｒｒに設定し、基板温度を５３０℃まで下げて、基板温
度安定後、レーザー蒸着でＢｉ₄ Ｔｉ₃ Ｏ₁₂を３０００
Å積層した。レーザーパワー密度は約３Ｊ／ｃｍ² で他
の条件は前述と同じにした。レーザー蒸着装置内に６０
０ｔｏｒｒまで酸素を満たしながら冷却し、基板温度が
室温付近になった所で、大気中に取り出した。この積層
膜のＸ線回析では図８に示すように、各層のＣ軸配向に
対応する結果が得られた。

【００６０】以下実施例１と同様にこの素子分離、ソー
スとドレインの上のＰｂＴｉ_0.8 Ｚｒ_0.2 Ｏ₃ 層除去、
ゲートの絶縁分離、金薄膜によるゲート、ソース、ドレ
イン電極形成を行なった。最終的素子のゲート電極の有
効な面積は約５０ミクロン×１７０ミクロン、チャンネ
ル幅と長さは約５０ミクロン×２００ミクロンである。
この素子について、実施例１と同様にメモリー特性を２
端子法で測定した。ゲート５に０．１ミリ秒間＋７Ｖ電
圧を印加しするとソース２ａドレイン２ｂ間を流れる電
流値は平均１．５μＡとなり、５分後に０．１ミリ秒間
−７Ｖ電圧を印加すると電流値は平均１．７μＡとなっ
た、これらが繰り返し観測された。尚、ソースドレイン
部のＬａ_1.7 Ｓｒ_0.3 ＣｕＯ₄ をＢｉ₂ Ｓｒ₂ ＣｕＯ₆₊
δ（０＜δ＜０．５）、チャンネル部のＬａ_1.99Ｓｒ
_0.01ＣｕＯ₄ をＢｉ₂ Ｓｒ₂ ＣｏＯ _6.25+ δ（０＜δ＜
０．５）に変えても同様の結果が得られた。

【００６１】（実施例４）１５ｍｍ角の研磨精度の高い
ＳｒＴｉＯ₃ （１００）基板を用い、実施例１と同様
に、レーザー蒸着によりＬａ_1.75Ｓｒ_0.25ＣｕＯ₄ を約
２０００Å堆積し、イオンミリングでソースドレイン部
を切りだし、再びレーザー蒸着によりＬａ_{1. 99}Ｓｒ_0.01
ＣｕＯ₄ を約２００Å堆積するまでは実施例１と同様に
行った。この後、酸素圧を１ｍｔｏｒｒに設定し、基板
温度を４５０℃まで下げて、基板温度安定後、レーザー
蒸着でＳｒＴｉＯ₃ を１００Å積層した。レーザーパワ
ー密度は約３Ｊ／ｃｍ² 、繰り返し周波数は実効５Ｈｚ
で、ターゲット上をレーザースキャンしつつ、ターゲッ
トを自転公転して蒸着した。次に、酸素圧を３００ｍｔ
ｏｒｒに設定し、基板温度を５８０℃まで上げてレーザ
ー蒸着でＰｂＴｉ_0.8 Ｚｒ_0.2 Ｏ₃ を３０００Å積層し
た。レーザーパワー密度は約３Ｊ／ｃｍ² で他の条件は
前述と同じにした。レーザー蒸着装置内に６００ｔｏｒ
ｒまで酸素を満たしながら冷却し、基板温度が室温付近
になったところで、大気中に取り出した。

【００６２】この積層膜にレジストを塗布し現像し、イ
オンミリングで各素子の分離を行なうため、各素子をブ
リッジ型に切り出した。次に、常誘電体ゲート上の強誘
電体膜厚を薄くして常誘電体化するため、強誘電体ゲー
トの部分を残して、他の強誘電体層が３００Åになるよ
うにフォトリソ工程後イオンミリングした。次に、ソー
スとドレインに電極を導通させるため、フォトリソ工程
とイオンミリングにより、常誘電体ゲート７強誘電体ゲ
ート上以外のＰｂＴｉ_0.8 Ｚｒ_0.2 Ｏ₃ 層を数１０Å程
度残してエッチング除去した。この後再びフォトリソ工
程を用いて、ＳｉＯ_x （１≦ｘ≦１．５）薄膜によるチ
ャンネルとゲートの絶縁分離、金薄膜によるゲート、ソ
ース、ドレイン電極形成を行なった。

【００６３】最終的素子の強誘電体ゲート電極の有効な
面積は約５０ミクロン×１００ミクロン、２つの常誘電
体ゲート電極の有効な面積は約５０ミクロン×３５０ミ
クロン、チャンネル幅と長さは約５０ミクロン×２００
ミクロンである。この素子について、図９に示すように
ソースをアースとし、ドレインに直流電圧を印加し、強
誘電体ゲートと常誘電体ゲートに独立なパルス電圧を印
加してメモリー特性を２端子法で測定した。強誘電体ゲ
ート５に０．１秒間＋７Ｖ電圧を印加し、この後すぐ常
誘電体ゲート７に１秒間＋５Ｖ電圧を印加しこの間の電
流値を読み取り、１秒間−５Ｖ電圧を印加しこの間の電
流値を読み取った所、夫々、０．０３μＡ、０．２μＡ
であった。

【００６４】次に５分後に強誘電体ゲート５に０．１ミ
リ秒間−７Ｖ電圧を印加し、この後すぐ常誘電体ゲート
７に１秒間＋５Ｖ電圧を印加しこの間の電流値を読み取
り、１秒間−５Ｖ電圧を印加しこの間の電流値を読み取
った所、夫々、０．０４μＡ、０．２３μＡであった。
これにより、常誘電体ゲートへの電圧印加により、集積
化した場合の任意のメモリーセルが選択的に読みだるこ
とが分かる。次に、常誘電体ゲートに＋５Ｖ電圧を印加
した状態で、強誘電体ゲートに０．１ミリ秒間±７Ｖ電
圧を印加しても、その後の読み出し電流は電圧を印加前
とは変わらなかった。このことから、常誘電体ゲートへ
の電圧パルスを組み合わせることにより、集積化した場
合の任意のメモリーセルが選択的に書き換えられること
が分かる。

【００６５】

【発明の効果】ペロブスカイト構造を持つ酸化物と同一
基板上に作製可能または相互にエピタキシャル成長可能
なペロブスカイト構造を持つ酸化物半導体を用いた強誘
電体ＦＥＴ素子を改善した本発明の素子は、高集積化が
可能であり、従来の半導体素子では得られないメモリー
や疑似神経回路に応用できる。また、従来のＳｉ半導体
素子で限界とされる大きさよりさらに小さな素子が可能
になる。なお、実施例および比較例においてはメモリ素
子としての特性確認を目的としたため、比較的大きい素
子を製造しているが、本発明は特にこの大きさには制限
されるものでないことは言うまでもない。

【図面の簡単な説明】

【図１】本発明による素子の最も基本的な構成例を示す
図。

【図２】本発明による素子の別の基本的な構成例を示す
図。

【図３】素子加工の工程を示す図。

【図４】素子加工の工程を示す図。

【図５】素子加工の工程を示す図。

【図６】本発明による素子の特性測定法を示す図。

【図７】本発明による素子の特性測定結果を示す図。

【図８】本発明による素子に用いる積層膜のＸ線回析パ
ターンを示す図。

【図９】本発明による素子の特性測定方法を示す図。

【符号の説明】

１ 基板 ２ チャンネル層 ３ 誘電体層 ４ 強誘電体層 ５ 強誘電体ゲート電極 ６ 絶縁膜 ７ 常誘電体ゲート電極 ８ ソースドレイン部電極 ２ａ ソース ２ｂ ドレイン １０ 直流電源 １１ 電流計 １２ パルス源 １２ｂ パルス源 １ｂ 半導体基板 ２ｃ ソース（基板と逆伝導型のキャリヤを持つ高濃
度ドープ領域） ２ｄ ドレイン基板と逆伝導型のキャリヤを持つ高濃
度ドープ領域）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｃ３０Ｂ 29/22 Ｈ０１Ｌ 29/78 ６１７Ｓ Ｈ０１Ｌ 27/10 ４５１ ６１８Ｂ 29/786 21/336

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基板上に、ソース、ドレイン、ソースド
   レイン間のチャンネル及びソース電極、ドレイン電極、
   ゲート電極を有する強誘電体ＦＥＴ素子において、 チャンネルが（１）希土類金属またはＢｉ及び（２）周
   期表第４族から第１１族の金属元素から選ばれる少なく
   とも一種類の金属元素を含むペロブスカイト構造の酸化
   物半導体から構成され、 ソース及びドレインが金属的電気伝導を示す酸化物導体
   により形成され、 該チャンネル上に少なくとも一部がペロブスカイト構造
   を有する強誘電体である金属酸化物層及びこれに接して
   設けられたゲート電極が形成されてなることを特徴とす
   る強誘電体ＦＥＴ素子。
2. 【請求項２】 チャンネル層のペロブスカイト構造の酸
   化物半導体がＫ₂ ＮｉＦ₄ 構造、ＡＢＯ₃ 構造またはＢ
   ｉを含む層状化合物構造であり、基板に対してチャンネ
   ル及び該強誘電体である金属酸化物層が実質的にエピタ
   キシャル成長されたことを特徴とする請求項１記載の強
   誘電体ＦＥＴ素子。
3. 【請求項３】 チャンネル上に強誘電体層及びこれに接
   するゲート電極と少なくとも一つの強誘電性を示さない
   誘電体層及びこれに接するゲート電極を有することを特
   徴とする請求項１記載の強誘電体ＦＥＴ素子。
4. 【請求項４】 Ｋ₂ ＮｉＦ₄ 構造のペロブスカイト酸化
   物が、Ｌａ_2-x Ｍ_xＣｕＯ_4-δ（Ｍ＝Ｂａ、Ｓｒ、Ｃ
   ａ、δ＝−０．０４〜０．０４、ｘ＝０〜０．０４）ま
   たは、Ｌｎ_2-x Ｃｅ_x ＣｕＯ_4-δ（Ｌｎ＝Ｐｒ、Ｎｄ、
   Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、δ＝０〜０．０４、ｘ＝０〜
   ０．０４）、Ｌａ_2-x-y Ｍ_x Ｌｎ_y ＣｕＯ_4-δ（Ｌｎ＝
   Ｐｒ、Ｎｄ、Ｍ＝Ｂａ、Ｓｒ、Ｃａ、δ＝−０．０４〜
   ０．０４、ｙ＝０〜１、ｘ＝０〜０．０４）から選ばれ
   ることを特徴とする請求項２記載の強誘電体ＦＥＴ素
   子。
5. 【請求項５】 ＡＢＯ₃ 構造のペロブスカイト酸化物
   が、Ｌｎ_1-x Ｍ_x ＴＯ _3-δ（Ｌｎ＝希土類元素、Ｍ＝Ｂ
   ａ、Ｓｒ、Ｃａ、Ｃｅ、Ｔｈ、Ｔ＝周期表第４族から第
   １１族の金属元素から選ばれる少なくとも一種類の金属
   元素、δ＝−０．０４〜０．０４、ｘ＝０〜０．９９）
   で示されることを特徴とする請求項２記載の強誘電体Ｆ
   ＥＴ素子。
6. 【請求項６】 Ｂｉを含む層状化合物構造のペロブスカ
   イト酸化物が、Ｂｉ ₂ Ｓｒ₂ （Ｌｎ_1-x Ｃａ_x ）_n-1 Ｃ
   ｕ_n Ｏ_6+2n+ δ（Ｌｎ＝希土類元素、０＜δ＜１、ｎ＝
   １〜３、Ｌｎ＝Ｙ、Ｎｄ等の希土類金属元素、ｘ＝０〜
   ０．２）であることを特徴とする請求項２記載の強誘電
   体ＦＥＴ素子。
7. 【請求項７】 Ｂｉを含む層状化合物構造のペロブスカ
   イト酸化物が、Ｂｉ ₂ Ｓｒ₂ （Ｌｎ_1-x Ｃａ_x ）_n-1 Ｔ
   _n Ｏ_6+2n+ δ（Ｌｎ＝希土類元素、Ｔ＝周期表第７族か
   ら第１０族の３ｄ金属元素から選ばれる少なくとも一種
   類の金属元素０＜δ＜１、ｎ＝１〜３、Ｌｎ＝Ｙ、Ｎｄ
   等の希土類金属元素、ｘ＝０〜１）であることを特徴と
   する請求項２記載の強誘電体ＦＥＴ素子。