JP5633804B2 - Field effect transistor having perovskite complex oxide as channel layer, method for manufacturing the same, and memory device using the same - Google Patents
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Description
本発明は、新規の薄膜電界効果トランジスタ構造を備えたスイッチング素子として機能する電界効果トランジスタに関し、さらに詳細には、チャンネル層としてペロブスカイト型の結晶構造を有する希土類元素の複合酸化物の単結晶薄膜を備えた電界効果トランジスタ素子と、該電界効果トランジスタ素子をスイッチング素子として利用したメモリ素子に関する。 The present invention relates to a field effect transistor that functions as a switching element having a novel thin film field effect transistor structure. More specifically, the present invention relates to a single crystal thin film of a rare earth element complex oxide having a perovskite crystal structure as a channel layer. The present invention relates to a provided field effect transistor element and a memory element using the field effect transistor element as a switching element.
固体誘電体層をゲート絶縁体として利用し、シリコン半導体等のチャンネル層(ボロン等のドーパントを用いて初めからキャリアドープされている)の導電率を制御する構造の電界効果トランジスタ（ＦＥＴ）は、多数製造されている。このＦＥＴの一例である薄膜トランジスタ（ＴＦＴ）は、電子回路中でスイッチング素子として広く使用されている。このような構造の従来のＦＥＴを用いた電子回路において、性能向上のためにＦＥＴのチャンネル長を短くする等の微細化を行って集積度を高くすると、それに伴ってチャンネルあたりのドーパントの数が減少する。例えば、20nm×20nm×5nmのチャンネルの場合、平均して11個のドーパント（つまりキャリア）しか含まれないことになる。キャリアの数がこれほど少なくなると、素子ごとの特性のばらつきが深刻になり、信頼性を揺るがす大きな問題となってしまう。 A field effect transistor (FET) having a structure in which a solid dielectric layer is used as a gate insulator and the conductivity of a channel layer of silicon semiconductor or the like (which is carrier-doped from the beginning using a dopant such as boron) is controlled. Many are manufactured. A thin film transistor (TFT) as an example of this FET is widely used as a switching element in an electronic circuit. In an electronic circuit using a conventional FET having such a structure, if the integration degree is increased by performing miniaturization such as shortening the channel length of the FET to improve performance, the number of dopants per channel is accordingly increased. Decrease. For example, in the case of a 20 nm × 20 nm × 5 nm channel, only 11 dopants (that is, carriers) are included on average. If the number of carriers is so small, the variation in characteristics from element to element becomes serious, resulting in a serious problem that shakes reliability.
最近、このような従来の半導体のＦＥＴの問題を解決するための手段として、強相関電子材料のモット金属‐絶縁体転移を用いたＦＥＴの開発が試みられている。このＦＥＴは、電界効果により強相関電子材料にモット金属‐絶縁体転移という電子相転移を引き起こし、この相転移現象に伴う上記強相関電子材料の導電率の変化を利用するという原理に基づいて動作する。非特許文献１に示すように、強相関電子材料のモット金属‐絶縁体転移にともなう導電率の変化は、従来の半導体の電界効果による導電率の変化とは異なる物理現象によるものである。強相関電子材料の一例であるペロブスカイト型の複合酸化物の場合、20nm×20nm×5nmのチャンネル内に伝導に関与できるキャリアが約３万個も存在するので、モット金属‐絶縁体転移を利用したＦＥＴにおいては、上述の従来の半導体のＦＥＴで生じている微細化に伴う問題は発生しない。 Recently, attempts have been made to develop FETs using the Mott metal-insulator transition of strongly correlated electronic materials as means for solving the problems of such conventional semiconductor FETs. This FET operates based on the principle that the electric phase effect causes an electronic phase transition called the Mott metal-insulator transition in the strongly correlated electronic material, and uses the change in conductivity of the strongly correlated electronic material associated with this phase transition phenomenon. To do. As shown in Non-Patent Document 1, the change in conductivity due to the Mott metal-insulator transition of strongly correlated electronic materials is due to a physical phenomenon different from the change in conductivity due to the electric field effect of conventional semiconductors. In the case of a perovskite-type complex oxide, which is an example of a strongly correlated electron material, there are about 30,000 carriers that can participate in conduction in a 20 nm x 20 nm x 5 nm channel, so the Mott metal-insulator transition is used. In the FET, there is no problem associated with miniaturization that occurs in the above-described conventional semiconductor FET.
上記のような強相関電子材料を利用したスイッチング素子として、特許文献１には、Ｌａ１−ｘＳｒｘＭｎＯ３−ｙ（０≦ｘ＜０．５、ｙ≧０）等で形成された強相関電子材料からなる半導体層を使用して、該半導体層のキャリアの伝導度を外部からの印加電界に応じて変調することを動作原理とする電流スイッチング機能、光スイッチング機能等を実現できることが開示されている。 As a switching element using such a strongly correlated electron material, Patent Document 1 discloses a strong element formed of La 1-x Sr x MnO 3-y (0 ≦ x <0.5, y ≧ 0) or the like. It is disclosed that a current switching function, an optical switching function, and the like can be realized by using a semiconductor layer made of a correlated electron material and modulating the carrier conductivity of the semiconductor layer according to an externally applied electric field. Has been.
また、特許文献２には、電荷注入により金属絶縁体転移を生じる物質として、ＡＥ１−ｘＲＥｘＴＯ３（ＡＥはアルカリ土類金属元素から選ばれる少なくとも１種、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも１種、Ｔは遷移金属元素から選ばれる少なくとも１種、ｘは０≦ｘ＜１）で実質的に表されるペロブスカイト酸化物をチャンネル層として用いて、ペロブスカイト酸化物等からなる誘電体層とを積層した積層膜を具備し、誘電体層の分極に伴う界面電荷によって、チャンネル層の導電率を変化させるスイッチング素子が開示されている。 Patent Document 2 discloses that AE 1-x RE x TO 3 (AE is at least one selected from alkaline earth metal elements, RE is a rare earth metal containing Y as a substance that causes metal-insulator transition by charge injection. At least one selected from elements, T is at least one selected from transition metal elements, and x is a perovskite oxide substantially represented by 0 ≦ x <1) as a channel layer. There is disclosed a switching element that includes a laminated film laminated with a dielectric layer and changes the conductivity of the channel layer by an interface charge accompanying polarization of the dielectric layer.
しかし、非特許文献１に示すように、強相関電子材料及びペロブスカイト酸化物のチャンネル層にモット金属-絶縁体転移を引き起こし、導電率を変化させるためには、１０１４／ｃｍ２以上の高濃度の電荷量をチャンネル層に注入する必要がある。しかし、この電荷量はシリコン（Ｓｉ）等の半導体をチャンネル層とし、ＳｉＯ2等をゲート絶縁層とする一般的なＦＥＴにおいてチャンネル層に注入できる電荷量より１桁大きな量である。そのため、一般的なゲート絶縁層を用いたＦＥＴではモット金属-絶縁体転移を引き起こすのに十分な電荷量をチャンネル層に注入することはできなかった。 However, as shown in Non-Patent Document 1, in order to cause the Mott metal-insulator transition in the channel layer of the strongly correlated electron material and the perovskite oxide and change the conductivity, a high concentration of 10 14 / cm 2 or more is required. It is necessary to inject this amount of charge into the channel layer. However, this amount of charge is an order of magnitude larger than the amount of charge that can be injected into the channel layer in a general FET having a semiconductor such as silicon (Si) as the channel layer and SiO 2 or the like as the gate insulating layer. For this reason, in a FET using a general gate insulating layer, a sufficient charge amount to cause a Mott metal-insulator transition cannot be injected into the channel layer.
また、ＦＥＴの導電チャンネルに高濃度で電荷注入を行う方法として、高誘電率の絶縁材料、すなわち、ｈｉｇｈ−ｋ材料をゲート絶縁層に用いる方法がある。しかし、その様な方法においても、ｈｉｇｈ−ｋ材料と、強相関電子材料及びペロブスカイト酸化物の結晶構造の違いや格子定数の相違等に起因してゲート絶縁層／チャンネル層の界面に電荷のトラップ準位が形成される等、材料の性質に起因する問題が存在する。そのため、チャンネル層に電荷を効率良く注入できず、導電チャンネルの導電率を有効に変化させることが難しいという問題があった。 Further, as a method for injecting a charge into a conductive channel of an FET at a high concentration, there is a method in which an insulating material having a high dielectric constant, that is, a high-k material is used for a gate insulating layer. However, even in such a method, charge trapping is caused at the interface between the gate insulating layer and the channel layer due to the difference in crystal structure and lattice constant between the high-k material, the strongly correlated electron material and the perovskite oxide. There are problems due to the properties of the material, such as the formation of levels. Therefore, there is a problem that it is difficult to efficiently inject charges into the channel layer and it is difficult to effectively change the conductivity of the conductive channel.
本発明はこのような課題に対処するためになされたものであり、電気二重層法を用いて強相関電子材料のチャンネルに高濃度の電荷注入を行うことで抵抗を変化させるＦＥＴと、該ＦＥＴをスイッチング素子として利用したメモリ素子を提供することを目的とする。 The present invention has been made in order to cope with such problems. An FET that changes resistance by injecting a high concentration of charge into a channel of a strongly correlated electron material using an electric double layer method, and the FET An object of the present invention is to provide a memory element using the above as a switching element.
上記本発明の目的を達成するために、本発明にかかる電界効果トランジスタは、化学式Ｃａ１−ｘＣｅｘＭｎＯ３（但し、ｘは０≦ｘ≦０．０２を満たす実数である）で表される複合酸化物からなる単結晶膜をチャンネル層に用いること、を特徴とする。 In order to achieve the above object of the present invention, a field effect transistor according to the present invention is represented by the chemical formula Ca 1-x Ce x MnO 3 (where x is a real number satisfying 0 ≦ x ≦ 0.02 ). A single crystal film made of a complex oxide is used for the channel layer.
上記複合酸化物は金属絶縁体転移を起こすモット絶縁体であって、セリウム元素（Ｃｅ）の組成比ｘを制御することによって、その電気特性が絶縁体（温度の低下とともに電気抵抗率が増加）から金属（温度の低下とともに電気抵抗率が減少）へと変化、即ち金属−絶縁体転移を誘起することができる。その金属−絶縁体転移に伴って、室温以下での電気抵抗率は組成比ｘに依存して変化する。このように、上記複合酸化物は、電気的特性を金属状態から絶縁体状態まで調整することができる。尚、上記複合酸化物の金属‐絶縁体転移とそれに伴う電気抵抗率の変化は、電荷注入によっても誘起することができる。 The composite oxide is a Mott insulator that causes a metal-insulator transition. By controlling the composition ratio x of the cerium element (Ce), its electrical characteristics are insulators (the electrical resistivity increases as the temperature decreases). To metal (electrical resistivity decreases with decreasing temperature), that is, a metal-insulator transition can be induced. Along with the metal-insulator transition, the electrical resistivity below room temperature varies depending on the composition ratio x. Thus, the composite oxide can adjust electrical characteristics from a metal state to an insulator state . Note that the metal-insulator transition of the complex oxide and the accompanying change in electrical resistivity can also be induced by charge injection.
また、本発明にかかる電界効果トランジスタは、前記チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物の単結晶からなる基板と、液状の電解質を含有するゲート絶縁層とを備え、前記チャンネル層が、該基板上に直接に形成され、上記ゲート絶縁層が、前記チャンネル層の露出した表面に接触すること、を特徴とする。 The field effect transistor according to the present invention includes a substrate made of an oxide single crystal having a lattice constant smaller than that of the composite oxide forming the channel layer, and a gate insulating layer containing a liquid electrolyte, The channel layer is formed directly on the substrate, and the gate insulating layer is in contact with an exposed surface of the channel layer.
上記複合酸化物はチャンネル層に用いる材料として好適な特性を有しているが、電気二重層法を用いて該チャンネル層に電荷注入を行うことが好ましい。すなわち、本発明にかかる電界効果トランジスタは、液状の電解質を含有するように構成されたゲート絶縁層を用いて構成されることが好ましい。 The composite oxide has characteristics suitable as a material used for the channel layer, but it is preferable to inject charges into the channel layer using an electric double layer method. That is, the field effect transistor according to the present invention is preferably configured using a gate insulating layer configured to contain a liquid electrolyte.
また、本発明にかかる電界効果トランジスタは、上記チャンネル層が、上記基板によって圧縮歪みが加えられること、を特徴とする。そのような機能を有する基板として、ＹＡｌＯ３から形成された基板を用いることが好ましい。 The field effect transistor according to the present invention is characterized in that the channel layer is subjected to compressive strain by the substrate. As a substrate having such a function, a substrate formed of YAlO 3 is preferably used.
また、本発明にかかるメモリ素子は、上記の本発明にかかる電界効果トランジスタを少なくとも１つを配置することによって構成されること、を特徴とする。 According to another aspect of the present invention, there is provided a memory device including at least one field effect transistor according to the present invention.
本発明にかかる電界効果トランジスタの製造方法は、ソース領域及びドレイン領域、前記ソース領域と前記ドレイン領域の間に設けられたチャンネル層、電気絶縁層を介して前記チャンネル層に隣接して設けられたゲート領域が、酸化物単結晶の基板の同一表面上に配置されるプレーナ構造の電界効果トランジスタを製造する方法であって、化学式がＣａ１−ｘＣｅｘＭｎＯ３（但し、ｘは０≦ｘ＜１を満たす実数である）で表される複合酸化物からなる単結晶膜を前記チャンネル層として、該チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物単結晶の基板の同一平面上に直接的にエピタキシャル形成する工程と、フォトリソグラフィー法を用いて、ゲート領域及びチャンネル層間にゲート絶縁体領域の一部を構成する前記電気絶縁層を形成する工程と、液状の電解質が上記チャンネル層に接触するように、液状の電解質を含有するイオン液体層で満たしたゲート絶縁体領域を上記チャンネル層上に形成する工程と、からなることを特徴とする。 The field effect transistor manufacturing method according to the present invention is provided adjacent to the channel layer via a source region and a drain region, a channel layer provided between the source region and the drain region, and an electrical insulating layer. A method of manufacturing a planar-structure field-effect transistor in which a gate region is disposed on the same surface of an oxide single crystal substrate, wherein the chemical formula is Ca 1-x Ce x MnO 3 (where x is 0 ≦ x <A single crystal film made of a complex oxide represented by <a real number satisfying 1) is used as the channel layer, and the same oxide single crystal substrate having a smaller lattice constant than the complex oxide forming the channel layer is used. A part of the gate insulator region is formed between the gate region and the channel layer using a process of epitaxially forming directly on a plane and a photolithography method. Forming the electrically insulating layer, and forming a gate insulator region filled with an ionic liquid layer containing a liquid electrolyte on the channel layer so that the liquid electrolyte contacts the channel layer; It is characterized by comprising.
上記複合酸化物からなるチャンネル層への電荷注入によって、該チャンネル層の電気抵抗率が著しく変化し、その電気抵抗率の変化はゲート電圧の印加履歴、即ち電荷注入の履歴に依存する。このような特性を利用することによって、本発明にかかるＦＥＴによれば、メモリ機能を備えた高性能のＦＥＴを提供することが可能である。 By the charge injection into the channel layer made of the complex oxide, the electrical resistivity of the channel layer changes remarkably, and the change in the electrical resistivity depends on the application history of the gate voltage, that is, the history of charge injection. By using such characteristics, the FET according to the present invention can provide a high-performance FET having a memory function.
また、本発明にかかるＦＥＴは、電気二重層法を用いてチャンネル層に電荷注入を行う構成にすることによって、更に高感度のスイッチング素子として利用することができる。 Further, the FET according to the present invention can be used as a switching element with higher sensitivity by adopting a configuration in which charge is injected into the channel layer using the electric double layer method.
上述したように、本発明のＦＥＴを構成するチャンネル層は、化学式Ｃａ１−ｘＣｅｘＭｎＯ３（但し、ｘは０≦ｘ＜１を満たす実数である）で表される複合酸化物の単結晶層である。上記チャンネル層は、パルスレーザー堆積法、ＣＶＤ法、スパッタリンク法等の従来公知の手段を用いて、酸化物の単結晶基板の直上に上記組成の複合酸化物の単結晶層を単結晶基板上にエピタキシャル成長させることによって形成される。以下、便宜上、上記の化学式Ｃａ１−ｘＣｅｘＭｎＯ３（０≦ｘ＜１）を“ＣＣＭＯ”と省略する。 As described above, the channel layer constituting the FET of the present invention is a single layer of a complex oxide represented by the chemical formula Ca 1-x Ce x MnO 3 (where x is a real number satisfying 0 ≦ x <1). It is a crystal layer. The channel layer is formed by using a conventionally known means such as a pulsed laser deposition method, a CVD method, a sputter link method, etc., and a single-crystal layer of the composite oxide having the above composition is directly on the single-crystal substrate. It is formed by epitaxial growth. Hereinafter, for the sake of convenience, the above chemical formula Ca 1-x Ce x MnO 3 (0 ≦ x <1) is abbreviated as “CCMO”.
上記の単結晶基板として、複合酸化物ＣＣＭＯよりも小さい格子定数を有する酸化物の単結晶からなる基板が用いられる。そのような基板として、複合酸化物ＣＣＭＯからなるチャンネル層の格子定数（dCCMO）に対して以下のいずれかの関係式を満足する格子定数（ｄS）を有する酸化物の単結晶で形成するのが好ましい。
(dCCMO -ｄS)/dCCMO ≒ ０．５×１０−２・・・（１）或いは
(dCCMO -ｄS)/dCCMO ≧ ０．５×１０−２ ・・・（２）
As the single crystal substrate, a substrate made of an oxide single crystal having a lattice constant smaller than that of the complex oxide CCMO is used. Such a substrate is formed of a single crystal of oxide having a lattice constant (d S ) satisfying one of the following relational expressions with respect to the lattice constant (d CCMO ) of the channel layer made of the complex oxide CCMO. Is preferred.
(d CCMO -d S ) / d CCMO ≒ 0.5 × 10 -2 (1) or
(d CCMO -d S ) / d CCMO ≧ 0.5 × 10 −2 (2)
上記（１）式或いは（２）式を満足する単結晶からなる基板上にＣＣＭＯをエピタキシャル成長させてチャンネル層を形成した場合、該チャンネル層、すなわちＣＣＭＯ薄膜は、その平面方向から圧縮力を受けて、常に圧縮歪を生ずることになる。 When a channel layer is formed by epitaxially growing CCMO on a single crystal substrate that satisfies the above formula (1) or (2), the channel layer, that is, the CCMO thin film, receives a compressive force from the plane direction. This will always cause compression distortion.
本発明のＦＥＴを構成する上記チャンネル層は、ＦＥＴの動作を確実にするために、その膜厚がなるべく小さく形成することが好ましいが、本発明で使用される上記の基板は、その厚さが上記チャンネル層の膜厚よりも大きくなるように形成する必要がある。 The channel layer constituting the FET of the present invention is preferably formed as small as possible in order to ensure the operation of the FET. However, the substrate used in the present invention has a thickness of It is necessary to form it so as to be larger than the film thickness of the channel layer.
上記の関係式を満足する基板として、ＹＡｌＯ３（以下、“ＹＡＯ”と省略する。）の単結晶基板を例示できる。ＹＡＯの格子定数（ｄS）は３．７１２Åである。一方、セリウムのドーピング量（ｘ）が０のＣＣＭＯ、すなわち、ＣａＭｎＯ３の格子定数は３．７２５Åであるから、上記（１）式の条件を満たす（図３）。また、セリウムのドーピング量（ｘ）が０．０２のＣＣＭＯの格子定数は３．７４Åであるから、上記（２）式を満たす。 As a substrate satisfying the above relational expression, a single crystal substrate of YAlO 3 (hereinafter abbreviated as “YAO”) can be exemplified. The lattice constant (d S ) of YAO is 3.712Å. On the other hand, CCMO with a cerium doping amount (x) of 0, that is, the lattice constant of CaMnO 3 is 3.725 、, which satisfies the above condition (1) (FIG. 3). Moreover, the lattice constant of CCMO having a cerium doping amount (x) of 0.02 is 3.74Å, and therefore satisfies the above formula (2).
しかしながら、ＮｄＡｌＯ３のように、ＣＣＭＯよりも大きい格子定数を有する単結晶基板上にＣＣＭＯを形成した場合、チャンネル層は常に平面方向へ引き伸ばされる力を受けて伸張歪を生じ、ＦＥＴの動作が不安定になるので好ましくない。尚、ＮｄＡｌＯ３の格子定数（ｄS）は３．７５１Åであるから、セリウムのドーピング量（ｘ）が０乃至０．０２のＣＣＭＯ薄膜よりも大きな格子定数を有する（図３参照）。 However, when CCMO is formed on a single crystal substrate having a lattice constant larger than CCMO, such as NdAlO 3 , the channel layer is always subjected to a force that is stretched in the plane direction to generate a tensile strain, and the operation of the FET is impaired. Since it becomes stable, it is not preferable. Since the lattice constant (d S ) of NdAlO 3 is 3.751 Å, it has a larger lattice constant than a CCMO thin film having a cerium doping amount (x) of 0 to 0.02 (see FIG. 3).
また、本発明のＦＥＴを製造する際、チャンネル層として利用できる材料は半導体特性を必須とするが、更に、なるべく低いキャリア濃度、言い換えるとなるべく少ないドーピング量によって、抵抗が大きく変化する特性を有するものが好ましい。 Further, when the FET of the present invention is manufactured, the material that can be used as the channel layer must have semiconductor characteristics, but furthermore, has a characteristic that the resistance changes greatly with the lowest possible carrier concentration, in other words, with the smallest possible doping amount. Is preferred.
上記のＣＣＭＯは、図４に示されるように、セリウムのドーピング量によって絶縁体状態から金属状態に絶縁体−金属相転移し、ドーピング量を更に増加することによって、絶縁状態に金属−絶縁体相転移する特性を有する。ＣＣＭＯをエピタキシャル成長させる基板としてＹＡＯ単結晶基板を用いる場合、セリウムのドーピング量（ｘ）が０≦ｘ≦０．０２、特に、０＜ｘ≦０．０１の範囲において、ＣＣＭＯからなるチャンネル層は、半導体特性を備える。これに対して、ＮｄＡｌＯ３単結晶基板を用いた場合、ｘ＝０．０１のドーピング濃度であってもＣＣＭＯは絶縁体状態であり、ドーピング濃度がｘ＝０．０２程度にならないと半導体状態に相転移しないので、ＮｄＡｌＯ３単結晶基板は好ましくない。尚、図４の横軸は、基板上にエピタキシャル形成されたＣＣＭＯのセリウムのドーピング濃度を示し、縦軸は、格子歪の大きさであって、該ＣＣＭＯの面内方向の格子定数に対するｃ軸方向（面間方向）の格子定数の比を示す。 As shown in FIG. 4, the CCMO has an insulator-metal phase transition from an insulator state to a metal state depending on the doping amount of cerium, and further increases the doping amount, thereby bringing the metal-insulator phase into an insulating state. Has the property of transition. When a YAO single crystal substrate is used as a substrate on which CCMO is epitaxially grown, the channel layer made of CCMO has a cerium doping amount (x) in the range of 0 ≦ x ≦ 0.02, particularly 0 <x ≦ 0.01. It has semiconductor characteristics. On the other hand, when the NdAlO 3 single crystal substrate is used, CCMO is in an insulator state even if the doping concentration is x = 0.01, and if the doping concentration is not about x = 0.02, the semiconductor state is obtained. NdAlO 3 single crystal substrate is not preferred because it does not undergo phase transition. The horizontal axis of FIG. 4 indicates the doping concentration of cerium of CCMO epitaxially formed on the substrate, and the vertical axis indicates the magnitude of lattice strain, which is the c-axis with respect to the lattice constant in the in-plane direction of the CCMO. The ratio of lattice constants in the direction (inter-plane direction) is shown.
図５（ａ）は、ＹＡＯ単結晶基板上にエピタキシャル成長させたｘ＝０及び０．０２のＣＣＭＯ薄膜の電気抵抗の温度依存性を示す。一方、図５（ｂ）は、ＮｄＡｌＯ３単結晶基板上にエピタキシャル成長させたｘ＝０及び０．０２のＣＣＭＯ薄膜の電気抵抗の温度依存性を示す。図５（ａ）及び（ｂ）を比較すると分かるように、ＣＣＭＯ薄膜は、ＹＡＯ単結晶基板上に形成された方が、ＮｄＡｌＯ３単結晶基板上に形成された場合に比べて、ドーピング濃度の違いによって、電気抵抗率が大きく変化している。このことから、ＹＡＯ単結晶基板上にＣＣＭＯ薄膜を形成して該ＣＣＭＯ薄膜に電界効果によるキャリアドーピングをする場合、電流−電圧特性を大きく変化させ得ることが明らかである。このように、本発明のＦＥＴにおいて、ＹＡＯ単結晶基板を使用することが好適である。 FIG. 5A shows the temperature dependence of the electrical resistance of CCMO thin films with x = 0 and 0.02 epitaxially grown on a YAO single crystal substrate. On the other hand, FIG. 5B shows the temperature dependence of the electrical resistance of the CCMO thin film of x = 0 and 0.02 epitaxially grown on the NdAlO 3 single crystal substrate. As can be seen from a comparison between FIGS. 5A and 5B, the CCMO thin film is formed on the YAO single crystal substrate in a doping concentration compared to that formed on the NdAlO 3 single crystal substrate. Due to the difference, the electrical resistivity changes greatly. From this, it is clear that when a CCMO thin film is formed on a YAO single crystal substrate and the CCMO thin film is subjected to carrier doping by the electric field effect, the current-voltage characteristics can be changed greatly. Thus, in the FET of the present invention, it is preferable to use a YAO single crystal substrate.
ところで、上述したように、本発明のＦＥＴのゲート絶縁層は、液状の電解質を用いた構成が可能であり、そのような電解質として、アルカリ金属塩およびアルカリ土類金属塩等のように電池の電極反応物質をカチオンとして有する電解質塩が溶解された液状物等が例示される。或いは、Ｎ，Ｎ−ジエチル−Ｎ−メチル−Ｎ−（２−メトキシエチル）アンモニウム ビス（トリフルオロメチルスルホニル）イミド（ＤＥＭＥ−ＴＦＳＩ）等の疎水性イオン液体をゲート絶縁層の構成部材として用いることができる。また、Ｎ，Ｎ−ジエチル−Ｎ−メチル−Ｎ−（２−メトキシエチル）アンモニウム・テトラフルオロホウ酸塩（ＤＥＭＥ−ＢＦ４）等の液状の非水電解質をゲート絶縁層として利用することができる。電気二重層法を用いる場合、このような液状物、或いは該液状物を含浸させたゲル状物質又はポリマー物質の少なくともいずれかが上記チャンネル層に直接的に接触するように、ゲート絶縁層が構成される。 By the way, as described above, the gate insulating layer of the FET of the present invention can be configured using a liquid electrolyte, and as such an electrolyte, a battery such as an alkali metal salt and an alkaline earth metal salt can be used. Examples include a liquid material in which an electrolyte salt having an electrode reactant as a cation is dissolved. Alternatively, a hydrophobic ionic liquid such as N, N-diethyl-N-methyl-N- (2-methoxyethyl) ammonium bis (trifluoromethylsulfonyl) imide (DEME-TFSI) is used as a constituent member of the gate insulating layer. Can do. Further, a liquid nonaqueous electrolyte such as N, N-diethyl-N-methyl-N- (2-methoxyethyl) ammonium tetrafluoroborate (DEME-BF4) can be used as the gate insulating layer. When the electric double layer method is used, the gate insulating layer is configured so that at least one of such a liquid material, a gel material or a polymer material impregnated with the liquid material is in direct contact with the channel layer. Is done.
以下、図面を参照して、本発明のＦＥＴの一実施形態として、図１の平面図及び図２の断面図に示されるＦＥＴ素子の製造方法を下記の通り説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこの実施形態に限定されるものではない。 Hereinafter, as an embodiment of the FET of the present invention, a method of manufacturing an FET element shown in the plan view of FIG. 1 and the cross-sectional view of FIG. 2 will be described as follows with reference to the drawings. In addition, embodiment shown below is an example of embodiment of this invention, and this invention is not limited to this embodiment.
（１）複合酸化物の単結晶薄膜の形成工程：
パルスレーザー堆積法を用いて、基板温度６００℃〜８００℃、酸素圧２２５ｍＴｏｒｒの製膜条件で、（１１０）または（００１）面に配向したＹＡｌＯ３の単結晶基板１の表面上に、ペロブスカイト型の酸化物であるＣａ１−ｘＣｅｘＭｎＯ３（０≦ｘ＜１）の単結晶薄膜を約１０ｎｍ〜３０ｎｍの膜厚になるまで成長させる。
(1) Step of forming a complex oxide single crystal thin film:
Using a pulsed laser deposition method, a perovskite type film is formed on the surface of a YAlO 3 single crystal substrate 1 oriented in the (110) or (001) plane under the film forming conditions of a substrate temperature of 600 ° C. to 800 ° C. and an oxygen pressure of 225 mTorr. A single crystal thin film of Ca 1-x Ce x MnO 3 (0 ≦ x <1), which is an oxide of the above, is grown to a thickness of about 10 nm to 30 nm.
尚、Ｃａ１−ｘＣｅｘＭｎＯ３（０≦ｘ＜１）単結晶薄膜は、Ｃａ１−ｘＣｅｘＭｎＯ３（０≦ｘ＜１）多結晶体のターゲットを用いて形成される。 Incidentally, Ca 1-x Ce x MnO 3 (0 ≦ x <1) single-crystalline thin film is formed by using a target of Ca 1-x Ce x MnO 3 (0 ≦ x <1) polycrystals.
（２）導電チャンネルの形成工程：
上述の方法で製膜したＣａ１−ｘＣｅｘＭｎＯ３（０≦ｘ＜１）単結晶薄膜をフォトリソグラフィー法及びアルゴンイオンエッチングを用いてパターニングを行い、縦幅１００μｍ×横幅２０μｍ程度の導電チャンネル２を形成する。このとき、導電チャンネル２以外の薄膜は除去され絶縁性の基板１の表面が露出している状態になるので、この露出した基板１の表面の上に次の工程で電極及び配線等を形成する。
(2) Conductive channel formation process:
The Ca 1-x Ce x MnO 3 (0 ≦ x <1) single crystal thin film formed by the above-described method is patterned using a photolithography method and argon ion etching, and a conductive channel having a vertical width of about 100 μm and a horizontal width of about 20 μm. 2 is formed. At this time, since the thin film other than the conductive channel 2 is removed and the surface of the insulating substrate 1 is exposed, electrodes and wirings are formed on the exposed surface of the substrate 1 in the next step. .
（３）ソース、ドレイン、ゲート及び金属配線の形成工程：
上述の方法で形成した導電チャンネル２及び絶縁性基板１の表面の上に、フォトリソグラフィー法及び真空蒸着法を用いて、ソース３及びドレイン４、ゲート５及び金属配線を形成する。
(i) まず、上記のようにして形成された導電チャンネル２及び絶縁性基板１の表面上に、フォトリソグラフィー法を用いて、配線とソース３、ドレイン４、ゲート５の基となるパターンを形成する。
(ii) 上記の導電チャンネル２及び絶縁性基板１の表面上に厚さ１０ｎｍのＡｇ層を蒸着法により形成し、該Ａｇ層と上記チャンネル層２との接合と配線及び電極を形成する。
(iii) 次いで、上記Ａｇ層上に厚さ１９０ｎｍのＡｕ層を蒸着法により形成することによって、Ａｕ／Ａｇソース３及びＡｕ／Ａｇドレイン４を形成する。また、該ソース３及びドレイン４の表面がイオン液体に接触しないように、ソース３及びドレイン４の表面上をエポキシ樹脂等の合成樹脂製の絶縁性物質からなる保護層３１及び４１でそれぞれ被覆する。尚、導電チャンネル２を形成するＣａ１−ｘＣｅｘＭｎＯ３単結晶薄膜のキャリア２１はｎ−ｔｙｐｅであり、仕事関数は５．２ｅＶ〜５．４ｅＶ程度の範囲内である。そのため、導電チャンネルとして形成された上記単結晶よりも仕事関数が小さい金属であれば、その金属と上記Ａｇ層とを代替である。
(3) Source, drain, gate and metal wiring formation process:
On the surface of the conductive channel 2 and the insulating substrate 1 formed by the above-described method, the source 3 and the drain 4, the gate 5 and the metal wiring are formed by using a photolithography method and a vacuum evaporation method.
(i) First, on the surface of the conductive channel 2 and the insulating substrate 1 formed as described above, a pattern that forms the basis of the wiring, the source 3, the drain 4, and the gate 5 is formed using a photolithography method. To do.
(ii) An Ag layer having a thickness of 10 nm is formed on the surface of the conductive channel 2 and the insulating substrate 1 by a vapor deposition method, and bonding, wiring, and electrodes of the Ag layer and the channel layer 2 are formed.
(iii) Next, an Au / Ag source 3 and an Au / Ag drain 4 are formed by forming an Au layer having a thickness of 190 nm on the Ag layer by vapor deposition. Further, the surfaces of the source 3 and the drain 4 are respectively covered with protective layers 31 and 41 made of an insulating material made of a synthetic resin such as an epoxy resin so that the surfaces of the source 3 and the drain 4 do not come into contact with the ionic liquid. . The carrier 21 of the Ca 1-x Ce x MnO 3 single crystal thin film forming the conductive channel 2 is n-type, and the work function is in the range of about 5.2 eV to 5.4 eV. Therefore, if the metal has a work function smaller than that of the single crystal formed as a conductive channel, the metal and the Ag layer can be substituted.
（４）セパレータ層の形成：
上述の方法で形成した導電チャンネル２及び金属配線の上にフォトリソグラフィー法を用いて、図２の断面模式図に示されるように、ゲート５及び導電チャンネル層２間の絶縁性を確保するためのゲート絶縁体の一部を構成する構造のセパレータ層６を形成する。該セパレータ層６は、図２の断面模式図に示されるように、電気二重層法に用いる電解質及び／或いはイオン液体が不必要な場所でソース電極或いはドレイン電極等の金属配線等に接触して漏れ電流が増大するのを防ぐためのものであり、素子の品質向上のために不可欠のものである。
(4) Formation of separator layer:
Using the photolithography method on the conductive channel 2 and the metal wiring formed by the above-described method, as shown in the schematic cross-sectional view of FIG. 2, the insulation between the gate 5 and the conductive channel layer 2 is ensured. A separator layer 6 having a structure constituting a part of the gate insulator is formed. As shown in the schematic cross-sectional view of FIG. 2, the separator layer 6 is in contact with a metal wiring or the like such as a source electrode or a drain electrode at a place where an electrolyte and / or ionic liquid used in the electric double layer method is unnecessary. This is to prevent the leakage current from increasing, and is indispensable for improving the quality of the device.
（５）ゲート絶縁体及びゲートの形成：
ゲート絶縁体は、液状の電解質が上記導電チャンネル２及びゲート５に接触するように該液状の電解質を含有するイオン液体層７からなるゲート絶縁層を形成することによって構成される。すなわち、セパレータ層６の外側にゲート５を形成し、イオン液体層７が上記導電チャンネル２及びゲート５の表面に直接接触できるように液状の電解質を含有するイオン液体層７を充填する。
(5) Formation of gate insulator and gate:
The gate insulator is formed by forming a gate insulating layer composed of an ionic liquid layer 7 containing the liquid electrolyte so that the liquid electrolyte contacts the conductive channel 2 and the gate 5. That is, the gate 5 is formed outside the separator layer 6 and the ionic liquid layer 7 containing a liquid electrolyte is filled so that the ionic liquid layer 7 can directly contact the conductive channel 2 and the surface of the gate 5.
図１及び図２に示される構造のＦＥＴ素子は、いわゆる「プレーナ構造」であって、イオン液体層を備え、導電チャンネル２とゲート５との間に電圧を印加することが可能な構造を有する。この構造は、従来のＦＥＴ素子が有するいわゆる対極構造と異なり、ＦＥＴ素子の必須構成部分であるソース、ゲート、ドレイン及びチャンネルの４つの部分が同一基板の同一水平面上に形成される構造である。 The FET element having the structure shown in FIGS. 1 and 2 is a so-called “planar structure”, which has an ionic liquid layer and a structure capable of applying a voltage between the conductive channel 2 and the gate 5. . Unlike the so-called counter electrode structure of the conventional FET element, this structure is a structure in which four parts of the source, gate, drain, and channel, which are essential components of the FET element, are formed on the same horizontal plane of the same substrate.
また、図２のイオン液体層７は、チャンネル層２の表面に電気二重層を形成するため、固相誘電体をゲート絶縁層とする従来のＦＥＴに比べて電気容量が格段に高い。すなわち、従来のゲート絶縁体層に比べて多くの電荷量をチャンネル層２に注入することが可能である。しかも、上記したように液状の電解質を含浸させたゲル状物質又はポリマー物質を用いてイオン液体層７を構成することによって、該イオン液体層７をチャンネル層２等の所定の箇所への直接的な接触性を確保しつつ薄膜化することが可能である。このように、本発明によれば、ＦＥＴ素子を動作させるのに好適な−４Ｖ以上＋４Ｖ以下の電圧範囲における高い絶縁性と大きな静電容量を備えたゲート絶縁層の形成が実現可能である。 In addition, since the ionic liquid layer 7 in FIG. 2 forms an electric double layer on the surface of the channel layer 2, the ionic liquid layer 7 has a remarkably higher electric capacity than a conventional FET having a solid dielectric as a gate insulating layer. That is, it is possible to inject a larger amount of charge into the channel layer 2 than in the conventional gate insulator layer. In addition, as described above, the ionic liquid layer 7 is formed by using the gel material or polymer material impregnated with the liquid electrolyte, so that the ionic liquid layer 7 is directly applied to a predetermined location such as the channel layer 2. It is possible to reduce the film thickness while ensuring good contact. As described above, according to the present invention, it is possible to form a gate insulating layer having high insulation and large capacitance in a voltage range of −4 V or more and +4 V or less suitable for operating the FET element.
本発明の効果を確認するために、上記（１）乃至（５）にて説明したＦＥＴの製造方法により製造された本発明のＦＥＴ素子の実施例１について、それらの電気的特性を下記のように調査した。 In order to confirm the effect of the present invention, the electrical characteristics of Example 1 of the FET element of the present invention manufactured by the FET manufacturing method described in the above (1) to (5) are as follows. Investigated.
（実施例１）
実施例１のＦＥＴ素子は、図１の平面図及び図２の断面図に示される構造を備え、Ｃａ１−ｘＣｅｘＭｎＯ３単結晶薄膜として、チャンネル層２はＣｅ濃度（ｘ）が０になるように調整された。尚、本実施例において、ゲート絶縁層を構成する図２のイオン液体層７には疎水性イオン液体であるＤＥＭＥ−ＴＦＳＩが用いられている。イオン液体層７の一部は、ＤＥＭＥのカチオン７１及びＴＦＳＩのアニオン７２に分解され、カチオン７１はチャンネル層２の表面及びその近傍に高い密度で集中する。一方、アニオン７２はゲートの表面及びその近傍に高い密度で集中する。
Example 1
The FET element of Example 1 has the structure shown in the plan view of FIG. 1 and the cross-sectional view of FIG. 2, and the channel layer 2 has a Ce concentration (x) of 0 as a Ca 1-x Ce x MnO 3 single crystal thin film. Was adjusted to be. In this embodiment, DEME-TFSI which is a hydrophobic ionic liquid is used for the ionic liquid layer 7 of FIG. 2 constituting the gate insulating layer. A part of the ionic liquid layer 7 is decomposed into a cation 71 of DEME and an anion 72 of TFSI, and the cation 71 concentrates at a high density on the surface of the channel layer 2 and in the vicinity thereof. On the other hand, the anions 72 are concentrated at a high density on the surface of the gate and in the vicinity thereof.
−２２３℃（５０Ｋ）から２７℃（３００Ｋ）までの温度範囲において、ゲート電圧（ＶＧ）を所定の電圧値に固定した状態で、実施例１のＦＥＴ素子のチャンネル層の電気抵抗率を測定した結果を図６に示す。尚、ゲート電圧（ＶＧ）の電圧値は、０Ｖ〜２．２５Ｖの間に設定された。図６によれば、約２７０Ｋ（−３℃）〜３００Ｋ（２７℃）の温度範囲において、ゲート電圧の大きさによって、チャンネル層の電気抵抗率が相違することが分かる。ゲート電圧を変化させることによって、チャンネル層の電気抵抗率が変化するのに伴い、他のトランジスタ特性も変化すると予想される。 In the temperature range from −223 ° C. (50K) to 27 ° C. (300K), the electrical resistivity of the channel layer of the FET element of Example 1 was measured with the gate voltage (V G ) fixed at a predetermined voltage value. The results are shown in FIG. In addition, the voltage value of the gate voltage (V G ) was set between 0V and 2.25V. According to FIG. 6, it can be seen that the electrical resistivity of the channel layer varies depending on the magnitude of the gate voltage in a temperature range of about 270 K (−3 ° C.) to 300 K (27 ° C.). By changing the gate voltage, other transistor characteristics are expected to change as the electrical resistivity of the channel layer changes.
実施例１のＦＥＴ素子のゲートに−２Ｖから＋２Ｖの電圧を加え、そのときのゲート及びドレインの電流の変化を二端子法で測定した。その測定結果を図７に示す。横軸はゲート電圧（ＶＧ）であり、縦軸はゲート電流（ＩＧ）及びドレイン電流（ＩＤ）である。 A voltage of −2 V to +2 V was applied to the gate of the FET element of Example 1, and changes in the gate and drain currents at that time were measured by the two-terminal method. The measurement results are shown in FIG. The horizontal axis represents the gate voltage (V G ), and the vertical axis represents the gate current (I G ) and the drain current (I D ).
図７から分かるように、ゲート電圧を−２Ｖから＋２Ｖの間で変化させることによって、ドレイン電流は、明らかにヒステリシス曲線を描いている。従って、実施例１の素子は、ゲート電圧ＶＧによって、チャンネル層の電気抵抗率及びドレイン電流を履歴に依存してかつ可逆的に変化させることができるので、これらの特性を利用したメモリ機能を有するＦＥＴを提供することが可能である。 As can be seen from FIG. 7, by changing the gate voltage between -2V and + 2V, the drain current clearly has a hysteresis curve. Therefore, the device of Example 1 can reversibly change the electrical resistivity and drain current of the channel layer depending on the history by the gate voltage V G , so that the memory function using these characteristics can be achieved. It is possible to provide a FET having the same.
１ 単結晶基板
２ 導電チャンネル
３ ソース
４ ドレイン
５ ゲート電極
６ セパレータ
７ イオン液体層
２１ 導電チャンネル２のキャリア
３１ 保護層
４１ 保護層
７１ カチオン（ＤＥＭＥ）
７２ アニオン（ＴＦＳＩ）
DESCRIPTION OF SYMBOLS 1 Single crystal substrate 2 Conductive channel 3 Source 4 Drain 5 Gate electrode 6 Separator 7 Ionic liquid layer 21 Carrier of conductive channel 2 31 Protective layer 41 Protective layer 71 Cation (DEME)
72 Anion (TFSI)
Claims (7)
前記チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物の単結晶からなる基板と、液状の電解質を含有するゲート絶縁層とを備え、
前記チャンネル層は、該基板上に直接に形成され、
上記ゲート絶縁層は、前記チャンネル層の露出した表面に接触する、電界効果トランジスタ。 A single crystal film made of a complex oxide represented by the chemical formula Ca 1-x Ce x MnO 3 (where x is a real number satisfying 0 ≦ x <1) is provided as a channel layer,
A substrate made of an oxide single crystal having a lattice constant smaller than that of the composite oxide forming the channel layer, and a gate insulating layer containing a liquid electrolyte,
The channel layer is formed directly on the substrate;
The gate insulating layer is a field effect transistor in contact with the exposed surface of the channel layer .
化学式がＣａ１−ｘＣｅｘＭｎＯ３（但し、ｘは０≦ｘ＜１を満たす実数である）で表される複合酸化物からなる単結晶膜を前記チャンネル層として、該チャンネル層を形成する複合酸化物よりも小さい格子定数を有する酸化物単結晶の基板の同一平面上に直接的にエピタキシャル形成する工程と、
フォトリソグラフィー法を用いて、ゲート領域及びチャンネル層間にゲート絶縁体領域の一部を構成する前記電気絶縁層を形成する工程と、
液状の電解質が上記チャンネル層に接触するように、液状の電解質を含有するイオン液体層で満たしたゲート絶縁体領域を上記チャンネル層上に形成する工程と、
を含む、電界効果トランジスタの製造方法。 A source region and a drain region, a channel layer provided between the source region and the drain region, and a gate region provided adjacent to the channel layer through an electrical insulating layer are the same as the substrate of the oxide single crystal. A method of manufacturing a planar structure field effect transistor disposed on a surface, comprising:
The channel layer is formed by using, as the channel layer, a single crystal film made of a complex oxide represented by the chemical formula Ca 1-x Ce x MnO 3 (where x is a real number satisfying 0 ≦ x <1). Directly epitaxially forming on the same plane of a substrate of an oxide single crystal having a lattice constant smaller than that of a complex oxide;
Forming the electrical insulating layer constituting a part of the gate insulator region between the gate region and the channel layer using a photolithography method;
Forming a gate insulator region on the channel layer filled with an ionic liquid layer containing a liquid electrolyte so that the liquid electrolyte is in contact with the channel layer;
A method of manufacturing a field effect transistor.
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