KR101587129B1 - 양방향성 트랜지스터 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 230000002457 bidirectional effect Effects 0.000 title abstract description 15
- 239000010408 film Substances 0.000 claims abstract description 58
- 239000010409 thin film Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims description 28
- 239000010410 layer Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 13
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052799 carbon Inorganic materials 0.000 claims description 7
- -1 polyethylene terephthalate Polymers 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000004698 Polyethylene Substances 0.000 claims description 3
- 229920000573 polyethylene Polymers 0.000 claims description 3
- 239000011241 protective layer Substances 0.000 claims description 3
- 238000001552 radio frequency sputter deposition Methods 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- JXLHNMVSKXFWAO-UHFFFAOYSA-N azane;7-fluoro-2,1,3-benzoxadiazole-4-sulfonic acid Chemical compound N.OS(=O)(=O)C1=CC=C(F)C2=NON=C12 JXLHNMVSKXFWAO-UHFFFAOYSA-N 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 229920000515 polycarbonate Polymers 0.000 claims description 2
- 239000004417 polycarbonate Substances 0.000 claims description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 claims description 2
- 239000005020 polyethylene terephthalate Substances 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 description 37
- 230000010287 polarization Effects 0.000 description 12
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 230000002269 spontaneous effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Abstract
본 발명은 박막 트랜지스터 및 그 제조방법에 대한 것으로, 기판, 상기 기판 위에 배치되는 게이트 전극, 상기 기판과 상기 게이트 전극 위에 배치되는 게이트 절연막, 및 상기 게이트 절연막을 중심으로 좌우에 배치되는 소스 전극과 드레인 전극을 포함하고, 상기 게이트 절연막은 SiOC로 이루어지며, 상기 게이트 절연막의 유전상수는 1.3∼2.0인 것을 특징으로 하는 박막 트랜지스터로서, 하나의 박막 트랜지스터의 상기 게이트 전극에 인가되는 전압이 음(-)의 바이어스인 경우에는 p-타입 트랜지스터로 동작하는 동시에, 상기 게이트 전극에 인가되는 전압이 양(+)의 바이어스인 경우에는 n-타입 트랜지스터로 동작함으로써 단일 박막 트랜지스터에서 n-타입과 p-타입이 일체로서 동작하는 인버터 특성을 나타내는 양방향성 트랜지스터 및 그 제조방법을 제공한다.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 특히 반도체 접합면에 형성되는 공핍층에서 게이트 전압에 의존하여 생성되는 확산전류를 이용함으로써 채널층 없이 동작되는 트랜지스터로서 문턱전압이동을 감소시키며, 트랜지스터의 비안정성을 쉽게 제어할 수 있고 게이트에 (-)전압을 걸면 반대편 채널에 (+)전류가 흐르고, (+)전압을 걸면 반대편에 (-)전류가 흐르는 유전체(절연체)의 자발적인 분극특성에 따라 채널층 없이 확산전류가 흐르도록 하는 양방향성 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명은 반도체 장치 및 반도체 장치를 제작하기 위한 방법과 관련된다. 여기서 반도체 장치들은 반도체 절연막으로써 SiOC 반도체 특성을 이용한 일반적인 소자와 장치들을 말한다.
구체적으로는, 투명기판을 사용하며 높은 이동성과 안정성이 요구되는 웨어러블 전자소자, 메모리, 디스플레이, 투명디스플레이, OLED, 터치패널, 전력반도체, 통신용 반도체, 투명반도체 소자에 필요한 박막 트랜지스터를 제작하는데 있어서 이동도가 높으면서도 문턱전압이동(threshold voltage shift)과 안정성(stability)을 갖는 디바이스 제작에 있어 SiOC 박막을 적용하는 방법에 해당하는 기술이다.
일반적으로 트랜지스터는 채널층을 필요로 하며 채널물질에 따라서 n형트랜지스터 혹은 p형 트랜지스터가 된다. 트랜지스터 제조과정에서 불순물도핑에 의한 채널물질에 따라서 일함수가 다르기 때문에 문턱전압이 발생하고 전계 혹은 환경에 따른 비안정성이 발생한다.
따라서 에너지 밴드갭 안에 존재하는 결함 혹은 불순물에 의한 전하이동에 의한 문턱전압이동과 비안정성의 문제를 해결하기 위한 다양한 방법들이 제시되고 있으나 근본적인 해결이 되지 못하고 있다.
현재에 트랜지스터의 게이트 절연막으로 많이 사용되고 있는 SiO2박막은 상기 문턱전압 이동의 문제가 발생하고 그 안정성을 확보할 수 없는 문제점이 대두 되고 있다.
본 발명은 전술한 바와 같은 종래의 문제점을 해결하고자 도출된 것으로서, 본 발명의 목적은 분극성을 감소시켜 유전상수가 낮은 SiOC 박막을 게이트 절연막으로 사용하여, 상기 SiOC 박막에 (-)전압을 걸면 반대편에 (+)확산전류가 흐르고, 반대로 (+)전압을 걸면 반대편에 (-)확산전류가 흐르는 유전체의 자발적인 분극특성을 이용하여 채널층 없이 p-타입과 n-타입 특성을 모두 갖는 양방향성 트랜지스터 및 그 제조방법을 제공하는데 있다.
또한, 본 발명은 채널층을 제거하여 누설전류감소, 문턱전압 이동감소 및 안전성을 확보한 양방향성 트랜지스터 및 그 제조방법을 제공하는데 있다.
전술한 과제를 해결하기 위한 본 발명에 따른 양방향성 트랜지스터는, 기판, 상기 기판 위에 배치되는 게이트 전극, 상기 기판과 상기 게이트 전극 위에 배치되는 게이트 절연막, 상기 게이트 절연막 위로 상기 게이트 전극 좌우에 배치되는 소스 전극과 드레인 전극을 포함하고, 상기 게이트 절연막은 유전상수 1.3~2.5의 SiOC 박막으로 이루어지는 박막 트랜지스터로서, 상기 게이트 전극에 인가되는 전압이 음(-)의 바이어스인 경우에는 (+)확산전류가 흘러 p-타입 트랜지스터로 동작하고, 상기 게이트 전극에 인가되는 전압이 양(+)의 바이어스인 경우에는 (-)확산전류가 흘러 n-타입 트랜지스터로 동작하여, n-타입과 p-타입이 일체로 구현된 것을 특징으로 한다.
또한, 본 발명에 따른 양방향성 트랜지스터에 있어서, 상기 기판은, 규소(Si), 유리, 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate), 폴리에틸렌 나프탈레이트(Polyethylene naphtalate), 폴리카보네이트(Polycarbonate), 폴리에틸렌 술폰산염(Polyethylene sulfonate), 아릴라이트(Arylite), 폴리이미드(Polyimide), 폴리노르보넨(Polynorbonene) 중 어느 하나인 것을 특징으로 한다.
또한, 본 발명에 따른 양방향성 트랜지스터에 있어서, 드레인 바이어스는 10-4~1V범위의 전압을 인가하는 것을 특징으로 한다.
또한, 본 발명에 따른 양방향성 트랜지스터에 있어서, 상기 게이트 절연막의 허용 누설전류의 범위는 10-12~10-10A이하인 것을 특징으로 한다. 한편, 전술한 과제를 해결하기 위한 본 발명에 따른 양방향성 트랜지스터의 제조방법은 기판 위에 게이트 전극을 형성하는 단계; 상기 기판과 상기 게이트 전극 위에 유전상수가 1.3~2.5인 SiOC 박막으로 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 위로 상기 게이트 전극 좌우에 소스 전극과 드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 양방향성 트랜지스터 제조방법에 있어서, 상기 게이트 절연막을 형성하는 단계는 DC스퍼터링 또는 RF스퍼터링에 의해서 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 양방향성 트랜지스터 제조방법에 있어서, 상기 게이트 절연막을 형성하는 단계는 상기 게이트 절연막 증착 후 0℃~450℃에서 열처리하는 것을 특징으로 한다.
또한, 본 발명에 따른 양방향성 트랜지스터 제조방법에 있어서, 상기 게이트 절연막을 형성하는 단계에서 게이트 절연막의 SiOC 타겟의 조성 중 탄소함량이 0.1~10% 범위인 것을 특징으로 한다.
또한, 본 발명에 따른 양방향성 트랜지스터 제조방법에 있어서, 상기 소스 전극과 드레인 전극을 형성한 후, 상기 소스 전극 및 드레인 전극 사이에 보호막을 증착하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명은 게이트 절연막으로 SiOC 박막을 사용하여 누설전류감소, 높은 이동도, 문턱전압 이동 감소, 안정성을 확보하여 p-타입과 n-타입 특성을 모두 갖는 트랜지스터와 안정된 인버터를 제조할 수 있는 효과가 있다.
또한, 본 발명은 저온에서 제조공정이 가능하여 투명한 플렉서블 기판을 이용한 반도체 디바이스를 제조할 수 있는 효과가 있다.
또한, 본 발명은 트랜지스터의 게이트 절연막으로 SiOC 박막을 사용하여 유전체의 자발적인 분극특성을 이용함으로써 게이트 전극의 변화에 따라서 채널층 없이 n-타입 트랜지스터와 p-타입 트랜지스터가 동시에 가능한 양방향성 트랜지스터를 얻을 수 있는 이점이 있다.
이에 따라, 본 발명은 유전체의 자발적인 분극특성으로 형성된 확산전류가 드리프트 전류의 방향과 반대방향으로 작용하기 때문에 내부 전위차를 감소시켜, 금속/반도체 계면 사이에 SiOC 보호막으로 사용할 경우, 확산전류 발생에 의한 내부 전위차가 금속에 인가되는 전류의 방향과 반대로 작용하기 때문에 금속 접촉시 저항이 증가하는 효과가 사라지게 되며 결과적으로 금속접촉을 통하여 많은 전류가 흐르게 되는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 박막 트랜지스터의 단면도,
도 2는 본 발명의 제1실시예에 따른 양방향성 트랜지스터의 단면도,
도 3은 본 발명의 제2실시예에 따른 양방향성 트랜지스터의 단면도,
도 4a 내지 도 4d는 본 발명에 따른 박막 트랜지스터의 동작 특성도.
도 2는 본 발명의 제1실시예에 따른 양방향성 트랜지스터의 단면도,
도 3은 본 발명의 제2실시예에 따른 양방향성 트랜지스터의 단면도,
도 4a 내지 도 4d는 본 발명에 따른 박막 트랜지스터의 동작 특성도.
이하 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 하기 설명에서 구체적인 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것일 뿐, 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경 및 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
상세한 설명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명은 채널층이 없는 트랜지스터를 제공하는 것으로서, 게이트 절연막으로서 분극성을 감소시켜 유전상수가 낮아지는 SiOC 절연막에 (-)전압을 걸면 반대편에 (+)확산전류가 흐르고, 반대로 (+)전압을 걸면 반대편에 (-)확산전류가 흐르는 유전체의 자발적인 분극특성을 이용하여 트랜지스터의 게이트 절연막을 SiOC 박막을 사용할 경우 게이트 전극의 변화에 따라서 채널층이 없어도 n-타입 트랜지스터와 p-타입 트랜지스터가 동시에 가능한 양방향성 트랜지스터를 얻을 수 있다.
(+)전압을 걸면 반대편에 (-)전류가 흐르는 유전체의 자발적인 분극특성은 확산전류를 형성하며, 확산전류는 드리프트 전류의 방향과 반대방향으로 작용하기 때문에 내부 전위차를 감소시키는 효과가 있다. 따라서 저 유전상수를 갖는 유전체의 자발적인 분극특성은, 금속접촉에 의한 저항의 증가가 문제가 되는 될 수 있는 금속/반도체 계면 사이에 SiOC 보호막으로 사용? 경우, 확산전류 발생에 의한 내부 전위차가 금속에 인가되는 전류의 방향과 반대로 작용하기 때문에 금속 접촉시 저항이 증가하는 효과가 사라지게 되며 결과적으로 금속접촉을 통하여 많은 전류가 흐르게 된다.
반도체 소자에 흐르는 전류는 도핑 전하들에 의한 드리프트 전류와 전자 홀쌍의 재결합에 의하여 형성되는 확산전류의 2가지 성분들로 구성되어 있다. 내부의 포텐셜 전위는 서로 다른 물질의 접합에 의한 반도체 소자에서 자연스럽게 형성된다. 내부 포텐셜 전위의 크기에 의해서 오믹접촉과 쇼키접촉을 갖게 되는데 도핑전하에 의해서 오믹접촉이 일어나고 확산전류에 의해서 쇼키접촉이 형성된다. 확산전류는 공핍층 내에서 형성되는 전류로 절연체에서 흐르는 전류이다.
반도체 소자에 드리프트 전류보다 확산전류가 더 많이 흐르는 서로 다른 물질 사이에 삽입되는 유전체 물질을 사용할 경우 전류 전압의 전기적 특성이 우수한 전자 디바이스를 만들 수 있으며, 박막의 두께가 얇고 전자소자의 두께가 얇을수록 확산전류의 크기는 상대적으로 커질 수 있다.
따라서 확산전류가 흐르는 반도체 소자는 전자홀쌍의 재결합이 많이 일어나는 분극성이 감소된 절연막이 적합하다. SiOC 박막은 절연성이 뛰어나고 물리적 화학적 특성이 안정된 차세대 절연박막이며, 접촉저항의 감소로 더 많은 확산전류가 흐르면서 효율이 증가하게 된다.
반도체 소자에서의 일반적인 전하밀도에 대한 방정식은 하기의 수학식 1과 같다.
반도체 소자에 흐르는 전류는 드리프트 전류와 확산전류의 합으로 구성되어 있으며, 확산전류는 음의 값을 나타낸다. 하기의 수학식 2와 같이, 광전현상을 설명하는 아인쉬타인 방정식은 전자홀쌍의 재결합에 의한 확산전류를 설명하고 있다. 확산전류는 드리프트 전류의 방향과 반대방향이기 때문에 아인쉬타인 방정식에서도 음의 값을 보여주고 있다.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 SiOC 게이트 절연막에 흐르는 확산전류를 사용한 박막 트랜지스터 및 그 제조방법에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 종래기술에 따른 박막 트랜지스터의 단면도의 대표적인 예를 도시한 도면이고, 도 2는 본 발명의 제1실시예에 따른 박막 트랜지스터의 단면도로서, 도 1a 및 도 1b와 도 2를 대비하여 설명하면, 도시된 바와 같이, 도 1a 및 도 1b의 트랜지스터들에서 보이는 채널층(15, 16)이 도 2의 트랜지스터에는 찾아볼 수 없다. 본 발명에 따른 도 2의 양방향성 트랜지스터는 도 1a 및 도 1b의 트랜지스터와 마찬가지로 반전 적층형(inverted stagger) 트랜지스터(100)로서 기판(110) 위에 게이트 전극(140)이 올려지고, 게이트 전극(140) 위에 게이트 절연막(120)이 형성된다.
그러나 본 발명에 따른 도 2의 양방향성 트랜지스터는 도 1a 및 도 1b의 트랜지스터와 달리 채널층(15) 없이 상기 게이트 절연막(120) 위에 소스 전극(130)과 드레인 전극(131)이 적층이 되는 구조로 이루어져 있다.
이때, 상기 게이트 절연막(120)은 SiOC 박막으로 이루어지며, 유전상수는 1.3~2.5 인 것이 바람직하다.
SiOC 박막을 사용한 확산전류를 이용하여 반도체 트랜지스터를 제작하는데 있어서 이동도가 높은 트랜지스터를 제작하기 위해서는 게이트 절연막(120)이 분극의 특성이 없어야 하는 것이 필수적이다.
게이트 절연막으로 사용할 SiOC 박막의 분극을 없애고 유전상수가 낮은 절연막을 제작하기 위해서 스퍼터 방법, ICP-CVD 방법, PE-CVD 방법이 있을 수 있으며, 스퍼터 방법에 의한 SiOC 박막의 제조방법의 일 실시예는 다음과 같다.
초기조건은 10-5Torr,공정조건은 1.2 Torr이며, SiOC 박막의 성분비를 조절하기 위해서 산소 가스를 이용하고 SiOC 타겟(SiOx:CHx=95:5M%)을 사용한다. 플라즈마를 만들기 위해서 사용하는 산소의 유량비는 5sccm 에서 30sccm 으로 변화시키며, RF 마그네트론 스퍼터링 방법으로 증착시키는데 있어서 파워는 250~300W 범위에서 10분 동안 증착시킨다. 바람직하게, 게이트 절연막(120)의 허용 누설전류의 범위는 10-12~10-10A이하이다.
유전상수를 갖는 SiOC로 이루어진 게이트 절연막(120)의 특성에 의하여 상기 게이트 전극(140)에 인가되는 전압이 음(-)의 바이어스인 경우에는 상기 박막 트랜지스터는 p-타입 트랜지스터로 동작하고, 상기 게이트 전극(140)에 인가되는 전압이 양(+)의 바이어스인 경우에는 n-타입 트랜지스터로 동작하게 된다.
도 3은 본 발명의 제2실시예에 따른 박막 트랜지스터의 단면도로서, 도시된 바와 같이, 도 3의 트랜지스터(200)는 소스 전극(230) 또는 드레인 전극(231)을 증착하고 절연체(220)를 증착하고 난 다음 게이트 전극(240)으로 구성된 트랜지스터이며, 상기 절연막(220)은 SiOC로 이루어지며, 상기 절연막의 유전상수는 1.3~2.5 인 것이 바람직하다.
도 4a 및 도 4b는 각각 IDS-VDS및 IDS-VGS전달특성 곡선의 선형특성을 나타낸 그래프로서, 도 4a는 드레인 전압을 양의 바이어스와 음의 바이어스로 인가할 때의 드레인-소스 전류를 나타낸다. 도 4a의 IDS-VDS전달특성은 드레인 전압이 음의 방향에서 양의 방향으로 변할 때 드레인 전류도 음의 방향에서 양의 방향으로 변한다.
도 4b는 게이트 전압을 양의 바이어스와 음의 바이어스로 인가할 때의 드레인-소스 전류의 변화를 나타낸다. 도 4b의 IDS-VGS전달특성은 게이트 전압이 음의 방향에서 양의 방향으로 달라질 때 드레인 전류는 양방향(p형 반도체 특성)에서 음의 방향(n형 반도체 특성)으로 변하면서, 양방향성을 나타낸다. 즉, 도 3b의 곡선상에 있어서 게이트 전압이 음의 범위에서는 p형반도체의 특성이 나타나고, 역으로 게이트 전압이 양의 범위에서는 n형 반도체의 특성이 나타나고 있음을 알 수 있다.
일반적인 n형 반도체나 p형 반도체에 대한 이동도를 도 4b를 기준으로 해서 구해보면, 이동도가 1A cm2/Vs정도가 나온다고 할 경우 양방향성 트랜지스터에 있어서는 n형 반도체특성과 p형 반도체 특성을 갖고 있는바, 이동도는 그의 2배인 2A cm2/Vs가 된다.
도 4c와 도 4d는 도 3b의 IDS-VGS전달특성에 대하여 로그스케일로 변환한 이동도와 on/off 특성을 나타낸 것이다. 도시된 바와 같이, 드레인 전압이 작을수록 전달특성의 안정도가 높아지고 이동도는 증가하는 것을 나타낸다.
반도체소자의 크기가 작아지면서 채널의 두께도 얇아지게 되는데, 게이트 절연막의 경우 많이 사용하는 SiO2박막은 얇게 만드는데 한계가 있다.
게이트 절연막으로서 분극의 감소효과에 의해 두께가 얇아지더라도 절연특성이 우수하고 누설전류가 훨씬 감소된 SiOC 박막을 사용할 경우 도 3b에 도시된 바와 같이, 게이트 전압을 음의 바이어스를 가하면 p형 반도체 트랜지스터 특성이 나타나고, 게이트 전압을 양의 바이어스를 가하면 n형 반도체 트랜지스터 특성을 갖게 되어 결과적으로 인버터의 특성을 나타내게 된다.
또한, 도 4c는 p-타입 트랜지스터로 동작하는 전달특성으로써 게이트 전압들에 따른 드레인 전류를 나타내며, 도 3d는 n-타입 트랜지스터로 동작하는 전달특성으로써 게이트 전압들에 따른 드레인 전류를 나타낸다.
도 4c를 참조하면, 반도체와 게이트 절연막 사이의 계면에서 소수 케리어의 터널링이 이루어지기 위해서는 드레인 전압이 작을수록 유리하다.
이때, 터널링이 되기 위한 조건으로 드레인 바이어스는 10-4~1V범위의 전압을 인가하는 것이 바람직하다.
도 4c와 도 4d에서 보는 바와 같이 드레인 전압(VD)을 인가하면 터널링이 일어나서 p형 반도체 특성과 n형 반도체특성을 모두 갖는 양방향성 트랜지스터의 특성이 나타나기 시작하고, 드레인 전압(VD)이 낮아질수록 p형 반도체 특성과 n형 반도체특성을 모두 갖는 양방향성 트랜지스터의 특성이 뚜렷해져서, 드레인 전압(VD)이 0,001V에서 보다 더 양호한 p형 반도체 특성과 n형 반도체특성을 모두 갖는 양방향성 트랜지스터의 특성이 나타난다.
반면, 드레인 전압(VD)이 증가할수록 터널링 효과는 나타나지 않고 트래핑(trapping) 효과에 의한 단방향 트랜지스터 특성이 나타나고 드레인 전압이 증가할수록 이러한 단방향 트랜지스터 특성이 더욱 뚜렷해짐을 알 수 있다.
이로 인하여 트랜지스터의 동작을 가능하게 하는 캐리어의 이동도가 증가할 수 있으며, p채널과 n채널의 트랜지스터가 게이트 전압 0V를 기준으로 음의 방향과 양의 방향으로 양방향성을 갖게 되므로 이동도가 증가할 수 있고, 또한 문턱전압이동에 의한 안정성이 확보된다.
여기에서, 상기 반도체 트랜지스터는 채널층 없이 절연체내의 확산전류와 금속전극의 전하들에 의해서 동작이 되며, 채널층이 없기 때문에 면저항이 낮아지는 효과에 있으며, 소수케리어의 전송에 의해서 이동도가 더욱 향상될 수 있다.
도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 제조방법은 하기와 같이 진행된다.
먼저, 본 발명에 따른 박막 트랜지스터는 기판 위 좌우에 금속 소스 전극(130)과 금속 드레인 전극(131)을 형성한 후에, 게이트 절연막(120)을 성막하여 형성하게 된다. 이후, 게이트 전극(140)을 형성하여 완성한다.
이때, 본 발명에 따른 박막 트랜지스터는, 상기 게이트 절연막(140)을 성막함에 있어서, SiOC로 이루어지되, 상기 게이트 절연막(140)의 유전상수는 1.3~2.5 범위로 제한하는 것이다.
그리고 상기 게이트 절연막(120)을 스퍼터링으로 형성하는 단계에서 게이트 절연막(120)의 SiOC 타겟의 조성 중 탄소함량이 0.1~10% 범위인 것이 바람직하다.
SiOC 박막의 유전상수를 상기 범위 내로 두기 위해서 SiOC 박막 내의 분극을 줄일 필요가 있다.
SiOC 박막 구성에 포함된 분극을 줄이기 위해서, 즉 탄소와 산소에 의해 증가될 수 있는 분극을 낮게 하기 위해서는 탄소함량을 조절해야 하는데, 이때 타켓의 탄소함량이 0.1% 이하일 경우에는 SiOC 박막 형성이 어렵게 되고, 한편 탄소함량이 10% 이상이 될 경우에는 탄소에 의한 분극이 커지게 되므로 상기 게이트 절연막(120)의 유전상수를 1.3~2.5 범위로 제한하기 위해서는 SiOC 타겟의 조성 중 탄소함량이 0.1~10% 범위인 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터 제조방법에 있어서, 상기 게이트 절연막(120)을 형성하는 단계는 DC스퍼터링 또는 RF스퍼터링에 의해서 이루어지는 것이 바람직하다.
여기에서, 상기 게이트 절연막(120)을 성막 형성하는 단계에 절연막 증착 후 0~450℃에서 열처리하는 단계를 더 포함할 수 있다.
전술한 바와 같이, 본 발명의 상세한 설명에서는 첨부된 도면에 의해 참조되는 바람직한 실시 예를 중심으로 구체적으로 기술되었으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 한다.
100, 200: 트랜지스터 110, 210: 기판
120, 220: 게이트 절연막 130, 230: 소스 전극
131, 231: 드레인 전극 140, 240: 게이트 전극
120, 220: 게이트 절연막 130, 230: 소스 전극
131, 231: 드레인 전극 140, 240: 게이트 전극
Claims (9)
- 기판;
상기 기판 위에 형성되는 게이트 전극;
상기 기판과 상기 게이트 전극 위에 형성되는 게이트 절연막;
상기 게이트 절연막의 상면에 접하여서, 상기 게이트 전극을 사이에 두고 서로 이격하여 형성되는 소스 전극과 드레인 전극;을 포함하고,
상기 게이트 절연막은 유전상수가 1.3~2.5인 SiOC 박막으로 이루어지는 박막 트랜지스터로서,
상기 게이트 전극에 인가되는 전압이 음(-)의 바이어스인 경우에는 상기 게이트 절연막에 (+)확산전류가 흘러 p-타입 트랜지스터로 동작하고, 상기 게이트 전극에 인가되는 전압이 양(+)의 바이어스인 경우에는 상기 게이트 절연막에 (-)확산전류가 흘러 n-타입 트랜지스터로 동작하여, n-타입과 p-타입이 일체로구현된 것을 특징으로 하는 양방향성 트랜지스터.
- 제 1항에 있어서, 상기 기판은,
규소(Si), 유리, 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate), 폴리에틸렌 나프탈레이트(Polyethylene naphtalate), 폴리카보네이트(Polycarbonate), 폴리에틸렌 술폰산염(Polyethylene sulfonate), 아릴라이트(Arylite), 폴리이미드(Polyimide), 폴리노르보넨(Polynorbonene) 중 어느 하나로 이루어지는 것을 특징으로 하는 양방향성 트랜지스터.
- 제 1항에 있어서,
드레인 바이어스는 10-4~1V범위의 전압을 인가하는 것을 특징으로 하는 양방향성 트랜지스터.
- 제 1항에 있어서,
상기 게이트 절연막의 허용 누설전류의 범위는 10-12~10-10A이하인 것을 특징으로 하는 양방향성 트랜지스터.
- 제1항 내지 제4항 중 어느 한 항의 양방향성 트랜지스터를 제조하는 방법으로서,
기판 위에 게이트 전극을 형성하는 단계;
상기 기판과 상기 게이트 전극 위에 유전상수가 1.3~2.5인 SiOC 박막으로 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막의 상면에 접하여서, 상기 게이트 전극을 사이에 두고 서로 이격하여 소스 전극과 드레인 전극을 형성하는 단계;로 이루어져,
상기 게이트 전극에 인가되는 전압이 음(-)의 바이어스인 경우에는 상기 게이트 절연막에 (+)확산전류가 흘러 p-타입 트랜지스터로 동작하고, 상기 게이트 전극에 인가되는 전압이 양(+)의 바이어스인 경우에는 상기 게이트 절연막에 (-)확산전류가 흘러 n-타입 트랜지스터로 동작하여, n-타입과 p-타입이 일체로 구현된 것을 특징으로 하는 양방향성 트랜지스터의 제조방법.
- 제 5항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
DC스퍼터링 또는 RF스퍼터링에 의해서 이루어지는 것을 특징으로 하는 양방향성 트랜지스터의 제조방법.
- 제 5항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
상기 게이트 절연막 증착 후 0~450℃에서 열처리하는 것을 특징으로 하는 양방향성 트랜지스터의 제조방법.
- 제 5항에 있어서,
상기 게이트 절연막을 형성하는 단계에서 게이트 절연막의 SiOC 타겟의 조성은 탄소함량이 0.1~10% 범위인 것을 특징으로 하는 양방향성 트랜지스터의 제조방법.
- 제 5항에 있어서,
상기 소스 전극과 드레인 전극을 형성한 후, 상기 소스 전극 및 드레인 전극 사이에 보호막을 증착하는 단계;를 더 포함하는 것을 특징으로 하는 양방향성 트랜지스터의 제조방법.
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| KR (1) | KR101587129B1 (ko) |
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