JP5629570B2

JP5629570B2 - グラフェン膜と金属電極とが電気的接合した回路装置

Info

Publication number: JP5629570B2
Application number: JP2010289350A
Authority: JP
Inventors: 岡井　誠; 誠岡井; 誠之廣岡; 恭雄和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2010-12-27
Filing date: 2010-12-27
Publication date: 2014-11-19
Anticipated expiration: 2030-12-27
Also published as: JP2012138451A

Description

本発明は、グラフェン膜を電子集積回路装置や電子/光集積回路装置として利用することに係り、特にグラフェン膜と金属電極とが電気的に接合した回路装置に関するものである。

グラフェンとは、ベンゼン環を２次元平面に敷き詰めた六員環シートのことであり、閉曲面を構成していないものを言う。グラフェンを筒状に丸めて閉曲面を構成したものがカーボンナノチューブであり、グラフェンを多数枚積層したものがグラファイトである。グラフェンの各炭素原子はsp²混成軌道を形成しており、シートの上下には非局在化した電子が存在している。グラフェンは、その材料物理的特徴から「ポストSi」の新素材として有望視されている。

グラフェンを用いた電子集積回路装置や電子/光集積回路装置を実現するためには、形成したグラフェン膜と金属電極とを電気的に良好な状態で（例えば、低抵抗で）接続する技術が必要不可欠である。非特許文献１には、カーボンナノチューブと金属電極との接触抵抗について報告されている。ただし、該接触抵抗は、カーボンナノチューブ自体の電気抵抗と、カーボンナノチューブと金属電極との間の界面抵抗が並列接続の状態になっている合成抵抗である（以下、本明細書においては、その様な状態を含めて接触抵抗と称す）。非特許文献１によると、カーボンナノチューブと金属電極との接触抵抗はkΩオーダ（0.5〜50 kΩ、室温）とされている。

Jeong-O Lee, C Park, Ju-Jin Kim, Jinhee Kim, Jong Wan Park, and Kyung-Hwa Yoo: "Formation of low-resistance ohmic contacts between carbon nanotube and metal electrodes by a rapid thermal annealing method", J. Phys. D: Appl. Phys. 33, 1953 (2000).

もしも、グラフェン膜と金属電極とを非特許文献１と同様の条件で接続した場合、接触抵抗もkΩオーダになると予想される。kΩオーダの抵抗は接触抵抗として非常に大きく、電子/光デバイスや電子/光集積回路装置を実現する上での障害となる。一方、グラフェンはカーボンナノチューブと異なり平面構造であるため、金属電極との接合面積をカーボンナノチューブの場合に比して大きくしやすいと言える。

しかしながら、集積回路装置などを想定した場合、集積度を高める観点から、グラフェン膜と金属電極との接触面積（より正確には、基板上の占有面積）を大きく取ることは望ましくない。従って、本発明の目的は、グラフェン膜と金属電極との接触面積を抑制しつつ、それらの間の接触抵抗を低減してグラフェン膜と金属電極とが良好に電気的接合された回路装置を提供することにある。

より具体的には、例えば、グラフェン膜と金属電極との接触面積を0.01 μm²（例えば、0.1 μm× 0.1 μm）以下に抑制した状態で、接触抵抗が100Ω以下となるようにすることを目標とする。なお、100Ωをしきい値とする理由の１つは、次のとおりである。

グラフェン膜をトランジスタのチャネルとして応用する場合、該トランジスタのチャネル幅は、現行のシリコンデバイスのチャネル幅と同等の30 nm以下になると考えられる。その場合、グラフェンチャネルの電気抵抗は100Ω程度になると考えられる。グラフェン膜と金属電極との接触抵抗は、グラフェンチャネルの電気抵抗と同程度以下に低減することが望ましいためである。

本発明は、上記目的を達成するため、単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と、該グラフェン膜に直接接合する第１の金属電極と、該グラフェン膜に直接接合する第２金属電極とを有し、
前記グラフェン膜は、前記第１の金属電極と前記第２の金属電極との間に第１導電型のドープ領域を有し、
前記第１の金属電極と接合している領域における前記グラフェン膜の90％以上の領域と、前記第２の金属電極と接合している領域における前記グラフェン膜の90％以上の領域とが、前記第１導電型のドープ領域よりも高濃度の第１導電型または高濃度の第２導電型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置を提供する。

また、本発明は、上記目的を達成するため、単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と、該グラフェン膜に直接接合する第１の金属電極と、該グラフェン膜に直接接合する第２金属電極とを有し、
前記第１の金属電極と接合している領域における前記グラフェン膜の90％以上の領域と、前記第２の金属電極と接合している領域における前記グラフェン膜の90％以上の領域とが、高濃度のp型または高濃度のn型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置を提供する。

なお、本発明で言う「複数層からなるグラフェン膜」とは、20層以下のグラフェンシートからなるグラフェン膜と定義する。これは、20層を超えると種々の物性（例えば、電子移動度）がバルクグラファイトとほとんど同じになり、グラフェンとしての特長が希薄となるためである。10層以下のグラフェン膜であることがより好ましい。

本発明によれば、グラフェンと金属電極との間の接触抵抗を低減することができる。その結果、グラフェン膜と金属電極との接触面積を抑制しつつ、それらの間の接触抵抗を低減してグラフェン膜と金属電極とが良好に電気的接合された回路装置を提供することができる。その結果、魅力的な特性を有するグラフェンを利用した電子集積回路装置や電子/光集積回路装置の実現が可能となる。

グラフェン膜による回路配線部を基板上に形成する手順例を示す断面模式図である。本発明に係る回路装置の１例を示す平面模式図である。グラフェン膜のドーピングキャリア密度［単位：cm^-2］と白金電極に対する接触抵抗［単位：Ωμm²］との関係の計算結果を示すグラフである。本発明に係る回路装置の他の１例を示す平面模式図である。図４に示した回路装置の断面模式図である。本発明に係る回路装置の更に他の１例を示す平面模式図である。本発明に係る電子/光集積回路装置の１例を示す斜視模式図である。

前述したように、本発明に係る回路装置は、（I）単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と該グラフェン膜に直接接合する第１の金属電極と該グラフェン膜に直接接合する第２金属電極とを有し、前記グラフェン膜は前記第１の金属電極と前記第２の金属電極との間に第１導電型のドープ領域を有し、前記第１の金属電極と接合している領域の前記グラフェン膜の90％以上と前記第２の金属電極と接合している領域の前記グラフェン膜の90％以上とが、前記第１導電型のドープ領域よりも高濃度の第１導電型または高濃度の第２導電型にドープされていることを特徴とする。

また、本発明に係る回路装置は、（II）単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と該グラフェン膜に直接接合する第１の金属電極と該グラフェン膜に直接接合する第２金属電極とを有し、前記第１の金属電極と接合している領域の前記グラフェン膜の90％以上と前記第２の金属電極と接合している領域の前記グラフェン膜の90％以上とが、高濃度のp型または高濃度のn型にドープされていることを特徴とする。

また、本発明は、上記の発明に係る回路装置（I），（II）において、以下のような改良や変更を加えることができる。
（１）前記高濃度の第１導電型または高濃度の第２導電型にドープされた領域のドーパント濃度が10¹³ cm^-2以上である。
（２）前記グラフェン膜と直接接触する下地層としての酸化アルミニウム膜が前記グラフェン膜の下部のみに形成されており、前記酸化アルミニウム膜の組成がAl_2-xO_3+x（x ≧ 0）である。
（３）前記グラフェン膜と前記第１の金属電極との接触抵抗が100Ω以下であり、前記グラフェン膜と前記第２の金属電極との接触抵抗が100Ω以下である。
（４）前記第１導電型がp型またはn型のいずれか一方であり、前記第２導電型がp型またはn型の他方である。
（５）前記回路は電界効果トランジスタであり、前記電界効果トランジスタは、前記グラフェン膜がチャネルであり、前記第１の金属電極がソース電極またはドレイン電極のいずれか一方であり、前記第２の金属電極がソース電極またはドレイン電極の他方であり、ゲート電極がゲート絶縁層を介して前記チャネルに接続されている。
（６）前記回路は電子/光回路であり、前記電子/光回路は、前記グラフェン膜が発光素子または受光素子であり、前記第１の金属電極が正極または負極のいずれか一方であり、前記第２の金属電極が正極または負極の他方である。
（７）上記の電界効果トランジスタを用いて集積化されている電子集積回路装置である。
（８）上記の電子/光回路を用いて集積化されている電子/光集積回路装置である。
（９）上記の電界効果トランジスタおよび上記の電子/光回路を用いて集積化されている電子/光集積回路装置である。

以下、図を参照しながら本発明に係る実施の形態を製造手順に沿って説明する。ただし、本発明はここで取り上げた実施の形態に限定されることはなく、要旨を変更しない範囲で適宜改良や組み合わせを行ってもよい。なお、図面中で同義の部分には同一の符号を付して重複する説明を省略する。

（グラフェン膜による回路配線）
はじめに、グラフェン膜による回路配線を基板上に形成する手順を説明する。図１は、グラフェン膜による回路配線部を基板上に形成する手順例を示す断面模式図である。まず、基板100として、酸化シリコン膜102（例えば、厚さ20〜300 nmの熱酸化膜）が表面に形成されたシリコン単結晶基板101（例えば、2インチ径、厚さ500〜600μm）を用意する。次に、スパッタ法やイオンビーム法、レーザ蒸発法等の気相成長の手法により基板100の表面（酸化シリコン膜102の表面）にコランダム構造の酸化アルミニウム膜103を形成する。

ここで、酸化アルミニウム膜103の形成にあたり、その組成がAl_2-xO_3+x（x ≧ 0）となるように制御することが望ましく、Al_2-xO_3+x（x ＞ 0）となるように制御することがより望ましい。該組成制御は、例えば、気相成長中の酸素分圧を制御することによって可能である。化学量論組成以上の酸素リッチな組成を有する酸化アルミニウム膜103を形成することにより、平均サイズの大きいグラフェングレインを成長させることができ、成膜したグラフェン膜の電気抵抗を低減することができる。なお、本発明に係る回路装置において、グラフェン膜と直接接触する下地層として酸化アルミニウム膜103が形成されていることが好ましいが、たとえ酸化アルミニウム膜103が形成されていなくて本発明の効果は発揮される。

酸化アルミニウム膜103を形成する方法に特段の制限はなく、結果として組成と平均膜厚とを所望の範囲に制御できれば気相成長法以外の手法でもよい。また、酸化アルミニウム膜103を成膜する基板100としては、上述の酸化シリコン膜102が表面に形成されたシリコン単結晶基板101に限定されるものではなく、後工程での熱履歴に対する耐熱性およびグラフェン膜が成長された基板の用途（例えば、電子/光集積回路装置）を考慮して適宜選択できる。例えば、表面に絶縁膜が形成された各種の半導体基板や各種の絶縁体基板などを用いることができる。

酸化アルミニウム膜103の算術平均表面粗さRaは1 nm以下であることが望ましい。より望ましくは0.3 nm以下である。算術平均表面粗さRaが1 nmより大きくなると、グラフェン膜が酸化アルミニウム膜103の表面に対して平行に成長しにくくなる。これは、グラフェン膜成長の核生成と算術平均表面粗さRaとの間に何かしらの相関関係があるためと考えられる。さらに、酸化アルミニウム膜103の表面最大高さRzは10 nm以下であることが望ましい。より望ましくは3 nm以下である。

形成した酸化アルミニウム膜103の算術平均表面粗さRaが1 nmより大きい場合は、研磨（例えば、化学機械研磨）等により1 nm以下となるように加工する。酸化アルミニウム膜103を形成する前に、あらかじめシリコン単結晶基板101または酸化シリコン膜102の算術平均表面粗さRaを1 nm以下とするように加工してもよい。なお、算術平均表面粗さRaおよび表面最大高さRzはJIS B 0601に準拠するものとする。

形成する酸化アルミニウム膜103の平均厚さとしては、10 nm以上500 nm以下が好ましい。多結晶体である酸化アルミニウム膜103の平均厚さが10 nm未満になると結晶粒同士の接点が減って面内方向の被覆率が低下する（例えば、酸化アルミニウム膜103が島状になる）ことから好ましくない（結果として表面平坦性が劣化する）。一方、500 nmより厚くなると後工程における熱歪み等に起因したクラック等が発生しやすくなり、結果として表面平坦性（例えば算術平均表面粗さRa）が劣化することから好ましくない。

次に、従来の半導体プロセス技術と同様にして（例えば、フォトリソグラフィー、リフトオフ、反応性イオンエッチングなどを利用して）、基板100上に形成した酸化アルミニウム膜103を所望の回路パターンとなるように加工する。このとき、回路配線部となる部分104に酸化アルミニウム膜103を残し、他の部分の酸化アルミニウム膜103を除去する。また、酸化シリコン膜102は絶縁層として残しておいた方が好ましい。

次に、炭素含有化合物を原料として化学気相成長法（CVD: chemical vapor deposition）によりグラフェン膜105を回路配線部となる部分104（酸化アルミニウム膜103）上に成膜する。これにより、回路配線部となる部分104（酸化アルミニウム膜103）の表面に沿って該表面と平行にグラフェン膜105が一様な膜厚で成長して回路配線部106が形成される。

グラフェン膜105の成膜条件の１例としては、原料ガスとしてプロピレン、キャリアガスとしてアルゴンガスを用い、平均原料濃度0.15〜3 体積％の混合ガスを平均流速15〜50 cm/min（基板上の平均流速で標準状態換算）で供給し、成長温度450〜1000℃（好ましくは750〜1000℃）で0.1〜60分間（好ましくは0.1〜10分間）の成長を行う。なお、原料としてはプロピレン以外にもアセチレン、メタン、プロパン、エチレン等の他の炭素含有化合物を用いることができる。

（電界効果トランジスタ）
次に、本発明に係る回路装置の１つである電界効果トランジスタの製造手順例を説明する。図２は、本発明に係る回路装置の１例を示す平面模式図である。

まず、上述で用意した基板100上の回路配線部106のうち、電界効果トランジスタのチャネルとして用いる回路配線部106以外をマスキングし、チャネルとして用いる回路配線部106を第１導電型にドーピングしてグラフェンチャネル201を形成する。第１導電型をp型とする場合には、グラフェン膜を構成する炭素原子をボロン原子で置き換える方法が有効である。ボロン原子の導入には、プラズマ法、イオン打ち込み法等の手法を用いることが可能である。一方、第１導電型をn型とする場合には、グラフェン膜を構成する炭素原子を窒素原子で置き換える方法が有効である。窒素原子の導入には、プラズマ法、イオン打ち込み法等の手法を用いることが可能である。

次に、グラフェンチャネル201上にゲート絶縁層202を形成する。ゲート絶縁層202の形成方法に特段の限定はなく、従来の半導体プロセス技術と同様にして行うことができる。

次に、グラフェンチャネル201と第１の金属電極203（例えば、ソース電極）とが主に電気的接合する領域206（例えば、ソース電極接合領域と称する）、およびグラフェンチャネル201と第２の金属電極204（例えば、ドレイン電極）とが主に電気的接合する領域207（例えば、ドレイン電極接合領域と称する）に対して、グラフェンチャネル201のドープ濃度よりも高濃度でドーピングを行う。このときの導電型（接合領域206，207の導電型）は、第１導電型であっても第２導電型であってもよい。なお、接合領域206，207に対して選択的に高濃度ドーピングを行うために、ドーピング処理に先立ってドーピングしない部分をマスキングする。接合領域206，207へのドーピング濃度に関しては後述する。

また、接合領域206，207は、グラフェンチャネル201と第１の金属電極203との接触面積、およびグラフェンチャネル201と第２の金属電極204との接触面積のそれぞれ90％以上で接合されるように形成する。それらの接合面積が90％未満になると、グラフェン膜と金属電極との接触抵抗が100Ωを超え易くなる。また、接触抵抗を100Ω以下にするために電極面積を増大させると、集積回路装置の集積度が低下することから好ましくない。

最後に、ゲート絶縁層202上にゲート電極205を形成し、グラフェンチャネル201のソース電極接合領域206上にソース電極203を形成し、グラフェンチェネル201のドレイン電極接合領域207上にドレイン電極204を形成する。これにより、トランジスタ構造が完成する。金属電極（ソース電極、ドレイン電極、ゲート電極）203，204，205を形成する方法に特段の制限はなく、従来の方法（例えば、スパッタ法や各種蒸着法など）を用いることができる。また、金属電極の材料にも特段の制限はなく、電極として常用される金属（例えば、金、白金、チタンなど）を用いることができる。

接合領域206，207へのドーピング濃度について説明する。金属電極として白金電極を選択し、グラフェン膜と白金電極との接触抵抗に与えるグラフェン膜のドーピングキャリア密度の影響について計算・検討した。計算は、通常のポアソン方程式と拡散方程式を解くことにより行った。図３は、グラフェン膜のドーピングキャリア密度［単位：cm^-2］と白金電極に対する接触抵抗［単位：Ωμm²］との関係の計算結果を示すグラフである。

図３に示したように、グラフェン膜へのキャリアドーピング量を増加させることにより、接触抵抗率を低減させられることが判った。具体的には、グラフェン膜のキャリアドーピング量が10¹³ cm^-2の場合、接触抵抗率は0.7 Ωμm²であることから、グラフェン膜と金属電極との接触面積を0.01 μm²とすると接触抵抗を70Ωにまで低減させることが可能である。また、グラフェン膜のキャリアドーピング量が10¹⁴ cm^-2の場合、接触抵抗率は0.07 Ωμm²であることから、グラフェン膜と金属電極との接触面積を0.01 μm²とすると接触抵抗を7Ωにまで低減させることが可能である。

以上説明したように、実施例１に係る回路装置は、その回路が、グラフェン膜と該グラフェン膜に直接接合する第１の金属電極（203）と該グラフェン膜に直接接合する第２金属電極（204）とを有し、前記グラフェン膜は前記第１の金属電極（203）と前記第２の金属電極（204）との間に第１導電型のドープ領域を有し、前記第１の金属電極と接合している領域における前記グラフェン膜の90％以上の領域（206）と前記第２の金属電極と接合している領域における前記グラフェン膜の90％以上の領域（207）とが、前記第１導電型のドープ領域よりも高濃度の第１導電型または高濃度の第２導電型にドープされている。その結果、グラフェンチャネル201とソース電極203、およびグラフェンチャネル201とドレイン電極204との接触抵抗を大幅に低減することができ、高性能なグラフェンチャネルトランジスタを実現することが可能である。

（他の電界効果トランジスタ）
次に、本発明に係る回路装置の他の１つの電界効果トランジスタの製造手順例を説明する。図４は、本発明に係る回路装置の他の１例を示す平面模式図である。図５は、図４に示した回路装置の断面模式図である。

まず、前述の実施例１と同様にして、基板100上の回路配線部106のうち、電界効果トランジスタのチャネルとして用いる回路配線部106以外をマスキングし、チャネルとして用いる回路配線部106を第１導電型にドーピングしてグラフェンチャネル201を形成する。次に、グラフェンチャネル層201の領域II上にゲート絶縁層302を形成する。

その後、ゲート絶縁層302をマスクとし、グラフェンチャネル201の領域Iおよび領域IIIに対して、グラフェンチャネル201のドープ濃度よりも高濃度でドーピングを行う。これにより、グラフェンチャネル201と第１の金属電極203（例えば、ソース電極）とが電気的接合する領域306（例えば、ソース電極接合領域と称する）、およびグラフェンチャネル201と第２の金属電極204（例えば、ドレイン電極）とが電気的接合する領域307（例えば、ドレイン電極接合領域と称する）が、それぞれ形成される。このときの導電型（接合領域306，307の導電型）は、第１導電型であっても第２導電型であってもよい。ドーピング方法は、実施例１と同様である。

最後に、ゲート絶縁層302の上にゲート電極205を形成し、グラフェンチャネル201のソース電極接合領域306の一部（領域Iの一部）にソース電極203を形成し、グラフェンチャネル201のドレイン電極接合領域307の一部（領域IIIの一部）にドレイン電極204を形成する。これにより、トランジスタ構造が完成する。

以上説明したように、実施例２に係る回路装置は、グラフェンチャネル201の領域Iと領域IIIとの全体が高濃度ドーピングされている点においてのみ、実施例１に係る回路装置と異なる。その結果、グラフェンチャネル201とソース電極203、およびグラフェンチャネル201とドレイン電極204との接触抵抗を大幅に低減することができ、高性能なグラフェンチャネルトランジスタを実現することが可能である。

（電子/光回路）
次に、本発明に係る回路装置の他の１つである電子/光回路の製造手順例を説明する。図６は、本発明に係る回路装置の更に他の１例を示す平面模式図である。

まず、前述の実施例１と同様にして、基板100上に電子/光回路のグラフェン受発光素子401となる回路配線部を形成する。次に、グラフェン受発光素子401の受発光部402となる領域にマスキングを行う。これは、受発光部402に高濃度のドーピングが行われると、発光効率や受光効率が著しく減少するためである。なお、グラフェン発光素子とは、バンドギャップを有するグラフェンに対して、一方の電極から電子を注入し、もう一方の電極からホールを注入することにより、直接遷移による発光を得る素子のことである。一方、グラフェン受光素子とは、バンドギャップを有するグラフェンに接続した２つの電極間に電圧を印加し、光照射によって生じた電子とホールを検出することにより光を検知する素子である。

次に、グラフェン受発光素子401と第１の金属電極403（例えば、正極）とが電気的接合する領域406（例えば、正極接合領域と称する）、およびグラフェン受発光素子401と第２の金属電極404（例えば、負極）とが電気的接合する領域407（例えば、負極接合領域と称する）に対して、高濃度のドーピングを行う。このとき、ドーピングキャリア濃度としては、実施例１と同様に、10¹³ cm^-2以上が好ましい。また、接合領域406，407の導電型は、第１導電型であっても第２導電型であってもよい。ドーピング方法は、実施例１と同様である。なお、図６から判るように、正極接合領域と負極接合領域との間の領域が、受発光部402である。

最後に、グラフェン受発光素子401の正極接合領域406の一部に正極403を形成し、グラフェン受発光素子401の負極接合領域407の一部に正極404を形成する。これにより、電子/光回路構造が完成する。

以上説明したように、実施例３に係る回路装置は、グラフェン受発光素子401と正極403、およびグラフェン受発光素子401と負極404との接触抵抗を大幅に低減することができる。その結果、グラフェン膜を用いた高性能な電子/光回路を実現することが可能である。

（電子/光集積回路装置）
次に、本発明に係る電界効果トランジスタと電子/光回路とが集積化されている電子/光集積回路装置について説明する。図７は、本発明に係る電子/光集積回路装置の１例を示す斜視模式図である。

本発明に係る電子・光集積回路装置は、例えば、実施例１〜３に示したような基板100上に形成された回路配線部106の一部をそれぞれ電界効果トランジスタ回路のグラフェンチャネル201，301や、電子/光回路のグラフェン受発光層401として利用したものである。また、製造方法に関しても、例えば実施例１〜３に示した手順で製造することができる。一方、各回路装置間を接続する配線となる回路配線部106には、ドーピング処理が不要であるため、各種ドーピング処理に先立ってマスキングを行うことが好ましい。

なお、特段言うまでもないが、本発明において、ドーピング処理で利用したマスク材は、不要となる場合に後工程で適宜除去される。また、上では、本発明に係る電界効果トランジスタと電子/光回路との両方が集積化された電子/光集積回路装置について説明したが、本発明に係る集積回路装置は、電界効果トランジスタのみを集積化した電子集積回路装置であってもよいし、電子/光回路のみを集積化した電子/光集積回路装置であってもよい。

以上示したように、本発明は、グラフェン膜と金属電極との間の接触抵抗を低減してグラフェン膜と金属電極とが良好に電気的接合された回路装置を提供することができる。また、本発明に係るグラフェン膜と金属電極とが電気的接合した回路装置は、その製造において超高真空プロセスや特殊な製造装置を用いないことから、製造装置のコストを低く抑えることができる。さらに、グラフェン膜の成長温度が比較的低温であることから、従来から電子デバイスに広く利用されている安価で大面積の基板を活用することができる。すなわち、次世代の電子・光集積回路装置を実現する上で、低コスト化に大きく貢献し工業化に適した発明と言える。

100…基板、101…シリコン単結晶基板、102…酸化シリコン膜、
103…酸化アルミニウム膜、104…回路配線部となる部分、105…グラフェン膜、
106…回路配線部、201…グラフェンチャネル、202，302…ゲート絶縁層、
203…第１の金属電極、204…第２の金属電極、205…ゲート電極、
206，306…グラフェンチャネルのソース電極接合領域、
207，307---グラフェンチャネルのドレイン電極接合領域、
401…グラフェン受発光素子、402…受発光部、
403…第１の金属電極、404…第２の金属電極、
406…正極接合領域、407…負極接合領域。

Claims

単層または複数層からなるグラフェン膜を利用した回路装置であって、
前記回路装置は、前記グラフェン膜と、該グラフェン膜と直接接触する下地層としての酸化アルミニウム膜と、該グラフェン膜に直接接合する第１の金属電極と、該グラフェン膜に直接接合する第２金属電極とを有し、
前記酸化アルミニウム膜は、前記グラフェン膜の下部のみに形成され、その組成がAl _2-x O _3+x （x ＞ 0）であり、
前記グラフェン膜は、前記第１の金属電極と前記第２の金属電極との間に第１導電型のドープ領域を有し、
前記第１の金属電極と接合している領域における前記グラフェン膜の90％以上の領域と、前記第２の金属電極と接合している領域における前記グラフェン膜の90％以上の領域とが、前記第１導電型のドープ領域よりも高濃度の第１導電型または高濃度の第２導電型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項１に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記高濃度の第１導電型または高濃度の第２導電型にドープされた領域のドーパント濃度が10¹³ cm^-2以上であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項１又は請求項２に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記グラフェン膜と前記第１の金属電極との接触抵抗が100Ω以下であり、
前記グラフェン膜と前記第２の金属電極との接触抵抗が100Ω以下であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項１乃至請求項３のいずれかに記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記第１導電型がp型またはn型のいずれか一方であり、前記第２導電型がp型またはn型の他方であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項１乃至請求項４のいずれかに記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記回路装置は電界効果トランジスタであり、
前記電界効果トランジスタは、前記グラフェン膜がチャネルであり、前記第１の金属電極がソース電極またはドレイン電極のいずれか一方であり、前記第２の金属電極がソース電極またはドレイン電極の他方であり、ゲート電極がゲート絶縁層を介して前記チャネルに接続されていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
単層または複数層からなるグラフェン膜を利用した回路装置であって、
前記回路装置は、前記グラフェン膜と、該グラフェン膜と直接接触する下地層としての酸化アルミニウム膜と、該グラフェン膜に直接接合する第１の金属電極と、該グラフェン膜に直接接合する第２金属電極とを有し、
前記酸化アルミニウム膜は、前記グラフェン膜の下部のみに形成され、その組成がAl _2-x O _3+x （x ＞ 0）であり、
前記第１の金属電極と接合している領域における前記グラフェン膜の90％以上の領域と、前記第２の金属電極と接合している領域における前記グラフェン膜の90％以上の領域とが、高濃度のp型または高濃度のn型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項６に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記高濃度のp型または高濃度のn型にドープされた領域のドーパント濃度が10¹³ cm^-2以上であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項６又は請求項７に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記グラフェン膜と前記第１の金属電極との接触抵抗が100Ω以下であり、
前記グラフェン膜と前記第２の金属電極との接触抵抗が100Ω以下であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項６乃至請求項８のいずれかに記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記回路装置は電子/光回路であり、
前記電子/光回路は、前記グラフェン膜が発光素子または受光素子であり、前記第１の金属電極が正極または負極のいずれか一方であり、前記第２の金属電極が正極または負極の他方であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
請求項５に記載のグラフェン膜と金属電極とが電気的接合した回路装置を用いて集積化されていることを特徴とする電子集積回路装置。
請求項９に記載のグラフェン膜と金属電極とが電気的接合した回路装置を用いて集積化されていることを特徴とする電子/光集積回路装置。
請求項５および請求項９に記載のグラフェン膜と金属電極とが電気的接合した回路装置を用いて集積化されていることを特徴とする電子/光集積回路装置。