KR101430140B1 - 인-도핑된 그래핀을 이용한 전계효과 트랜지스터, 그의 제조 방법, 인-도핑된 그래핀, 및 그의 제조 방법 - Google Patents

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Abstract

공기 중에서도 안정한, 인(phosphorus)-도핑된 그래핀을 포함하는 채널층을 이용한 전계효과 트랜지스터, 그의 제조 방법, 인-도핑된 그래핀, 및 그의 제조 방법에 관한 것이다.

Description

인-도핑된 그래핀을 이용한 전계효과 트랜지스터, 그의 제조 방법, 인-도핑된 그래핀, 및 그의 제조 방법{FIELD EFFECT TRANSISTOR USING PHOSPHORUS-DOPED GRAPHENE, PREPARING METHOD OF THE SAME, PHOSPHORUS-DOPED GRAPHENE, AND PREPARING METHOD OF THE SAME}
본원은 공기 중에서도 안정한, 인(phosphorus)-도핑된 그래핀을 포함하는 채널층을 이용한 전계효과 트랜지스터, 그의 제조 방법, 인-도핑된 그래핀, 및 그의 제조 방법에 관한 것이다.
그래핀은 탄소 원자를 가지는 2 차원의 벌집형 격자의 단층이다. 그래핀은 높은 열 전도도 (~5,000 Wm-1K-1), 전하 캐리어의 우수한 이동도 (200,000 cm2V-1s-1), 큰 비표면적 (2,630 m2g-1) 및 우수한 기계적 안정성을 가지고 있다. 이러한 뛰어난 특성 때문에, 2004년의 첫 발견 이후로, 그래핀은 많은 주목을 받고 있으며, 다양한 분야에서의 그래핀의 응용에 대한 많은 연구가 집중적으로 수행되고 있다. 예를 들어, 그래핀의 응용분야는 전계효과 트랜지스터(field effect transistor; FET), 수퍼캐패시터(supercapacitor), 수소 발생/저장(hydrogen generation/storage), 태양전지(solar cell), 광촉매(photocatalyst), 및 바이오센서(biosensor) 등이 있다.
특히, 그래핀은 미래 전자공학을 위한 하나의 가능한 후보 소재로서 관심을 받고 있다. 종래 Si-기반 전자공학의 경우 크기 제한 문제에 부딪히게 될 것이 예상되고 있다. 그러므로 Si 대체를 위한 신소재의 개발이 강력하게 요구되는 실정이다. 그래핀은 나노 스케일에서 탄도성 수송(ballistic transport)을 나타내고, 또한 캐리어 이동도의 상당한 손실 없이 게이트 전압 또는 분자 흡착에 의해 심하게 도핑될 수 있다. 그래핀의 뛰어난 전기 전달 특성은 또한 상이한 도핑 소스 및 도핑 양에 의해 제어될 수 있다.
이와 관련하여, 대한민국 공개특허 제2010-0111999호는 이러한 그래핀을 채널층으로서 이용한 전계 효과 트랜지스터에 대하여 개시하고 있다.
또한, 2005년 Nature 논문 "Two-dimensional gas of massless Dirac fermions in graphene" [Nature, vol. 438, p.197, 2005]에서 K. S. Novoselov 와 A. K. Geim 에 의해 게이트 전압을 변경시킴으로써 전자 및 정공 채널 사이에서 스위칭 될 수 있는 그래핀의 전기 전달 특성을 최초로 보고한 이후로, 많은 그룹들이 전자공학에서 응용을 위한 그래핀의 전기적 특성을 제어하는 것을 연구하였다. 이전의 연구에 따르면, NO2, H2O, 및 요오드는 억셉터(acceptor)로서 역할을 하는 반면, NH3, CO 및 에탄올은 도너(donor)로서 역할을 한다. 그래핀은 억셉터 분자를 도핑함으로써 P-형 (정공 전도체) 전기 전달 곡선을 보여주었고, 반면에 도너 분자에 의해 N-형 (전자 전도체) 전기 전달 곡선을 보여주었다. 따라서, 그래핀은 전자를 쉽게 주거나 받는 원소들의 도핑에 의하여 N-형 또는 P-형 특성을 둘 다 가지기 때문에 연구의 폭과 그 적용범위가 매우 넓은 장점을 가지고 있다. 일반적으로 그래핀 반도체 채널은 산소나 공기 중에서 산소 도핑에 의하여 P-형 특성을 나타내고 있다. 뿐만 아니라 비록 N-형 일지라도 공기 중에서 산소 도핑에 의하여 쉽게 P-형으로 변형된다. 하지만 P-형과 N-형 트랜지스터가 동시에 존재하는 상보형 회로 그래핀 소자 개발을 위해서는 공기 중에서 안정하고 N-형 특성이 극대화되는 N-형 그래핀 반도체 채널 개발은 매우 중요한 의미를 가지고 있다.
최근까지 특히 N-형, P-형 중 한쪽의 특성을 극대화하기 위해 도핑 및 복합체 등을 사용한 연구가 여러 차례 보고되어왔다. 또한 P-형 그래핀 반도체 소자의 안정성을 고려한 테스트 결과들도 꾸준히 보고되어 왔다. 하지만 현재까지 전 세계적으로 공기 중에서도 안정하면서 동시에 P-형 특성을 오랫동안 유지할 수 있는 그래핀 반도체 채널 소자 개발에 관련되어 보고된 바 없었다.
또한, 대기 중에서도 안정한 그래핀의 N-형 특성을 유지할 수 있는 방법의 개발이 여전히 요구되고 있다.
이에, 본원은 인(phosphorus)-도핑된 그래핀을 이용하여 공기 중에서도 안정하면서 동시에 N-형 특성을 오랫동안 유지할 수 있는 그래핀 반도체 채널 소자, 그의 제조 방법, 인-도핑된 그래핀, 및 그의 제조 방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 기재 양측에 각각 형성된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극과 전기적으로 연결되며, 인(phosphorus)-도핑된 그래핀을 포함하는 채널층을 포함하는 전계효과 트랜지스터를 제공할 수 있다.
본원의 제 2 측면은, 기재 양측에 각각 소스 전극 및 드레인 전극을 형성하고; 상기 소스 전극 및 드레인 전극과 전기적으로 연결되며, 인-도핑된 그래핀을 포함하는 채널층을 형성하는 것을 포함하는 전계효과 트랜지스터의 제조 방법을 제공할 수 있다.
본원의 제 3 측면은, 그래핀에 기체 상태, 액체 상태, 또는 용매에 용해된 상태의 인 화합물을 포함하는 전구체를 주입하는 단계; 및 상기 그래핀을 가열하여 인-도핑하는 단계를 포함하는, 인-도핑된 그래핀의 제조 방법을 제공할 수 있다.
본원의 제 4 측면은, 본원의 제 3 측면에 의하여 제조된 인-도핑된 그래핀을 제공할 수 있다.
본원에 의하여, 인-도핑된 그래핀을 포함하는 채널층을 이용하여 형성된 전계효과 트랜지스터는, 종래 우수한 N-형 그래핀 반도체 소자로 알려진 질소-도핑된 그래핀 반도체 소자보다도 더욱 우수한 N-형 반도체 특성을 나타내며, 공기 중에서도 장기간 동안 안정성을 나타낸다.
상기 본원에 따른 인-도핑된 그래핀을 포함하는 채널층을 이용하여 형성된 전계효과 트랜지스터는 공기 중에서 안정하며, 우수한 N-형 반도체 특성을 나타내므로, 향후 P-형과 N-형 반도체 채널 트랜지스터가 동시에 존재하는 상보형 회로 그래핀 논리 소자 개발에 기여할 수 있다.
도 1은 본원의 일 구현예에 따른 전계효과 트랜지스터의 제조 공정을 나타내는 개략도이다.
도 2a 내지 도 2g는 본원의 일 실시예에 따른 전계효과 트랜지스터의 P2p XPS 스펙트럼 (도 2a), N1s XPS 스펙트럼 (도 2b), 제조된 전계효과 트랜지스터의 모식도 (도 2c), 질소가 도핑된 경우 및 인이 도핑된 경우 열처리 전의 그래핀의 전자 전달 특성 (도 2d 및 도 2e), 및 도핑물질을 첨가하지 않았을 때의 단일층 그래핀 및 이중층 그래핀 각각의 전자 전달 특성(Id-Vg)이다 (도 2f 및 도 2g).
도 3은 본원의 일 실시예에 따른 인-도핑된 전계효과 트랜지스터 및 본원의 일 비교예에 따른 질소-도핑된 전계효과 트랜지스터의 다양한 온도에서의 열처리 후의 전자 전달 특성(Id-Vg)이다.
도 4는 본원의 일 실시예에 따른 전계효과 트랜지스터의 라만 스펙트럼으로서, 이중층 그래핀의 라만 스펙트럼 (상단), 및 열처리 전, 인-도핑된 이중층 그래핀의 라만 스펙트럼 (하단)이다.
도 5a 내지 도 5d는 본원의 일 실시예에 따른 전계효과 트랜지스터의 라만 스펙트럼으로서, 도 5a 및 도 5b는 인-도핑 및 열처리 후의 라만 스펙트럼 변화, 도 5c는 각 열처리 온도 별 그래프 봉우리 위치 변화, 및 도 5d는 인과 질소 도핑 후의 봉우리 위치 비교를 나타낸다.
도 6a 및 도 6b는 본원의 일 실시예에 따른 전계효과 트랜지스터의 공기 중에서의 안정성을 나타내는 그래프로서, 도 6a는 질소 도핑된 단일층 전계효과 트랜지스터를 공기 중에서 측정한 전자 전달 특성(Id-Vg)이고, 도 6b는 인-도핑된 단일층 전계효과 트랜지스터를 공기 중에서 측정한 전자 전달 특성(Id-Vg) 이다.
도 7a 및 도 7b는 본원의 일 실시예에 따른 전계효과 트랜지스터의 공기 중에서의 안정성을 나타내는 그래프로서, 도 7a는 공기 중에서 1개월 방치한 후 공기 중에서 측정한 전자 전달 특성(Id-Vg)이고, 도 7b는 진공 중에서 측정한 전자 전달 특성(Id-Vg)이다.
도 8은 본원의 일 실시예에 따른 전계효과 트랜지스터의 주사전자현미경(SEM) 이미지이다.
도 9는 본원의 일 비교예에 따른 전계효과 트랜지스터의 주사전자현미경(SEM) 이미지이다.
도 10은 본원의 일 비교예에 따른 전계효과 트랜지스터의 주사전자현미경(SEM) 이미지이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 상에 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 이들의 조합(들)의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, “A 및/또는 B” 의 기재는, “A, 또는 B, 또는, A 및 B”를 의미한다.
이하, 본원에 대하여 도면을 참조하여 구현예와 실시예를 이용하여 구체적으로 설명한다. 그러나, 본원에 이러한 구현예와 실시예에 제한되는 것은 아니다.
본원의 제 1 측면에 따르면, 기재 상에 각각 형성된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극과 전기적으로 연결되며, 인(phosphorous)-도핑된 그래핀을 포함하는 채널층을 포함하는 전계효과 트랜지스터를 제공할 수 있다.
본원의 일 구현예에 따른 전계효과 트랜지스터는 도 1의 (a) 내지 (c)에 나타낸 바와 같은 제조 공정에 의하여 형성될 수 있다. 이하에서는, 도 1의 (a) 내지 (c)를 참조하여, 본원의 일 구현예에 따른 전계효과 트랜지스터에 대하여 구체적으로 설명한다.
먼저, 도 1의 (a)에 나타낸 바와 같이, 기재(100) 상에 각각 소스 전극(300) 및 드레인 전극(400)을 형성할 수 있다. 상기 기재(100)는 일반적으로 반도체 소자용으로 사용되는 기재로서, 유리(glass), 석영(quartz), Al2O3, SiC, 또는 MgO 등을 포함하는 투명한 무기물 기재; 폴리에틸렌 테레프탈레이트(PET), 폴리스티렌(PS), 폴리이미드(PI), 폴리염화비닐(PVC), 폴리비닐피롤리돈(PVP), 또는 폴리에틸렌(PE) 등을 포함하는 투명 플렉서블한 유기물 기재; 또는 Si, Ge, GaAs, InP, InSb, InAs, AlAs, AlSb, CdTe, ZnTe, ZnS, CdSe, CdSb, 또는 GaP 등을 포함하는 기재를 사용할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 소자용으로 사용되는 기재로서 PET와 같은 플라스틱 기재를 사용하면 전자 소자를 유연성 있는 소자로 제조할 수 있다.
본원의 일 구현예에 있어서, 상기 기재는 실리콘, 유리, 또는 석영을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 기재는 플렉서블(flexible) 또는 투명 플렉서블 기재를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 기재(100) 상에 산화막(200)을 형성할 수 있는데, 상기 산화막(200)은 약 50 nm 이하의 두께로 형성할 수 있으나, 이에 제한되지는 않으며, 상기 산화막(200)의 두께 범위는 필요에 따라 조절될 수 있다. 예를 들어, 상기 산화막은 약 50 nm 이하, 약 40 nm 이하, 약 30 nm 이하, 약 20 nm 이하, 약 10 nm 이하, 약 10 nm 이상 약 50 nm 이하, 약 10 nm 이상 약 40 nm 이하, 약 10 nm 이상 약 30 nm 이하, 약 10 nm 이상 약 20 nm 이하, 약 20 nm 이상 약 50 nm 이하, 약 30 nm 이상 약 50 nm 이하, 또는 약 40 nm 이상 약 50 nm 이하로 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 기재(100) 상에 형성되는 소스 전극(300) 및 드레인 전극(400)은 도전성을 가지는 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 또는 ITO(indium-tin oxide)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 소스 전극 및 드레인 전극은 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 소스 전극 및 드레인 전극은 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 소스 전극 및 드레인 전극은 화학기상증착법(CVD), 플라즈마 향상 화학기상증착법(plasma enhanced CVD; PECVD), 저압 화학기상증착법(low pressure CVD; LPCVD), 물리기상증착법(physical vapor deposition; PVD), 스퍼터링(sputtering), 또는 원자층 증착법(atomic layer deposition; ALD) 등의 증착 방법에 의하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 1의 (b) 에 나타낸 바와 같이, 소스 전극(300) 및 드레인 전극(400)과 전기적으로 연결되도록 그래핀 채널층(500)을 형성할 수 있다.
상기 그래핀 채널층(500)은 다른 기재에서 만든 것을 상부 기재 상에 전사(transfer)하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 전사되는 플레이크 샘플(flake sample), 환원된 산화그래핀 등을 상기 그래핀 채널층으로 이용할 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀 채널은 단일층, 이중층, 또는 다중층으로 형성할 수 있으며, 상기 그래핀 채널층(500)은 기재 상에 직접 성장시킬 수도 있으나, 이에 제한되는 것은 아니다.
상기 그래핀 채널층(500) 형성 공정의 예로서, 문헌[X. Li, W. W. Cai, J. An, S. Kim, J. Nah, D. Yang, R. Piner, A. Velamakanni, I. Jung, E. Tutuc, S. K. Banerjee, L. Colombo, R. S. Ruoff, Science, 324, 1312, 2009]에 의해 단일층 CVD 그래핀을 제조하여 FET 디바이스에 이동시켜 수행할 수 있으나, 이에 제한되는 것은 아니다.
본원에 따라 제조된 그래핀 필름은 바이오 센서, 투명 전극소재, 플렉서블 전극 소재, 메모리 소자, 3차 비선형 광학용 소자 또는 대전극판 소재로 이용 가능하나, 이에 제한되는 것은 아니다.
상기 언급한 방법에 의해 형성되는 그래핀 필름은 횡방향 및/또는 종방향 길이가 약 1 mm 내지 약 1000 m 에 이르는 대면적일 수 있으며, 단일층 또는 복수층을 포함할 수 있고, 바람직하게는 이중층으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 그래핀층은 결함이 거의 없는 균질한 구조를 가질 수 있다.
이어서, 도 1의 (c)에 나타낸 바와 같이, 상기 그래핀 채널층(500) 상에 인(Phosphorus)을 도핑할 수 있다.
본원의 일 구현예에 따르면, 상기 인-도핑은 트리페닐(triphenyl)기-함유 인 화합물, P4O4, H3PO4, PF3, PCl3, PBr3, PI3, PF5, PCl5, PBr5, PI5, 포스파인(phosphine, PH3), 디포스페인(diphosphane, H2PPH2), 디포스파인[diphosphine, R2PPR2, R2P(CH2)nPR2], 디포스펜(diphosphene, HP=PH), 디포스펜스(diphosphenes, R-P=P-R), 포스파인 옥사이드(phosphine oxide, R3P=O), 포스포레인(phosphorane, PR5, R3P=CR2), 포스피나이트[phosphinite, P(OR)R2], 포스포나이트[phosphonite, P(OR)2R], 포스파이트[phosphate, P(OR)3], 포스피네이트[phosphinate, R2P(RO)O], 포스포네이트[phosphonate, RP(RO)2O], 포스페이트[phosphate, P(RO)3O], 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 전구체로서 이용하여 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 전구체는 가스 상태, 액체 상태, 또는 용매에 용해된 상태의 인 화합물을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 인-도핑은 그래핀의 이중층 사이에 생성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 인-도핑 함량은 약 0.1 중량% 내지 약 30 중량%인 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 인-도핑 함량은 약 0.1 중량% 내지 약 30 중량%, 약 0.5 중량% 내지 약 30 중량%, 약 1 중량% 내지 약 30 중량%, 약 5 중량% 내지 약 30 중량%, 약 10 중량% 내지 약 30 중량%, 약 15 중량% 내지 약 30 중량%, 약 20 중량% 내지 약 30 중량%, 약 25 중량% 내지 약 30 중량%, 약 0.1 중량% 내지 약 25 중량%, 약 0.1 중량% 내지 약 20 중량%, 약 0.1 중량% 내지 약 15 중량%, 약 0.1 중량% 내지 약 10 중량%, 약 0.1 중량% 내지 약 5 중량%, 약 0.1 중량% 내지 약 1 중량%, 또는 약 0.1 중량% 내지 약 0.5 중량%인 것일 수 있으나, 이에 제한되는 것은 아니다.
그래핀은 제로 밴드 갭 물질이고 그래핀의 페르미 에너지 준위는 전형적으로 -4.42 eV 이다. 게이트 전압이 인가된 그래핀 전계효과 트랜지스터(field effect transistor, FET) 디바이스에서 전자적 전계효과는 전자 및 정공이 존재하는 혼합된 상태를 통하여 전자 또는 정공 전도체로 변환된다. 그래핀 FET의 전자 전달 곡선에서 게이트 전압 및 최소 전류는 디락 전압(DP) 및 디락 포인트이다. 포인트에서, 그래핀 중에 정공 및 전자 캐리어 이동도는 같다. 디락 전압보다 더 낮은 게이트 전압에서, 그래핀 채널은 P-형 반도체 같은 정공 전도체 거동을 보인다. 그와는 반대로 디락 전압에서 보다 더 높은 게이트 전압에서 그래핀 채널은 N-형 반도체 같은 전자 전도체 특성을 보인다.
N-형 반도체성 거동은 그래핀 뼈대에 있는 탄소 원자를 이들 원자를 치환함에 의한 것뿐만 아니라, 상기 시스템 네트워크에 고립전자쌍의 공여 능력에 의해 얻을 수 있다.
본원에 따른 인-도핑된 그래핀 FET의 전기적 특성을 종래의 질소-도핑된 그래핀과 비교해 본 결과, 도핑 없이 제조된 단일층 그래핀 FET의 경우, 진공에서 48 V에서 양의 게이트 전압(Vgs)을 나타내고, 이는 P-형 그래핀 FET임을 나타내었다 (도 2f). 이중층 그래핀 FET의 경우에도, DP가 80 V를 나타냄으로써, 상기 단일층 그래핀 FET에 비해 더욱 P-형 거동을 나타내었다 (도 2g).
그러나, 인-도핑한 경우, DP는 -77 V (도 2e)로 감소하였고, 100℃ 내지 250℃ 로 열처리한 후에는 -110 V 내지 -170 V 범위의 음의 게이트 전압으로 나타남으로써, 최대 -250 V의 N-형 효과를 나타내었고 (도 3의 a 내지 도 3의 d), 이는 질소-도핑의 경우, 열처리 전에 25 V (도 2d), 100℃ 내지 250℃ 로 열처리한 후에 0 V 내지 -45 V (도 3의 e 내지 도 3의 h)로 최대 -125 V의 N-형 효과보다 약 2 배나 높은 N-형 효과를 나타냄을 알 수 있다.
또한, 본원에 따른 인-도핑된 그래핀 FET의 산소 및 습윤한 공기 중에서의 안정성을 측정한 결과, 인-도핑된 단일층 그래핀 FET의 경우, 공기 중에서 -70 V의 DP를 나타내고, 진공 중에서 인-도핑된 이중층 그래핀 FET의 -77 V와 유사한 D를 나타냄으로써, 공기 중에서도 안정적인 N-형 그래핀 전계효과 트랜지스터 채널을 수득할 수 있다.
본원의 제 2 측면에 따르면, 기재 상에 소스 전극 및 드레인 전극을 각각 형성하고; 상기 소스 전극 및 드레인 전극과 전기적으로 연결되며, 인-도핑된 그래핀을 포함하는 채널층을 형성하는 것을 포함하는, 전계효과 트랜지스터의 제조 방법을 제공할 수 있다.
본원의 일 구현예에 따르면, 상기 인-도핑은 트리페닐(triphenyl)기-함유 인 화합물, P4O4, H3PO4, PF3, PCl3, PBr3, PI3, PF5, PCl5, PBr5, PI5, 포스파인(phosphine, PH3), 디포스페인(diphosphane, H2PPH2), 디포스파인[diphosphine, R2PPR2, R2P(CH2)nPR2], 디포스펜(diphosphene, HP=PH), 디포스펜스(diphosphenes, R-P=P-R), 포스파인 옥사이드(phosphine oxide, R3P=O), 포스포레인(phosphorane, PR5, R3P=CR2), 포스피나이트[phosphinite, P(OR)R2], 포스포나이트[phosphonite, P(OR)2R], 포스파이트[phosphate, P(OR)3], 포스피네이트[phosphinate, R2P(RO)O], 포스포네이트[phosphonate, RP(RO)2O], 포스페이트[phosphate, P(RO)3O], 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 전구체로서 이용하여 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 트리페닐기-함유 인 화합물은 트리페닐 포스파인(triphenyl phosphine)을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 전구체는 가스 상태, 액체 상태, 또는 용매에 용해된 상태의 인 화합물을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 밀폐된 공간 내에서 화학기상증착법에 의하여 제조된 그래핀, 산화그래핀 또는 환원산화그래핀 (reduced graphene oxide, rGO)에 포스파인(Phosphine, PH3) 가스들을 주입하여 가열하거나 또는 포스파인, PF3, PCl3, PBr3, PI3, PF5, PCl5, PBr5, PI5 등의 가스들을 질소 또는 아르곤 가스들과 함께 흘려주며 가열하여 상기 그래핀의 산소 결합 부위에 인의 치환을 유도함으로써 인이 그래핀의 내부에 들어가도록 할 수 있으나, 이에 제한되는 것은 아니다.
이 때 상온에서부터 약 1200℃의 온도로 가열할 수 있으며, 예를 들어, 상온에서부터 약 1200℃, 약 1000℃, 약 800℃, 약 600℃, 약 400℃, 또는 약 200℃의 온도로 가열할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 밀폐된 공간 내에서 화학기상증착법에 의하여 제조된 그래핀, 산화그래핀 또는 환원산화그래핀 (rGO)에 액체 상태의, 또는 용매에 용해된 P4O4, H3PO4, 디포스페인(diphosphane, H2PPH2), 디포스파인[diphosphine, R2PPR2, R2P(CH2)nPR2], 디포스펜(diphosphene, HP=PH), 디포스펜스(diphosphenes, R-P=P-R), 포스파인 옥사이드(phosphine oxide, R3P=O), 포스포레인(phosphorane, PR5, R3P=CR2), 포스피나이트[phosphinite, P(OR)R2], 포스포나이트[phosphonite, P(OR)2R], 포스파이트[phosphate, P(OR)3], 포스피네이트[phosphinate, R2P(RO)O], 포스포네이트[phosphonate, RP(RO)2O], 포스페이트[phosphate, P(RO)3O]를 주입한 후 가열하여 상기 그래핀의 산소 결합 부위에 인의 치환을 유도함으로써 인이 그래핀의 내부에 들어가도록 할 수 있으나, 이에 제한되는 것은 아니다.
이 때 상온에서부터 약 1200℃의 온도로 가열할 수 있으며, 예를 들어, 상온에서부터 약 1200℃, 약 1000℃, 약 800℃, 약 600℃, 약 400℃, 또는 약 200℃의 온도로 가열할 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 인-도핑은 그래핀의 이중층 사이에 생성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 인-도핑 함량은 약 0.1 중량% 내지 약 30 중량%인 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 인-도핑 함량은 약 0.1 중량% 내지 약 30 중량%, 약 0.5 중량% 내지 약 30 중량%, 약 1 중량% 내지 약 30 중량%, 약 5 중량% 내지 약 30 중량%, 약 10 중량% 내지 약 30 중량%, 약 15 중량% 내지 약 30 중량%, 약 20 중량% 내지 약 30 중량%, 약 25 중량% 내지 약 30 중량%, 약 0.1 중량% 내지 약 25 중량%, 약 0.1 중량% 내지 약 20 중량%, 약 0.1 중량% 내지 약 15 중량%, 약 0.1 중량% 내지 약 10 중량%, 약 0.1 중량% 내지 약 5 중량%, 약 0.1 중량% 내지 약 1 중량%, 또는 약 0.1 중량% 내지 약 0.5 중량%인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 소스 전극 및 드레인 전극은 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 기재는 실리콘, 유리, 또는 석영을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 기재는 플렉서블 또는 투명 플렉서블 기재를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 3 측면에 따르면, 그래핀에 기체 상태, 액체 상태, 또는 용매에 용해된 상태의 인 화합물을 포함하는 전구체를 주입하는 단계; 및 상기 그래핀을 가열하여 인-도핑하는 단계를 포함하는, 인-도핑된 그래핀의 제조 방법을 제공할 수 있다.
본원의 일 구현예에 따르면, 상기 그래핀은 화학기상증착법에 의하여 제조된 그래핀, 산화그래핀, 또는 환원산화그래핀을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 인 화합물은 트리페닐(triphenyl)기-함유 인 화합물, P4O4, H3PO4, PF3, PCl3, PBr3, PI3, PF5, PCl5, PBr5, PI5, 포스파인(phosphine, PH3), 디포스페인(diphosphane, H2PPH2), 디포스파인[diphosphine, R2PPR2, R2P(CH2)nPR2], 디포스펜(diphosphene, HP=PH), 디포스펜스(diphosphenes, R-P=P-R), 포스파인 옥사이드(phosphine oxide, R3P=O), 포스포레인(phosphorane, PR5, R3P=CR2), 포스피나이트[phosphinite, P(OR)R2], 포스포나이트[phosphonite, P(OR)2R], 포스파이트[phosphate, P(OR)3], 포스피네이트[phosphinate, R2P(RO)O], 포스포네이트[phosphonate, RP(RO)2O], 포스페이트[phosphate, P(RO)3O], 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 4 측면에 따르면, 본원의 제 3 측면에 따른 인-도핑된 그래핀의 제조 방법에 의하여 제조된 인-도핑된 그래핀을 제공할 수 있다.
이러한 본원에 따른 인-도핑된 그래핀을 포함하는 채널층을 이용하여 형성된 전계효과 트랜지스터는 공기 중에서 안정하며, 우수한 N-형 반도체 특성을 나타내므로, 향후 P-형과 N-형 반도체 채널 트랜지스터가 동시에 존재하는 상보형 회로 그래핀 논리 소자 개발에 기여할 수 있을 것으로 기대된다.
이하, 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본원이 이러한 실시예와 도면에 제한되는 것은 아니다.
[ 실시예 ]
[ 실시예 1]
물질: 트리페닐포스파인(triphenylphosphine), 트리페닐아민(triphenylamine) 및 톨루엔(toluene)을 시판되는 것을 구입하여 그대로 사용하였다. 다른 언급이 없는 한, 모든 시약들은 추가 정제 없이 사용되었다.
측정: 라만 분광법 측정은 2.41 eV (514 nm)의 여기 에너지를 이용하여 Micro-Raman System (Renishaw, RM1000-In)을 이용하여 수행되었다. 모든 X-선 광전자방출 분광법 (XPS) 측정은 100 W에서 단일(monochromatic) Al-Kα X-선원을 이용한 SIGMA PROBE (ThermoVG) 에서 측정하였다. 모든 급속 열처리 공정(Rapid thermal annealing, RTA)는 Sam Han Vacuum development 2404에 의해 수행되었다. 모든 전자 수송 측정은 Keithley 4200 반도체 특성화 시스템 유닛에 의해 수행되었다. 미세구조는 전계 방출 주사 전자 현미경 (SEM; JSM-6701F/INCA Energy, JEOL)에 의해 관찰하였다.
그래핀의 제조: 문헌[X. Li, W. W. Cai, J. An, S. Kim, J. Nah, D. Yang, R. Piner, A. Velamakanni, I. Jung, E. Tutuc, S. K. Banerjee, L. Colombo, R. S. Ruoff, Science, 324, 1312, 2009]에 기재된 바와 같이, 화학기상증착법(CVD)을 이용하여 그래핀 필름을 성장시키고 상기 필름을 강렬한 기계적 및 화학적 처리 없이 임의적인 기판에 성공적으로 옮김으로써 제조하였다.
[ 실시예 2]
기체 상태의 인 화합물을 이용한 그래핀 도핑
고온 퍼니스(furnace)에 화학기상증착법에 의하여 제조된 그래핀(CVD graphene), 산화 그래핀 (graphene oxide, GO), 또는 환원산화그래핀 (reduced graphene oxide, RGO)을 삽입하고 300℃에서부터 미리 가열하였다. 이때 가열된 상기 화학기상증착법에 의하여 제조된 그래핀(CVD graphene), 산화 그래핀 (graphene oxide, GO), 또는 환원산화그래핀 (reduced graphene oxide, RGO)에 아르곤 가스 및 포스파인(phosphine, PH3) 가스를 함유하는 혼합 가스를 흘려 주어 그래핀에 인(phosphorus)을 도핑하였다. 이 때 온도는 300℃부터 100℃ 간격으로 1200℃까지 가열하였다. 가열 온도가 상승함에 따라 인 도핑량은 감소하였다.
액체 상태 또는 용매에 용해된 상태의 인 화합물을 이용한 그래핀 도핑
디포스페인(diphosphane, H2PPH2, Aldrich)과 화학기상증착법에 의하여 제조된 그래핀(CVD graphene), 산화 그래핀 (graphene oxide, GO), 또는 환원산화그래핀 (reduced graphene oxide, RGO) 을 밀폐된 가압 용기 (autoclave)에 넣고 톨루엔과 같은 비극성 용매을 주입하였다. 상기 혼합물들이 주입된 밀폐 용기를 300℃ 이하로 가열하였다. 상기 가열된 혼합물들을 냉각시킨 후에 필터링하여 인-도핑된 화합물들을 수득하였다. 인을 그래핀 내부에 치환시키기 위하여 급속 열처리(rapid thermal annealing) 장비를 이용하여 약 1,000℃까지 온도를 상승시켰다. 인-도핑 화합물의 사용 용도에 따라서 열처리 온도를 조절할 수 있으며 온도가 올라갈수록 인 도핑량은 감소하였고 전기전도도 및 소수성은 증가하는 경향을 보였다.
[ 실시예 3]
인(P)- 도핑된 이중층 그래핀 디바이스의 제조
도 2c에 나타낸 바와 같은 형태로 본원의 인-도핑된 이중층 그래핀 디바이스를 제조하였다.
먼저, FET 디바이스 상에 상기 제조된 한 층의 그래핀을 이동시켰고, 이후, 상기 그래핀 상에 트리페닐 인 화합물이 들어있는 50 μL (무수 톨루엔 내 10 mg/mL) 용액으로 코팅하였다. 상기 디바이스를 공기 건조시킨 후, 또 다른 층의 그래핀을 그 위로 이동시켰다. 이후 제조된 그래핀 FET 디바이스를 열처리 장치에 위치시키고, 1.5 시간 동안 진공 상태로 만들었다. 상기 그래핀 FET 디바이스에 10% H2를 함유하는 아르곤 기체를 5 분 동안 흐르게 한 후, 100℃ 내지 250℃ 온도에서 20 초 동안 열처리를 수행하였다.
[ 실시예 4]
인- 도핑된 단일층 그래핀 채널 디바이스의 제조
그래핀 층을 단일층으로 수행하는 것을 제외하고는 실시예 3과 동일한 방법으로 수행하여, 인-도핑된 단일층 그래핀 채널 디바이스를 제조하였다.
[ 비교예 1]
인 대신 질소를 도핑하는 것을 제외하고는 실시예 3 및 4와 동일한 방법으로 질소-도핑된 그래핀 채널 디바이스를 제조하였다.
[ 비교예 2]
도핑 물질이 없는 것을 제외하고는 실시예 3 및 4와 동일한 방법으로 단일층 또는 이중층 그래핀 채널 디바이스를 제조하였다.
[ 그래핀 채널 디바이스의 특성 분석]
실시예 3에서 제조된 그래핀 디바이스에 대하여 XPS를 수행한 결과, 도 2a에 나타낸 바와 같이, 130.5 eV에서 P2p 피크는 인-함유 탄소 물질과 관련된 기준물질을 기초로 하여 P-C 결합에 해당하므로, 인-도핑된 이중층 그래핀 디바이스 내에 포함되어 있음을 확인하였다. 반면, 비교예인 질소 도핑 이중층 그래핀을 이용하여 수행된 XPS 결과에 따르면 (도 2b), 500.1 eV에서 N1s 피크는 C-N 결합에 해당됨을 확인할 수 있었다.
XPS로부터 얻은 질소 및 인의 도핑 수준은 하기 표 1에 나타난 바와 같이, 각각 5.05% 및 4.96%였다. 도핑 수준을 확인하기 위하여, 에너지 분산 X-선 분광(EDX) 분석을 수행하였고, 각각 질소에 대하여 5.14% 및 인에 대하여 5.01%의 값이 도출되었으며, 이는 XPS 결과를 확증하였다.
Figure 112012098786836-pat00001
또한, 표면 모폴로지(morphology) 및 두께를 알기 위해서, 각각의 제조된 디바이스를 주사전자현미경(SEM)으로 관찰하여 도 8 내지 10에 나타내었다.
도 8의 a는 인-도핑된 단일층 전계효과 트랜지스터, 도 8의 b는 인-도핑된 이중층 전계효과 트랜지스터, 및 도 8의 c는 인-도핑된 이중층 전계효과 트랜지스터의 250℃에서 열처리 후의 주사전자현미경 사진이다.
도 9의 a는 질소 도핑된 단일층 전계효과 트랜지스터, 도 9의 b는 질소 도핑된 이중층 전계효과 트랜지스터, 및 도 9의 c는 질소 도핑된 이중층 전계효과 트랜지스터의 250℃에서 열처리 후의 주사전자현미경 사진이다.
도 10의 a는 열처리 전의 인-도핑된 이중층 전계효과 트랜지스터의 횡단면도이고, 도 10의 b는 250℃에서 열처리 후의 인-도핑된 이중층 전계효과 트랜지스터의 횡단면도이다.
도 8 내지 도 10에 나타난 바와 같이, 그래핀 단일층에 물질을 도핑시켰을 때에는 표면이 약간 울퉁불퉁하였으나, 이중층 사이에 물질을 도핑하고 열처리 한 후에는 도핑 물질이 잘 분산되어 표면이 매끄러워짐을 알 수 있다.
도핑된 물질의 두께는 0.4 ㎛ 내지 0.8 ㎛의 범위였으나, 250℃에서 열처리 후에는 21-29 nm로 얇아졌다.
[도핑 물질에 따른 그래핀 채널 디바이스의 전기적인 특성 측정]
알려진 바와 같이, N-형 반도체 거동은 탄소 원자를 그래핀 뼈대 내의 이들 원자로 대체하는 것뿐만 아니라, 이들의 고립 전자쌍의 능력을 시스템 네트워크에 줌으로써 얻을 수 있다.
본원의 인-도핑된 그래핀 채널 디바이스의 인-도핑에 따른 전기적인 특성 향상 효과를 알아보기 위하여, 실시예 3, 비교예 1 (종래 질소-도핑된 그래핀 채널 디바이스) 및 비교예 2(도핑물질이 포함되지 않은 그래핀 채널 디바이스)의 전기적인 특성을 진공 중에서 수득된 전달 곡선, 및 디락 전압(DP) 및 드레인 전류 변화로 측정하여 그 결과를 도 2d 내지 도 2g에 나타내었다.
구체적으로, 이중층 그래핀 FET의 전형적인 전기적 특성을 이중층의 그래핀 사이에 인 및 질소 물질을 코팅하고, 이후 상이한 온도 (100℃ 내지 250℃)에서 열처리하였다. 이들 제조된 디바이스의 전기적 특성을 측정하였다. 단일층 그래핀 디바이스는 공기 중에서 P-형 거동을 나타냈으며 이는 그래핀 표면 상에 존재하는 PMMA, 수분, 산소 또는 상기 디바이스 제조 공정 동안 단일층 그래핀 상에 도입된 불순물 때문이었다. 물리적으로 흡착된 산소로부터의 문제를 피하기 위하여, 디바이스를 진공에서 측정하였다. 0.5 V에서 일정한 드레인-소스 바이어스로 -200 V 내지 100 V 범위의 게이트 전압을 훑었다.
도 2d는 비교예 1의 질소-도핑된 그래핀 채널 디바이스, 도 2e는 본원의 인-도핑된 그래핀 채널 디바이스, 및 도 2f와 도 2g는 각각 도핑물질을 첨가하지 않았을 때의 그래핀 단일층과 이중층의 전기적인 특성을 나타내는 그래프이다.
제조된 단일층 그래핀 FET의 예는 진공에서 48 V의 양의 게이트 전압(V gs)을 나타냈고, 이는 P-형 그래핀 FET을 나타내었다 (도 2f). 이중층 그래핀 FET의 경우, DP는 80 V에 위치하였으며, 이는 단일층 그래핀 FET보다 더욱 P-형 거동을 나타내었다 (도 2g). 또한, 이중층 그래핀 FET의 두번째 그래핀 층 상에 PMMA의 존재는 단일층일 때보다 이 대조군 디바이스를 더욱 P-형으로 만들었다.
열처리 전의 제조된 인 FET의 DP는 -77 V (도 2e)이었고, 열처리 전의 제조된 질소 FET의 DP는 25 V (도 2d)였다. 두 FET에서 이들의 대조군 이중층 그래핀 FET(도 2g, 80 V의 DP). 에 대하여 DP가 왼쪽-이동을 갖는 N-형 거동을 관찰하였다.
오염되지 않은 그래핀 및 상기 그래핀 상의 PMMA는 양의 게이트 전압으로 DP 를 이동하는 P-형 효과를 유발하는 것이 알려져 있으나, 인 및 질소는 음의 게이트 전압으로 DP 이동을 갖는 N-형 효과를 유발한다. 도 2d, 2e 및 2g에 나타낸 바와 같이, 열처리 전의 두 경우에서 높은 P-형 효과는 높은 N-형 효과와 경쟁한다. 따라서 가장 큰 음의 DP 이동을 찾는 것이 어렵다. 예상된 바와 같이, 도핑된 분자 효과는 상이한 온도에서 열처리 후에 더욱 분명하게 관찰될 수 있다. 100℃ 내지 250℃ 범위의 온도에서 열처리에 의해 제조된 인 디바이스의 DP는 진공에서, -110 V 내지 -170 V 범위의 음의 게이트 전압을 나타내었으며, 이는 이중층 그래핀 간의 인 도펀트로 인한 N-형 전자 도핑 거동을 나타내었다 (도 3a 내지 도 3d). 인 코팅된 이중층 그래핀 FET의 DP 는 100℃ 내지 250℃까지 상승된 온도로 열처리함에 따라 -77 V에서 -170 V으로 점차적으로 증가하였다.
100℃ 내지 250℃ 범위의 온도에서 열처리에 의해 제조된 질소 디바이스의 DP는 진공에서, 0 V 내지 -45 V 범위의 음의 게이트 전압을 나타내었으며, 이는 이중층 그래핀 간의 질소 도펀트로 인한 N-형 전자 도핑 거동을 나타낸다 (도 3e 내지 도 3h). 질소 코팅된 이중층 그래핀 FET의 DP 는 100℃ 내지 250℃까지 상승된 온도로 열처리함에 따라 25 V에서 -45 V로 점차적으로 증가하였다.
열처리 온도가 증가함에 따라 인 및 질소 도핑된 그래핀 FET 모두의 DP 는 약한 N-형 특성에서 강한 N-형 특성으로 이동하였다. 두 경우 모두 250℃에서 열처리 후에 가장 큰 DP 이동이 관찰되었다.
더 높은 열처리 온도는 또한 그래핀 층 간의 이들 분자의 입체-과밀을 감소시킴으로써 인 및 질소의 접촉을 증가시켜 완벽하게 인 및 질소 도핑된 그래핀 샌드위치를 형성시킴을 알 수 있다.
또한 본원의 인-도핑된 그래핀 채널 디바이스 및 종래의 질소-도핑된 그래핀 채널 디바이스의 전달 곡선, 전자 및 정공의 이동도를 측정하였다. 전계효과 운동성을 드레인-소스 전류(I ds)/ 백-게이트 전위(Vg) 곡선으로부터 다음 식을 이용하여 계산하여 하기 표 2에 나타내었다.
μ=[ΔI ds/V ds)(L/W)]/C OXΔV g
여기서 L 및 W는 각각 그래핀 채널의 길이 및 너비이고, C ox는 ε0εrA/d 에 의해 계산되고, 여기서 d는 SiO2 의 두께, A는 단위면적, 및 ε0εr은 자유 공간의 유전율이다.
Figure 112012098786836-pat00002
상기 표 2에 나타낸 바와 같이, 열처리 후, 본원의 인-도핑된 그래핀 채널 디바이스는 전자 이동도는 최대 556 cm2V-1s- 1를 나타내었는데, 도핑을 하지 않은 그래핀보다 약 5 배 더 크고, 인의 높은 전자 공여 능력 때문에 종래 질소 도핑된 그래핀보다도 약 2 배 높은 전자 이동도를 나타냄으로써 높은 N-형 거동을 나타냄을 알 수 있다.
[도핑 물질에 따른 라만 분석]
라만 분광학은 탄소 물질의 구조 및 성질을 특징화하기 위한, 특히 그래핀의 결함 및 정돈된 및 흐트러진 구조를 결정하기 위한, 가장 직접적이고 비파괴적인 기술이다.
따라서, 실시예 3 (본원의 인-도핑된 그래핀 채널 디바이스), 비교예 1 (종래의 질소-도핑된 그래핀 채널 디바이스) 및 비교예 2 (도핑물질이 포함되지 않은 그래핀 채널 디바이스)의 주위 조건 하에서 514 nm의 여기 파장에서 라만 스펙트럼을 측정하여 그 결과를 도 4 및 도 5a 내지 도 5d에 나타내었다.
도 4의 상단 그래프 및 도 5a에 나타낸 바와 같이, 이중층 그래핀 필름의 라만 스펙트럼에서 두 개의 분명한 피크 (1590 cm-1에서 G 밴드 및 2684 cm-1에서 2D 밴드)가 관찰되었다. 그래핀 층 간에 분자의 도입 후에 D 밴드(1351 cm-1)가 또한 나타났고, 이들 분자가 그래핀 기본 판의 무질서도를 증가시키기 때문인 것으로 해석된다 (도 4의 하단 그래프). 열처리 전 및 후에 인을 도핑한 이중층 그래핀 필름의 G 밴드 및 2D 밴드 주파수의 상이한 결과가 도 5a에 나타났다. 라만 스펙트럼은 도핑 분자의 포함, 불포함에 따라 이중층 그래핀 필름의 G (좌측) 및 2D (우측)의 전형적인 이동을 보여주었다. 열처리 온도가 증가할수록 G (좌측) 및 2D (우측) 밴드는 열처리 전보다 더 많이 이동하였다. 생성 물질의 G 피크는 이중층 그래핀 필름 (1590 cm-1) 에 비해 열처리 온도가 증가함에 따라 점차적으로 1580 cm-1로 이동하였다. 2D 주파수는 인 및 질소 분자로 도핑함에 따라 위로 이동하였다. 또한 상기 2D 피크는 이중층 그래핀 필름 (2684 cm-1) 에 비해 열처리 온도가 증가함에 따라 점차적으로 2714 cm- 1 로 이동하였다.
반대로, 이중층 그래핀 필름의 라만 G-밴드 주파수는 본원의 분자 도핑의 N-형 효과를 갖는 아래쪽으로 이동하였다. 또한 열처리 전에 인-도핑된 이중층 그래핀의 G 밴드 (1586 cm-1) 가 질소 도핑된 그래핀 (1589 cm-1)보다 더욱 아래쪽으로 이동함이 관찰되었다 (도 5b). 이는 상기 분자 도핑이 이중층 그래핀 필름 내에 결함을 부과하고, 이들 결합은 전자들을 비단열 상태로 효과적으로 분산시키기 때문인 것으로 예상되었다. N-형 도핑에 의해 야기되는 G 밴드의 하향 이동은 또한 단일층 그래핀 필름에서 관찰되며, 전기적 효과에 기여한다.
또한 I 2D / I G의 강도 비율이 분자 도핑 후에 상당히 감소됨을 관찰하였으며, 이는 그래핀 층 사이에 분자 도핑이 일어남을 나타낸다. 전자 공여 고립쌍 중 하나를 갖는 이들 인 및 질소 분자는 이들 분자의 도핑 효과 때문에 I 2D / I G 비율의 분명한 감소를 야기하였다. 따라서, 이중층 그래핀 필름 사이의 분자 도핑은 동적 G의 하향 이동 및 2D 밴드의 상향 이동에 의해 확인되었다. 이러한 결과를 기초로 열처리 온도가 증가함에 따라 질소 보다 인 원자가 더욱 N-형 도핑 거동을 생성할 있음을 추측할 수 있다.
나아가, 인-도핑된 이중층 그래핀 FET (PDGFET)의 라만 이동 (이중층 그래핀 필름 단독과 비교하여 라만 스펙트럼 내 G 및 2D 피크 위치 이동) 및 DP 이동 간의 관계 (도 5c), 및 질소 도핑된 이중층 그래핀 FET (NDGFET)의 라만 이동과 DP 이동 간의 관계 (도 5d)를 관찰한 결과, G 및 2D 피크의 라만 스펙트럼은 열처리 전후 이중층 그래핀에 대하여 각각 최대 4 cm-1 내지 10 cm-1의 하향 이동, 및 최대 22 cm-1 내지 30 cm-1의 상향 이동을 나타낸 반면, PDGFET의 DP 이동은 이중층 그래핀에 대하여, 각각 약 157 V 내지 250 V 였다 (도 5c). G 피크의 라만 이동은 인에 대하여 약 4 cm-1 다운 필드였고, 질소에 대하여 약 1 cm-1 다운 필드였다. 2D 피크의 라만 이동은 이중층 그래핀에 단독 및 열처리 전에 비하여 인에 대하여 약 22 cm-1 업필드였고, 질소에 대하여는 약 20 cm-1 업필드였다. DP 이동은 이중층 그래핀 단독에 대하여 인은 약 157 V, 인은 약 55 V 였다 (도 5d). 따라서 그래핀 채널 상에 인-도핑은 현저하게 강한 N-형 FET를 나타냈다.
[ 그래핀 채널 디바이스의 안정성 측정]
상기 그래핀 FET의 산소 및 습윤 대기 하에서의 안정성은 가능한 응용분야에 대하여 매우 중요한 요소이다. 일반적으로 그래핀 반도체 채널은 산소나 공기 중에서 산소 도핑에 의하여 P-형 특성을 나타내고 있다. 뿐만 아니라 비록 N-형 일지라도 공기 중에서 산소 도핑에 의하여 쉽게 P-형으로 변형된다. 따라서, 공기 중에서도 N-형을 유지하는 반도체 채널의 개발이 요구된다.
따라서, 본원의 인-도핑된 그래핀 채널 디바이스의 공기 중에서의 안정성을 알아보기 위하여 다음과 같은 실험을 수행하였다.
상기 그래핀 FET의 전기적 특성을 공기 하에서 측정하고, 그 결과를 도 6a 및 6b에 나타내었다.
도 6a에 나타낸 바와 같이, 질소 코팅된 단일층 FET의 DP는 공기에서 22 V였고, 이는 또한 이전 이중층 질소 FET의 DP (진공에서 25 V)와 비슷하다. 도 6b에 나타낸 바와 같이, 인 코팅된 단일층 그래핀 FET의 DP 는 공기에서 -70 V였고, 이는 이전 이중층 인 FET (진공에서 -77 V)과 비슷하였다. 개방된 공기 조건으로부터 산소 및 습기의 높은 P-도핑 효과의 존재에서 조차 매우 강한 N-형 거동의 관찰은 매우 놀라웠다.
이런 실험적 결과는 인 물질이 질소보다 그래핀에 더욱더 강한 전기 주개 능력을 가져, 습기 및 산소의 높은 P-도핑 효과의 존재에서 조차 강한, 공기 중에서 안정한 N-형 특성을 나타냄을 시사한다.
또한, 실시예 3의 인-도핑된 그래핀 채널 디바이스를 공기 중에서 1 개월 동안 방치한 후, 전기적인 특성을 공기 중에서 디락 전압(DP) 및 드레인 전류 변화로 측정하여 진공 중에서 수득된 전달 곡선과 함께 도 7a 및 도 7b에 나타내었다.
도 7a는 공기 중에 방치된 인-도핑된 그래핀 채널 디바이스의 전달 곡선이고, 도 7b는 진공 중에서 수득된 전달 곡선이다.
도 7a 및 도 7b에 나타낸 바와 같이, 본원의 인-도핑된 그래핀 채널 디바이스는 공기 중에 1 개월 동안 방치된 후에도 진공 중에서 수득된 전달 곡선과 일치하는 전달 곡선을 나타내었다. 따라서, 본원의 인-도핑된 그래핀 채널 디바이스는 공기 중에서도 안정하게 N-형 효과를 유지함을 알 수 있다.
따라서, 본원에 의하여 인-도핑된 그래핀을 포함하는 채널층을 이용하여 형성된 전계효과 트랜지스터는, 종래 우수한 N-형 그래핀 반도체 소자로 알려진 질소-도핑된 그래핀 반도체 소자보다도 더욱 우수한 N-형 반도체 특성을 나타내며, 공기 중에서도 장기간 동안 안정성을 나타내었다.
이에, 이러한 본원에 따른 인-도핑된 그래핀을 포함하는 채널층을 이용하여 형성된 전계효과 트랜지스터는 공기 중에서 안정하며, 우수한 N-형 반도체 특성을 나타내므로, 향후 P-형과 N-형 반도체 채널 트랜지스터가 동시에 존재하는 상보형 회로 그래핀 논리 소자 개발에 기여할 수 있을 것으로 기대된다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100: 기재
200: 산화막
300: 소스 전극
400: 드레인 전극
500: 그래핀 채널층
600: 인

Claims (18)

  1. 기재 상에 각각 형성된 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 드레인 전극과 전기적으로 연결되며, 인(phosphorous)-도핑된 그래핀을 포함하는 채널층
    을 포함하는, 전계효과 트랜지스터로서,
    상기 그래핀은 화학기상증착법에 의하여 이중층으로 형성되는 것이며,
    상기 인-도핑은 상기 그래핀의 이중층 사이에 생성되는 것이고,
    공기 중에서 안정적인,
    전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 인-도핑은 트리페닐(triphenyl)기-함유 인 화합물, P4O4, H3PO4, PF3, PCl3, PBr3, PI3, PF5, PCl5, PBr5, PI5, 포스파인(phosphine, PH3), 디포스페인(diphosphane, H2PPH2), 디포스파인[diphosphine, R2PPR2, R2P(CH2)nPR2], 디포스펜(diphosphene, HP=PH), 디포스펜스(diphosphenes, R-P=P-R), 포스파인 옥사이드(phosphine oxide, R3P=O), 포스포레인(phosphorane, PR5, R3P=CR2), 포스피나이트[phosphinite, P(OR)R2], 포스포나이트[phosphonite, P(OR)2R], 포스파이트[phosphate, P(OR)3], 포스피네이트[phosphinate, R2P(RO)O], 포스포네이트[phosphonate, RP(RO)2O], 포스페이트[phosphate, P(RO)3O], 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 전구체로서 이용하여 수행되는 것인, 전계효과 트랜지스터.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 인-도핑 함량은 0.1 중량% 내지 30 중량%인 것인, 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극은 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 전계효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 기재는 실리콘, 유리, 또는 석영을 포함하는 것인, 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 기재는 플렉서블(flexible) 또는 투명 플렉서블 기재를 포함하는 것인, 전계효과 트랜지스터.
  8. 기재 상에 소스 전극 및 드레인 전극을 각각 형성하고;
    상기 소스 전극 및 드레인 전극과 전기적으로 연결되며, 인-도핑된 그래핀을 포함하는 채널층을 형성하는 것
    을 포함하는, 전계효과 트랜지스터의 제조 방법으로서,
    상기 그래핀은 화학기상증착법에 의하여 이중층으로 형성되는 것이며,
    상기 인-도핑은 상기 그래핀의 이중층 사이에 생성되는 것이고,
    제조된 전계효과 트랜지스터는 공기 중에서 안정적인 것인,
    전계효과 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 인-도핑은 트리페닐(triphenyl)기-함유 인 화합물, P4O4, H3PO4, PF3, PCl3, PBr3, PI3, PF5, PCl5, PBr5, PI5, 포스파인(phosphine, PH3), 디포스페인(diphosphane, H2PPH2), 디포스파인[diphosphine, R2PPR2, R2P(CH2)nPR2], 디포스펜(diphosphene, HP=PH), 디포스펜스(diphosphenes, R-P=P-R), 포스파인 옥사이드(phosphine oxide, R3P=O), 포스포레인(phosphorane, PR5, R3P=CR2), 포스피나이트[phosphinite, P(OR)R2], 포스포나이트[phosphonite, P(OR)2R], 포스파이트[phosphate, P(OR)3], 포스피네이트[phosphinate, R2P(RO)O], 포스포네이트[phosphonate, RP(RO)2O], 포스페이트[phosphate, P(RO)3O], 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 전구체로서 이용하여 수행되는 것인, 전계효과 트랜지스터의 제조 방법.
  10. 삭제
  11. 제 8 항에 있어서,
    상기 인-도핑 함량은 0.1 중량% 내지 30 중량%인 것인, 전계효과 트랜지스터의 제조 방법.
  12. 제 8 항에 있어서,
    상기 소스 전극 및 드레인 전극은 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 전계효과 트랜지스터의 제조 방법.
  13. 제 8 항에 있어서,
    상기 기재는 실리콘, 유리, 또는 석영을 포함하는 것인, 전계효과 트랜지스터의 제조 방법.
  14. 제 8 항에 있어서,
    상기 기재는 플렉서블 또는 투명 플렉서블 기재를 포함하는 것인, 전계효과 트랜지스터의 제조 방법.
  15. 그래핀에 기체 상태, 액체 상태, 또는 용매에 용해된 상태의 인 화합물을 포함하는 전구체를 주입하는 단계; 및
    상기 그래핀을 가열하여 인-도핑하는 단계
    를 포함하는, 인-도핑된 그래핀의 제조 방법으로서,
    상기 그래핀은 화학기상증착법에 의하여 이중층으로 형성되는 것이며,
    상기 인 화합물은 트리페닐(triphenyl)기-함유 인 화합물, P4O4, H3PO4, PF3, PCl3, PBr3, PI3, PF5, PCl5, PBr5, PI5, 포스파인(phosphine, PH3), 디포스페인(diphosphane, H2PPH2), 디포스파인[diphosphine, R2PPR2, R2P(CH2)nPR2], 디포스펜(diphosphene, HP=PH), 디포스펜스(diphosphenes, R-P=P-R), 포스파인 옥사이드(phosphine oxide, R3P=O), 포스포레인(phosphorane, PR5, R3P=CR2), 포스피나이트[phosphinite, P(OR)R2], 포스포나이트[phosphonite, P(OR)2R], 포스파이트[phosphate, P(OR)3], 포스피네이트[phosphinate, R2P(RO)O], 포스포네이트[phosphonate, RP(RO)2O], 포스페이트[phosphate, P(RO)3O], 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것이고,
    상기 인-도핑은 상기 그래핀의 이중층 사이에 생성되는 것인,
    인-도핑된 그래핀의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제 15 항에 따른 인-도핑된 그래핀의 제조 방법에 의하여 제조되며,
    상기 그래핀은 이중층으로 형성된 것이고,
    상기 인-도핑은 상기 그래핀의 이중층 사이에 생성되는 것인,
    인-도핑된 그래핀.
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