KR101919426B1 - 그래핀 전자 소자 및 그 제조 방법 - Google Patents

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Abstract

그래핀 전자 소자 및 그 제조 방법에 관해 개시된다. 개시된 그래핀 전자 소자는 그래핀층 상에 제 1게이트 구조체 및 제 2게이트 구조체를 포함하며, 하나의 소자 내에 그래핀 트랜지스터 및 그래핀 다이오드의 특성을 모두 포함하는 스위칭 소자및 메모리 소자를 구현할 수 있다.

Description

그래핀 전자 소자 및 그 제조 방법{Graphene electronic device and Manufacturing method of the same}
본 개시는 그래핀 전자 소자에 관한 것이다.
실리콘 기판의 반도체 소자는 빠른 속도로 고집적화 및 고성능화되어 왔다. 그러나 실리콘의 물질 자체의 특성과 제조 공정의 한계에 의해 반도체 소자의 성능 향상에 한계가 있다. 이에 따라 실리콘 기판의 반도체 소자의 한계를 뛰어 넘을 수 있는 차세대 소자에 대한 연구가 진행되고 있다.
그래파이트(graphite) 단원자층으로 분리된 그래핀(graphene)이 발견된 이후, 전기적, 기계적으로 우수한 특성으로 인해 많은 분야에서 차세대 소재로 각광받고 있다. 그래핀은 탄소 원자가 평면에 6각형으로 연결되어 있는 물질로 그 두께가 원자 한 층에 불과할 정도로 얇다. 반도체로 주로 쓰는 단결정 실리콘보다 100배 이상 빠르게 전기를 통하며 이론적으로 이동도가 200,000 cm2/Vs 이다. 구리보다 100배 많은 전기를 흘려도 문제가 없는 것으로 알려져 있어 전자 회로의 기초 소재로 관심을 받고 있다.
특히, 그래핀은 제로 갭 반도체(zero gap semiconductor) 물질로서, 채널 폭을 10nm 이하로 되도록 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터를 제작할 수 있다.
일반적으로 그래핀은 보통 구리 (Cu)나 니켈 (Ni) 같은 금속 박막 위에서 화학 증착법 (Chemical Vapor Deposition:CVD)으로 성장되며, 이를 절연 막박 위에 전사(transfer)시키는 방법을 통해 제조될 수 있다.
본 발명의 일측면에서는 그래핀 FET(field effect transter) 및 그래핀 다이오드(diode) 소자를 포함하는 그래핀 스위칭 소자를 제공한다.
본 발명의 다른 측면에서는 그래핀 FET(field effect transter) 및 그래핀 다이오드(diode)소자를 결합한 그래핀 메모리 소자를 제공한다.
본 발명의 실시예에서는,
그래핀을 포함하는 전자 소자에 있어서,
중간층의 제 1영역에 형성된 제 1전도층 및 반도체층
상기 중간층의 제 2영역에 형성된 제 2전도층;
상기 중간층, 반도체층 및 제 2전도층 상에 형성된 그래핀층;
상기 그래핀층 상에 형성된 제 1게이트 구조체 및 제 2게이트 구조체;를 포함하는 그래핀 전자 소자를 제공할 수 있다.
상기 제 1게이트 구조체는 상기 중간층의 제 1영역에 대응되는 상기 그래핀층 상에 형성된 것일 수 있다.
상기 제 2게이트 구조체는 게이트 상기 중간층의 제 1영역 및 제 2영역 사이에 대응되는 상기 그래핀층 상에 형성된 것일 수 있다.
상기 중간층은 지지 구조체 상에 형성된 것일 수 있다.
상기 제 1게이트 구조체는 게이트 절연층 및 제 1게이트를 포함할 수 있다.
상기 제 2게이트 구조체는 게이트 절연층 및 제 2게이트를 포함할 수 있다.
상기 제 1게이트 구조체는 강유전체층 및 제 1게이트를 포함할 수 있다.
상기 제 2게이트 구조체는 강유전체층 및 제 2게이트를 포함할 수 있다.
상기 제 1게이트 구조체는 제 1터널링 산화층, 제 1플로팅 게이트, 제 1블로킹 산화층 및 제 1게이트를 포함할 수 있다.
상기 상기 제 2게이트 구조체는 제 2터널링 산화층, 제 2플로팅 게이트, 제 2블로킹 산화층 및 제 2게이트를 포함할 수 있다.
또한, 본 발명의 실시예에서는,
기판 상에 반도체층, 제 1전도층 및 제 2전도층을 형성하는 단계;
상기 기판, 반도체층, 제 1전도층 및 제 2전도층 상에 절연 물질을 도포하여 중간층을 형성하는 단계;
상기 기판을 제거하고, 상기 중간층, 반도체층 및 상기 제 2전도층 상에 그래핀층을 형성하는 단계; 및
상기 그래핀층 상에 제 1게이트 구조체 및 제 2게이트 구조체를 형성하는 단계;를 포함하는 그래핀 전자 소자의 형성 방법을 제공할 수 있다.
상기 중간층 형성 후, 상기 중간층 상에 지지 구조체를 형성할 수 있다.
상기 기판은 실리콘 및 실리콘 산화층을 포함하며,
상기 실리콘 산화층을 식각함으로써 상기 기판을 제거할 수 있다.
상기 기판은 투명 기판을 포함하며, 상기 기판은 레이저 리프트 오프 공정에 의해 제거할 수 있다.
상기 그래핀층은 상기 중간층 상에 촉매층을 형성한 뒤, 촉매층 상에 열분해법(pyrolysis)이나 화학증착법으로 형성할 수 있다.
본 발명의 실시예에 따르면 그래핀을 사용하여 전기적 특성을 향상시킨 그래핀 전자 소자를 구현할 수 있다. 또한, 그래핀 트랜지스터 및 그래핀 다이오드의 특성을 모두 포함하는 스위칭 소자를 구현할 수 있다. 또한, 그래핀 트랜지스터 및 그래핀 다이오드의 특성을 모두 포함하는 메모리 소자를 구현할 수 있다.
도 1a는 본 발명의 실시예에 따른 그래핀 전자 소자의 구조를 나타낸 단면도이다.
도 1b는 본 발명의 실시예에 따른 그래핀 전자 소자의 구조를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 그래핀 전자 소자의 전기적 특성을 개략적으로 나타낸 그래프이다.
도 3a 내지 도 3d는 도 1a에 나타낸 본 발명의 실시예에 따른 그래핀 전자 소자의 제조 방법을 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 그래핀을 포함하는 강유전체 메모리 소자의 구조를 나타낸 단면도이다.
도 5는 본 발명의 실시예에 따른 그래핀을 포함하는 플래쉬 메모리 소자의 구조를 나타낸 단면도이다.
도 6은 본 발명의 실시예에 따른 그래핀을 포함하는 하이브리드형 메모리 소자의 구조를 나타낸 단면도이다.
이하, 본 발명의 실시예에 따른 그래핀 전자 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a는 본 발명의 실시예에 따른 그래핀 전자 소자의 구조를 나타낸 단면도이다. 그리고, 도 1b는 본 발명의 실시예에 따른 그래핀 전자 소자의 구조를 개략적으로 나타낸 평면도이다. 도 1a는 도 1b의 m1-m2를 기준으로 자른 단면도를 나타낸 것일 수 있다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 그래핀 전자 소자(100)는 지지 구조체(10) 상에 형성된 중간층(11), 중간층(11)의 제 1영역에 형성된 제 1전도층(12) 및 반도체층(13), 중간층(11)의 제 2영역에 형성된 제 2전도층(14)을 포함할 수 있다. 그리고, 중간층(11), 반도체층(13) 및 제 2전도층(14) 상에는 그래핀층(15)이 형성될 수 있으며, 그래핀층(15) 상에는 게이트 구조체(16, 17, 18)가 형성될 수 있다. 제 1게이트 구조체(16, 17)는 게이트 절연층(16) 및 제 1게이트(17)를 포함할 수 있다. 제 2게이트 구조체(16, 18)는 게이트 절연층(16) 및 제 2게이트(18)를 포함할 수 있다. 제 1게이트 구조체(16, 17)는 중간층(11)의 제 1영역에 대응되는 그래핀층(15) 상에 형성될 수 있으며, 제 2게이트 구조체(16, 18)는 중간층(11)의 제 1영역 및 제 2영역 사이에 대응되는 그래핀층(16) 상에 형성될 수 있다.
본 발명의 실시예에 따른 그래핀 전자 소자는 그래핀 트랜지스터 및 그래핀 다이오드의 기능을 모두 포함하도록 형성된 것일 수 있다. 도 1a의 반도체층(13) 및 그래핀층(15)은 제 1전도층(12) 및 제 1게이트(17)을 통하여 인가되는 전압에 따라 그래핀 튜너블 다이오드(graphene tunable diode) 동작을 할 수 있는 다이오드 영역일 수 있다. 그리고, 그래핀 트랜지스터 기능에 대해 살펴보면, 도 1a의 제 1전도층(12) 및 반도체층(13)은 소스 전극일 수 있으며, 제 2전도층(14)은 드레인 전극일 수 있으며, 그래핀층(15)은 채널 영역일 수 있으며, 제 2게이트(18)는 게이트 전극일 수 있다.
본 발명의 실시예에 따른 그래핀 전자 소자의 각 층을 형성하는 물질에 대해 살펴보고자 한다.
지지 구조체(10)는 그 상부의 그래핀 전자 소자의 각 층을 지지하는 역할을 할 수 있는 것으로, 제조 공정 과정에서 공정 안정성을 위해 형성시킨 것일 수 있다. 지지 구조체(10)는 다양한 물질로 형성된 것일 수 있으며, 반도체 소자의 기판으로 사용되는 Si 기판 등의 반도체 기판, 폴리머 기판, 접착성 테이프(adhesive tape) 등이 사용될 수 있다. 지지 구조체(10)는 중간층(11)과 접착 특성이 좋은 물질을 포함하여 형성될 수 있으며, 경우에 따라서는 지지 구조체(10)는 중간층(11)과 동일한 물질이 사용될 수 있다.
중간층(11)은 폴리머 물질 등으로 형성된 것일 수 있으며 절연 특성을 지닌 물질로 형성된 것일 수 있다. 중간층(11)은 그래핀 전자 소자 형성 과정에서 그래핀층(15), 전도층(12, 14) 등을 보호하기 위해 형성된 보호층일 수 있다. 제 1전도층(12), 제 2전도층(14), 제 1게이트(17) 및 제 2게이트(18)은 전도성 물질로 형성된 것으로, 전도성 물질은 금속, 금속 합금, 전도성 금속 산화물, 전도성 금속 질화물 또는 전도성 폴리머로 형성된 것일 수 있다.
반도체층(13)은 반도체 물질로 형성될 수 있으며, 예를 들어 실리콘(Si), 비정질 실리콘(a-Si), ZnO, GaInZnOx, HfInZnOx, GaN, GaAs 또는 AlGaAs를 포함하는 물질로 형성될 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 그리고, 반도체층(13)은 불순물로 도핑된 층을 포함할 수 있으며, 예를 들어 a-Si/n형 Si의 구조로 형성된 것일 수 있다. 게이트 절연층(16)은 반도체 소자에 사용되는 절연물질로 형성된 것일 수 있으며, 예를 들어 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 아연 산화물, 마그네슘 산화물 등으로 형성될 수 있다.
그래핀층(16)은 다양한 방법에 의해 형성된 것일 수 있다. 예를 들어, 그래핀층(16)의 형성을 위해 먼저 Ni, Cu, Co, Pt 또는 Ru를 포함하는 촉매층을 형성한 뒤, 촉매층 상에 열분해법(pyrolysis)이나 화학증착법(chemical vapor deposition:CVD)에 의해 그래핀층(16)을 형성할 수 있다.
도 2는 본 발명의 실시예에 따른 그래핀 전자 소자의 전기적 특성을 개략적으로 나타낸 그래프이다.
도 2를 참조하면, 제 1게이트(17) 및 제 2게이트(18)에 전압을 인가하지 않은 상태(Vg1=0, Vg2=0)에서 제 1전도층(12) 및 제 2전도층(14)을 통해 인가되는 전압에 따른 전류는 1번 상태에 따른다.
그리고, 제 1게이트(17)에 전원을 인가하지 않고(Vg=0), 제 2게이트(18)에 전원을 인가(Vg2>0)하게 되면 트랜지터스 특성에 따르며 전류가 증가하여 2번 상태에 따른다. 반대로 제 1게이트(17)에 전원을 인가하고(Vg>0), 제 2게이트(18)에 전원을 인가하지 않으면(Vg2=0), 듀너블 다이오드 특성으로 턴-온(turn-on) 전압이 증가하여 3번 상태에 따른다. 만일 제 1게이트(17) 및 제 2게이트(18)에 모두 전원을 인가하면(Vg>0, Vg2>0), 트랜지스터 및 듀너블 다이오드 특성을 모두 나타내게 되며, 전류 및 턴-온(turn-on) 전압이 모두 증가하여 4번 상태에 따른다.
이하, 도 3a 내지 도 3d를 참조하여, 본원의 실시예에 의한 그래핀 전자 소자의 제조 방법에 대해 설명하고자 한다. 도 3a 내지 도 3d는 도 1a에 나타낸 본 발명의 실시예에 따른 그래핀 전자 소자의 제조 방법을 나타낸 도면이다.
도 3a를 참조하면, 기판(30, 31) 상에 반도체층(32), 제 1전도층(33) 및 제 2전도층(34)을 형성한다. 기판(30, 31)은 다양한 기판 재료를 사용할 수 있으며, 예를 들어, 표면에 실리콘 산화층(31)이 형성된 실리콘(30) 기판일 수 있으며, 기타 글래스 기판, SiC 기판, GaN 기판 등 제한없이 사용될 수 있다. 기판(30, 31) 상에 반도체 물질층을 형성하고 이를 패터닝하여 반도체층(33)을 형성하고, 전도성 물질층을 형성한 뒤, 패터닝 공정을 실시하여 제 1전도층(33) 및 제 2전도층(34)을 형성할 수 있다.
도 3b를 참조하면, 기판(30, 31), 반도체층(32), 제 1전도층(33) 및 제 2전도층(34) 상에 절연 물질을 도포하여 중간층(35)을 형성한다. 중간층(35)은 폴리머, 실리콘 산화물, 실리콘 질화물 등의 절연 물질로 형성할 수 있으며, 중간층(35) 형성 후, 중간층(35) 상에 지지 구조체(36)를 형성한다. 지지 구조체(36)는 후 공정에서 소자를 지지하기 위하여 형성기키는 것으로 선택적으로 생략할 수 있다.
도 3c를 참조하면, 도 3b의 기판(30, 31)을 제거한다. 기판(30, 31) 제거는 다양한 공정 방법을 이용할 수 있으며, 예를 들어 기판(30, 31)이 실리콘/실리콘 산화물로 형성된 경우, 실리콘 산화물을 식각하여 제거함으로써 분리할 수 있다. 도한, 레이저 리프트 오프(Laser lift-off:LLO) 공정을 이용하여 레이저를 조사하여 기판의 계면 영역을 분리할 수 있다. 이 경우, 기판(30, 31)은 글래스와 같은 투명 투명 기판 상에 PECVD와 같은 공정으로 SiO:H, SiN:H, a-Si:H, AlO, ZnO, MgO, GaN과 같은 물질을 형성한 상태로 사용할 수 있다. 이와 같이 형성된 기판을 분리시키기 위해서 레이저를 조사하게 되면, 투명 기판의 계면에서 기체가 발생하여 투명 기판이 분리될 수 있다. 그리고, 기판(30, 31)이 분리된 영역에 그래핀층(37)을 형성한다.
도 3d를 참조하면, 그래핀층(37) 상에 게이트 절연층(38)을 형성한 뒤, 게이트 절연층(38) 상에 전도성 물질을 도포하고, 패터닝을 실시하여 제 1게이트(39a) 및 제 2게이트(39b)를 형성할 수 있다.
본 발명의 실시예에 의한 그래핀 전자 소자는 그래핀층 상에 형성된 게이트 구조체에 따라 다양한 형태의 전자 소자를 형성할 수 있다.
도 4는 본 발명의 실시예에 따른 그래핀을 포함하는 강유전체 메모리 소자(ferroelectric random access memory device: FRAM)의 구조를 나타낸 단면도이다. 도 4를 참조하면, 지지 구조체(40) 상에 형성된 중간층(41), 중간층(41)의 제 1영역에 형성된 제 1전도층(42) 및 반도체층(43), 중간층(41)의 제 2영역에 형성된 제 2전도층(44)을 포함할 수 있다. 중간층(41), 반도체층(43) 및 제 2전도층(44) 상에는 그래핀층(45)이 형성될 수 있으며, 그래핀층(45) 상에는 게이트 구조체(46, 47, 48, 49)가 형성될 수 있다. 제 1게이트 구조체(46, 48)는 강유전층(46) 및 제 1게이트(48)을 포함할 수 있다. 그리고, 제 2게이트 구조체(47, 49)는 강유전체층(47) 및 제 2게이트(49)를 포함할 수 있다. 여기서, 제 1게이트 구조체(46, 48)는 중간층(51)의 제 1영역에 대응되는 그래핀층(45) 상에 형성될 수 있으며, 제 2게이트 구조체(47, 49)는 중간층(51)의 제 1영역 및 제 2영역 사이에 대응되는 그래핀층(45) 상에 형성될 수 있다. 강유전체층(46, 47)은 PZT, BaTiO3, PVDF 등의 강유전 물질로 형성될 수 있다. 도 4의 구조의 메모리 소자에 따르면 2bit/cell 메모리 소자의 구현이 가능하다.
도 5는 본 발명의 실시예에 따른 그래핀을 포함하는 플래쉬 메모리 소자의 구조를 나타낸 단면도이다.
도 5를 참조하면, 지지 구조체(50) 상에 형성된 중간층(51)과, 중간층(51)의 제 1영역에 형성된 제 1전도층(52) 및 반도체층(53)과, 중간층(51)의 제 2영역에 형성된 제 2전도층(54)을 포함할 수 있다. 중간층(51), 반도체층(53) 및 제 2전도층(54) 상에는 그래핀층(55)이 형성될 수 있으며, 그래핀층(55) 상에는 제 1게이트 구조체(561, 562, 563, 564) 및 제 2게이트 구조체(571, 572, 573, 574)가 형성될 수 있다. 제 1게이트 구조체(561, 562, 563, 564)는 중간층(51)의 제 1영역에 대응되는 그래핀층(55) 상에 형성될 수 있으며, 제 2게이트 구조체(571, 572, 573, 574)는 중간층(51)의 제 1영역 및 제 2영역 사이에 대응되는 그래핀층(55) 상에 형성될 수 있다. 제 1게이트 구조체(561, 562, 563, 564)는 제 1터널링 산화층(561), 제 1플로팅 게이트(562), 제 1블로킹 산화층(563) 및 제 1게이트(564)를 포함할 수 있다. 또한, 제 2게이트 구조체(571, 572, 573, 574)는 제 2터널링 산화층(571), 제 2플로팅 게이트(572), 제 2블로킹 산화층(573) 및 제 2게이트(574)를 포함할 수 있다. 도 5의 구조의 메모리 소자에 따르면 2bit/cell 플래쉬 메모리 소자의 구현이 가능하다.
도 6은 본 발명의 실시예에 따른 그래핀을 포함하는 하이브리드형 메모리 소자의 구조를 나타낸 단면도이다.
도 6을 참조하면, 지지 구조체(60) 상에 형성된 중간층(61)과, 중간층(61)의 제 1영역에 형성된 제 1전도층(62) 및 반도체층(63)과, 중간층(61)의 제 2영역에 형성된 제 2전도층(64)을 포함할 수 있다. 중간층(61), 반도체층(63) 및 제 2전도층(64) 상에는 그래핀층(65)이 형성될 수 있으며, 그래핀층(65) 상에는 제 1게이트 구조체(661, 662, 663, 664) 및 제 2게이트 구조체(671, 672)가 형성될 수 있다. 제 1게이트 구조체(661, 662, 663, 664)는 중간층(61)의 제 1영역에 대응되는 그래핀층(65) 상에 형성될 수 있으며, 제 2게이트 구조체(671, 672)는 중간층(61)의 제 1영역 및 제 2영역 사이에 대응되는 그래핀층(65) 상에 형성될 수 있다. 제 1게이트 구조체(661, 662, 663, 664)는 터널링 산화층(661), 플로팅 게이트(662), 블로킹 산화층(663) 및 제 1게이트(664)를 포함할 수 있다. 또한, 제 2게이트 구조체(671, 672)는 강유전체층(671) 및 제 2게이트(672)를 포함할 수 있다. 도 6에 나타낸 메모리 소자의 경우, 제 1게이트 구조체(661, 662, 663, 664)는 플래쉬 메모리 영역이며, 제 2게이트 구조체(671, 672)는 강유전체 메모리 영역인 것을 나타내었으며, 반대로 제 1게이트 구조체를 강유전체층 및 게이트를 포함하는 강유전체 메모리 영역으로 형성하고, 제 2게이트 구조체를 플래쉬 메모리 영역으로 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에 따른 그래핀 전자 소자의 제조방법 및 이에 따라 형성된 그래핀 전자 소자는 다양하게 변형될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100... 그래핀을 포함하는 전자 소자 10, 36, 40, 50, 60... 지지 구조체
11, 35, 45, 55, 65... 중간층 12, 34, 44, 54, 64... 제 1전도층
13, 32, 43, 53, 63... 반도체층 14, 34, 44, 54, 64... 제 2전도층
15, 37, 45, 55, 65... 그래핀층 16, 38... 게이트 절연층
17, 39a, 48, 564, 664... 제 1게이트
18, 39b, 49, 574, 672... 제 2게이트

Claims (15)

  1. 그래핀을 포함하는 전자 소자에 있어서,
    중간층의 제 1영역에 형성된 제 1전도층 및 상기 제 1전도층 상에 구비된 반도체층;
    상기 중간층의 상기 제 1영역과 이격된 제 2영역에 형성된 제 2전도층;
    상기 중간층, 반도체층 및 제 2전도층 상에 형성된 그래핀층;
    상기 그래핀층 상에 형성된 제 1게이트 구조체 및 제 2게이트 구조체;를 포함하고, 상기 반도체층은 상기 제 1전도층과 상기 그래핀층 사이에 배치되고, 상기 그래핀층은 상기 제 1, 제 2게이트 구조체와 상기 중간층 사이에 배치되는 그래핀 전자 소자.
  2. 제 1 항에 있어서,
    상기 제 1게이트 구조체는 상기 중간층의 제 1영역에 대응되는 상기 그래핀층 상에 형성된 그래핀 전자 소자.
  3. 제 1항에 있어서,
    상기 제 2게이트 구조체는 게이트 상기 중간층의 제 1영역 및 제 2영역 사이에 대응되는 상기 그래핀층 상에 형성된 그래핀 전자 소자.
  4. 제 1항에 있어서,
    상기 중간층은 지지 구조체 상에 형성된 그래핀 전자 소자.
  5. 제 1항에 있어서,
    상기 제 1게이트 구조체는 게이트 절연층 및 제 1게이트를 포함하는 그래핀 전자 소자.
  6. 제 1항에 있어서,
    상기 제 2게이트 구조체는 게이트 절연층 및 제 2게이트를 포함하는 그래핀 전자 소자.
  7. 제 1항에 있어서,
    상기 제 1게이트 구조체는 강유전체층 및 제 1게이트를 포함하는 그래핀 전자 소자.
  8. 제 1항에 있어서,
    상기 제 2게이트 구조체는 강유전체층 및 제 2게이트를 포함하는 그래핀 전자 소자.
  9. 제 1항에 있어서,
    상기 제 1게이트 구조체는 제 1터널링 산화층, 제 1플로팅 게이트, 제 1블로킹 산화층 및 제 1게이트를 포함하는 그래핀 전자 소자.
  10. 제 1항에 있어서,
    상기 제 2게이트 구조체는 제 2터널링 산화층, 제 2플로팅 게이트, 제 2블로킹 산화층 및 제 2게이트를 포함하는 그래핀 전자 소자.
  11. 기판 상에 반도체층, 제 1전도층 및 제 2전도층을 형성하되, 상기 제 1전도층은 상기 반도체층 상에 형성하고, 상기 제 2전도층은 상기 반도체층 및 상기 제 1전도층과 이격하도록 형성하는 단계;
    상기 기판, 반도체층, 제 1전도층 및 제 2전도층 상에 절연 물질을 도포하여 중간층을 형성하는 단계;
    상기 기판을 제거하고, 상기 중간층, 반도체층 및 상기 제 2전도층 상에 그래핀층을 형성하는 단계; 및
    상기 그래핀층 상에 제 1게이트 구조체 및 제 2게이트 구조체를 형성하는 단계;를 포함하고,
    상기 반도체층은 상기 제 1전도층과 상기 그래핀층 사이에 배치되고, 상기 그래핀층은 상기 제 1, 제 2게이트 구조체와 상기 중간층 사이에 배치되는 그래핀 전자 소자의 형성 방법.
  12. 제 11항에 있어서,
    상기 중간층 형성 후, 상기 중간층 상에 지지 구조체를 형성하는 그래핀 전자 소자의 형성 방법.
  13. 제 11항에 있어서,
    상기 기판은 실리콘 및 실리콘 산화층을 포함하며,
    상기 실리콘 산화층을 식각함으로써 상기 기판을 제거하는 그래핀 소자의 형성 방법.
  14. 제 11항에 있어서,
    상기 기판은 투명 기판을 포함하며, 상기 기판은 레이저 리프트 오프 공정에 의해 제거하는 그래핀 전자 소자의 형성 방법.
  15. 제 11항에 있어서,
    상기 그래핀층은 상기 중간층 상에 촉매층을 형성한 뒤, 촉매층 상에 열분해법(pyrolysis)이나 화학증착법(chemical vapor deposition:CVD)에 의해 형성하는 그래핀 전자 소자의 형성 방법.
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