JP5608969B2

JP5608969B2 - Compound semiconductor device and manufacturing method thereof

Info

Publication number: JP5608969B2
Application number: JP2008270100A
Authority: JP
Inventors: 健治今西; 俊英吉川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-10-20
Filing date: 2008-10-20
Publication date: 2014-10-22
Anticipated expiration: 2028-10-20
Also published as: JP2010098255A

Description

本発明は、窒化物半導体等を用いた化合物半導体装置及びその製造方法等に関する。 The present invention relates to a compound semiconductor device using a nitride semiconductor or the like, a manufacturing method thereof, and the like.

近年、基板上に、窒化アルミニウムガリウム（ＡｌＧａＮ）／ＧａＮヘテロ構造を結晶成長し、ＧａＮ層を電子走行層として機能させる電子デバイスの開発が活発に行われている。このような電子デバイスとしては、例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が知られている。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶと比較して大きい。このため、ＧａＮは、高耐圧の電子デバイスを実現しうる半導体材料として期待されている。 In recent years, an electronic device in which an aluminum gallium nitride (AlGaN) / GaN heterostructure is grown on a substrate and the GaN layer functions as an electron transit layer has been actively developed. As such an electronic device, for example, a high electron mobility transistor (HEMT) is known. The band gap of GaN is 3.4 eV, which is larger than 1.4 eV of GaAs. For this reason, GaN is expected as a semiconductor material that can realize a high-breakdown-voltage electronic device.

そして、ＨＥＭＴの基板の材料としては、炭化珪素（ＳｉＣ）及び窒化ガリウム（ＧａＮ）が好適であると考えられている。これは、ＳｉＣ及びＧａＮの格子定数がＧａＮ系結晶の格子定数に近く、転位が少ないＧａＮ系結晶層を成長しやすいからである。しかし、現状では、ＳｉＣ基板及びＧａＮ基板の作製は容易ではなく、これらの基板の価格が高い。無線ＬＡＮ（local area network）及び携帯電話の基地局用増幅器には、普及しやすくするために、低コスト化が求められている。更に、民生応用の電力用途デバイスにおける低コスト化の要求もある。 And it is thought that silicon carbide (SiC) and gallium nitride (GaN) are suitable as materials for the substrate of HEMT. This is because the lattice constant of SiC and GaN is close to the lattice constant of the GaN-based crystal, and a GaN-based crystal layer with few dislocations can be easily grown. However, at present, the production of the SiC substrate and the GaN substrate is not easy, and the price of these substrates is high. Wireless LAN (local area network) and mobile phone base station amplifiers are required to be reduced in cost in order to be easily spread. In addition, there is a demand for cost reduction in power application devices for consumer applications.

そこで、ＳｉＣ基板及びＧａＮ基板に代わる基板として、これらよりも安価なサファイア基板及びシリコン（Ｓｉ）基板の使用についての検討も行われている。 Therefore, studies have been conducted on the use of sapphire substrates and silicon (Si) substrates, which are cheaper than these, as substrates to replace SiC substrates and GaN substrates.

しかしながら、従来の方法でサファイア基板及びシリコン（Ｓｉ）基板上に転位が少ないＧａＮ系結晶層を成長させることは困難である。また、サファイア基板の熱伝導性は低く、ＧａＮ系結晶層を含むＨＥＭＴ等から発生する熱を逃がし難い。このため、サファイア基板をＨＥＭＴの基板に用いると、電流・電圧積の大きい高パワー領域において自己発熱効果により、出力が低下しやすくなってしまう。また、Ｓｉ基板においても、ＳｉＣ基板に比較すると、その上部に形成されたＧａＮ系ＨＥＭＴの素子特性は熱の影響で低下してしまう。 However, it is difficult to grow a GaN-based crystal layer with few dislocations on a sapphire substrate and a silicon (Si) substrate by a conventional method. Further, the thermal conductivity of the sapphire substrate is low, and it is difficult to release heat generated from HEMT including a GaN-based crystal layer. For this reason, when a sapphire substrate is used as a HEMT substrate, the output tends to decrease due to a self-heating effect in a high power region where the current / voltage product is large. Also, in the Si substrate, as compared with the SiC substrate, the element characteristics of the GaN-based HEMT formed thereon are deteriorated due to heat.

特開２００７−２５０７２７号公報JP 2007-250727 A 特開２００６−３５１７６２号公報JP 2006-351762 A 特開２００５−１６７２７５号公報JP 2005-167275 A 特開２００７−１５８２７４号公報JP 2007-158274 A

本発明の目的は、安価な基板を用いて製造することができ、良好な特性を得ることができる化合物半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a compound semiconductor device that can be manufactured using an inexpensive substrate and can obtain good characteristics, and a manufacturing method thereof.

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。 As a result of intensive studies to solve the above-mentioned problems, the present inventor has come up with the following aspects of the invention.

化合物半導体装置の一態様には、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、空乏化された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第３の半導体層と、が設けられている。更に、前記第３の半導体層上に形成された活性層と、前記活性層上に形成された電極層と、が設けられている。前記第１の半導体層は、ｐ型ＧａＮ層であり、前記第２の半導体層は、ｎ型ＧａＮ層である。 In one embodiment of the compound semiconductor device, a first conductivity type first semiconductor layer, a depleted second conductivity type second semiconductor layer formed on the first semiconductor layer, the first conductivity type, And a third semiconductor layer formed on the second semiconductor layer. Furthermore, an active layer formed on the third semiconductor layer and an electrode layer formed on the active layer are provided. The first semiconductor layer is a p-type GaN layer, and the second semiconductor layer is an n-type GaN layer.

化合物半導体装置の製造方法の一態様では、基板上に分離層を形成し、その後、前記分離層上に第１導電型の第１の半導体層を形成する。次に、前記第１の半導体層上に、空乏化された第２導電型の第２の半導体層を形成する。次に、前記第２の半導体層上に、第３の半導体層を形成する。次に、前記第３の半導体層上に、活性層を形成する。次に、前記活性層上に、電極層を形成する。そして、前記分離層を除去することで基板を除去する。前記第１の半導体層は、ｐ型ＧａＮ層であり、前記第２の半導体層は、ｎ型ＧａＮ層である。 In one embodiment of the method for manufacturing a compound semiconductor device, a separation layer is formed on a substrate, and then a first conductivity type first semiconductor layer is formed on the separation layer. Next, a depleted second conductivity type second semiconductor layer is formed on the first semiconductor layer. Next, a third semiconductor layer is formed on the second semiconductor layer. Next, an active layer is formed on the third semiconductor layer. Next, an electrode layer is formed on the active layer. Then, the substrate is removed by removing the separation layer. The first semiconductor layer is a p-type GaN layer, and the second semiconductor layer is an n-type GaN layer.

上記の化合物半導体装置等によれば、サファイア基板等の安価な基板を用いても良好な結晶性の活性層を得ることができる。従って、良好な特性を得ることができる。また、化合物半導体装置の外部への電流の漏れ出しを抑制することもできる。 According to the above compound semiconductor device or the like, a good crystalline active layer can be obtained even if an inexpensive substrate such as a sapphire substrate is used. Therefore, good characteristics can be obtained. In addition, leakage of current to the outside of the compound semiconductor device can be suppressed.

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体の構造を示す断面図である。 (First embodiment)
First, the first embodiment will be described. FIG. 1 is a cross-sectional view showing the structure of a GaN-based HEMT (compound semiconductor device) mounting body according to the first embodiment.

第１の実施形態では、図１（ａ）に示すように、ｐ型ＧａＮ層２上にｎ型ＧａＮ層３が形成され、ｎ型ＧａＮ層３上にアンドープのＧａＮ層４が形成されている。例えば、ｐ型ＧａＮ層２の厚さは０．５μｍ程度であり、ｐ型ＧａＮ層２には、Ｍｇが１×１０¹⁸〜１×１０²⁰／ｃｍ³の濃度で含まれている。例えば、ｎ型ＧａＮ層３の厚さは０．５μｍ程度であり、ｎ型ＧａＮ層３には、Ｓｉが１×１０¹⁶〜１×１０¹⁸／ｃｍ³の濃度で含まれている。そして、本実施形態では、ｐｎ接合間の拡散電位により、ｎ型ＧａＮ層３が空乏化されている。また、アンドープのＧａＮ層４の厚さは、例えば３０μｍ〜１００μｍ程度である。また、本実施形態では、ＧａＮ層４上に活性層５及び電極層６がこの順で形成されている。活性層５及び電極層６の詳細については、図１（ｂ）を参照しながら説明する。 In the first embodiment, as shown in FIG. 1A, an n-type GaN layer 3 is formed on a p-type GaN layer 2, and an undoped GaN layer 4 is formed on the n-type GaN layer 3. . For example, the thickness of the p-type GaN layer 2 is about 0.5 μm, and the p-type GaN layer 2 contains Mg at a concentration of 1 × 10 ¹⁸ to 1 × 10 ²⁰ / cm ³ . For example, the thickness of the n-type GaN layer 3 is about 0.5 μm, and the n-type GaN layer 3 contains Si at a concentration of 1 × 10 ¹⁶ to 1 × 10 ¹⁸ / cm ³ . In this embodiment, the n-type GaN layer 3 is depleted by the diffusion potential between the pn junctions. The undoped GaN layer 4 has a thickness of about 30 μm to 100 μm, for example. In the present embodiment, the active layer 5 and the electrode layer 6 are formed in this order on the GaN layer 4. Details of the active layer 5 and the electrode layer 6 will be described with reference to FIG.

第１の実施形態におけるＨＥＭＴ１には、これらのｐ型ＧａＮ層２、ｎ型ＧａＮ層３、ＧａＮ層４、活性層５及び電極層６が含まれており、このＨＥＭＴ１がペースト２２により実装基板２１に実装されている。例えば、実装基板２１は金属製であり、ペースト２２はＡｕＳｎペーストである。 The HEMT 1 in the first embodiment includes the p-type GaN layer 2, the n-type GaN layer 3, the GaN layer 4, the active layer 5, and the electrode layer 6. Has been implemented. For example, the mounting substrate 21 is made of metal, and the paste 22 is AuSn paste.

ここで、活性層５及び電極層６について説明する。図１（ｂ）に示すように、ＧａＮ層４上に、電子走行層７、電子供給層８及び保護層９が形成されている。電子走行層７は、例えば、厚さが１μｍ〜３μｍ程度のアンドープのＧａＮ層である。電子走行層７は極力、不純物の少ないＧａＮが好ましい。電子供給層８は、例えば、厚さが１０ｎｍ〜３０ｎｍのｎ型ＡｌＧａＮ層である。電子供給層８の上部又は下部に付加的にアンドープのＡｌＧａＮ層を配置してもよい。保護層９は、例えば厚さが３ｎｍ〜８ｎｍ程度のｎ型ＧａＮ層である。ｎ型ＡｌＧａＮ層及びｎ型ＧａＮ層には、例えば１×１０¹⁸〜５×１０¹⁸／ｃｍ³のキャリア濃度でＳｉを不純物としている。保護層９には、ソース電極用の開口部及びドレイン電極用の開口部が形成されており、これらの開口部内にソース電極１１ｓ及びドレイン電極１１ｄが夫々形成されている。ソース電極１１ｓ及びドレイン電極１１ｄには、チタン（Ｔｉ）膜とその上に形成されたアルミニウム（Ａｌ）膜とが含まれている。また、保護層９上にソース電極１１ｓ及びドレイン電極１１ｄを覆うＳｉＮ膜１０が形成されている。ＳｉＮ膜１０には、ゲート電極用の開口部１０ａが形成されている。そして、開口部１０ａ内からＳｉＮ膜１０上まで拡がるゲート電極１１ｇが形成されている。ゲート開口部を設けないでゲート電極１１ｇを形成してもよい。ゲート電極１１ｇには、ニッケル（Ｎｉ）膜とその上に形成された金（Ａｕ）膜とが含まれており、ゲート電極１１ｇは保護層９にショットキー接合されている。電子走行層７、電子供給層８及び保護層９が活性層５に含まれ、ソース電極１１ｓ、ドレイン電極１１ｄ、ゲート電極１１ｇ及びＳｉＮ膜１０が電極層６に含まれている。 Here, the active layer 5 and the electrode layer 6 will be described. As shown in FIG. 1B, an electron transit layer 7, an electron supply layer 8 and a protective layer 9 are formed on the GaN layer 4. The electron transit layer 7 is, for example, an undoped GaN layer having a thickness of about 1 μm to 3 μm. The electron transit layer 7 is preferably GaN with as few impurities as possible. The electron supply layer 8 is, for example, an n-type AlGaN layer having a thickness of 10 nm to 30 nm. An undoped AlGaN layer may be additionally disposed above or below the electron supply layer 8. The protective layer 9 is an n-type GaN layer having a thickness of about 3 nm to 8 nm, for example. In the n-type AlGaN layer and the n-type GaN layer, for example, Si is used as an impurity at a carrier concentration of 1 × 10 ^{18 to} 5 × 10 ¹⁸ / cm ³ . In the protective layer 9, an opening for a source electrode and an opening for a drain electrode are formed, and a source electrode 11s and a drain electrode 11d are formed in these openings, respectively. The source electrode 11s and the drain electrode 11d include a titanium (Ti) film and an aluminum (Al) film formed thereon. A SiN film 10 is formed on the protective layer 9 to cover the source electrode 11s and the drain electrode 11d. In the SiN film 10, an opening 10a for a gate electrode is formed. A gate electrode 11g extending from the opening 10a to the SiN film 10 is formed. The gate electrode 11g may be formed without providing the gate opening. The gate electrode 11g includes a nickel (Ni) film and a gold (Au) film formed thereon, and the gate electrode 11g is Schottky bonded to the protective layer 9. An electron transit layer 7, an electron supply layer 8, and a protective layer 9 are included in the active layer 5, and a source electrode 11 s, a drain electrode 11 d, a gate electrode 11 g, and a SiN film 10 are included in the electrode layer 6.

なお、電極層６のレイアウトは、例えば図２のようになる。つまり、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの平面形状が櫛歯状となっており、ソース電極１１ｓ及びドレイン電極１１ｄが交互に配置されている。そして、これらの間にゲート電極１１ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図１（ｂ）に示す断面図は、図２中のＩ−Ｉ線に沿った断面図である。また、活性層５の周囲がイオン注入又はメサエッチング等により不活性領域とされている。例えば、不活性領域には、例えば、保護層９、電子供給層８及び電子走行層７を貫いてＧａＮ層４まで達する溝内に埋め込まれた絶縁膜が含まれている。 The layout of the electrode layer 6 is as shown in FIG. 2, for example. That is, the planar shape of the gate electrode 11g, the source electrode 11s, and the drain electrode 11d is a comb shape, and the source electrodes 11s and the drain electrodes 11d are alternately arranged. A gate electrode 11g is disposed between them. By adopting such a multi-finger gate structure, the output can be improved. The cross-sectional view shown in FIG. 1B is a cross-sectional view taken along the line II in FIG. Further, the periphery of the active layer 5 is made an inactive region by ion implantation or mesa etching. For example, the inactive region includes, for example, an insulating film embedded in a trench that reaches the GaN layer 4 through the protective layer 9, the electron supply layer 8, and the electron transit layer 7.

このような第１の実施形態では、ウルツ鉱型結晶配置による自発分極効果に加え、電子供給層８の電子走行層７との界面近傍に、格子歪みに起因するピエゾ分極効果が生じる。このため、正の分極電荷が現れ、電子走行層７の電子供給層８との界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れる。 In such a first embodiment, in addition to the spontaneous polarization effect due to the wurtzite crystal arrangement, a piezopolarization effect due to lattice distortion occurs in the vicinity of the interface between the electron supply layer 8 and the electron transit layer 7. For this reason, positive polarization charges appear, and electrons are induced in the vicinity of the interface between the electron transit layer 7 and the electron supply layer 8. As a result, a two-dimensional electron gas layer (2DEG) appears.

また、ＧａＮ層４の活性層５とは逆側にｎ型ＧａＮ層３及びｐ型ＧａＮ層２が設けられている。このため、活性層５に高電界が印加されて、バッファ層として機能するＧａＮ層４の下部まで電流２０が流れ込んだとしても、図３に示すように、この電流２０が実装基板２１まで漏れ出すことが抑制される。 An n-type GaN layer 3 and a p-type GaN layer 2 are provided on the opposite side of the GaN layer 4 from the active layer 5. For this reason, even if a high electric field is applied to the active layer 5 and the current 20 flows into the lower portion of the GaN layer 4 functioning as a buffer layer, the current 20 leaks to the mounting substrate 21 as shown in FIG. It is suppressed.

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体を製造する方法について説明する。図４Ａ乃至図４Ｅは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体の製造方法を工程順に示す断面図である。 Next, a method for manufacturing a GaN-based HEMT (compound semiconductor device) mounting body according to the first embodiment will be described. 4A to 4E are cross-sectional views illustrating a method of manufacturing a GaN-based HEMT (compound semiconductor device) mounting body according to the first embodiment in the order of steps.

第１の実施形態では、先ず、図４Ａに示すように、サファイア基板３１上にアンドープのＡｌＮ（窒化アルミニウム）層３２を分離層として形成する。ＡｌＮ層３２の厚さは、例えば１μｍ程度とする。次いで、ＡｌＮ層３２上に、ｐ型ＧａＮ層２、ｎ型ＧａＮ層３、及びアンドープのＧａＮ層４をこの順で形成する。ＡｌＮ層３２、ｐ型ＧａＮ層２、ｎ型ＧａＮ層３、及びＧａＮ層４の形成方法は特に限定されず、例えばハイドライド気相成長（ＨＶＰＥ：hydride vapor phase epitaxy）により形成する。分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法又は有機金属化学気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により形成してもよいが、ＨＶＰＥ法が高速成長の点で優れている。本実施形態では、厚さが３０μｍ〜１００μｍ程度のＧａＮ層４を形成するため、高速成長が可能な方法が好ましい。 In the first embodiment, first, as shown in FIG. 4A, an undoped AlN (aluminum nitride) layer 32 is formed on the sapphire substrate 31 as a separation layer. The thickness of the AlN layer 32 is, for example, about 1 μm. Next, the p-type GaN layer 2, the n-type GaN layer 3, and the undoped GaN layer 4 are formed in this order on the AlN layer 32. The formation method of the AlN layer 32, the p-type GaN layer 2, the n-type GaN layer 3, and the GaN layer 4 is not particularly limited, and is formed by, for example, hydride vapor phase epitaxy (HVPE). Although it may be formed by a molecular beam epitaxy (MBE) method or a metal organic chemical vapor deposition (MOCVD) method, the HVPE method is excellent in terms of high-speed growth. In the present embodiment, since the GaN layer 4 having a thickness of about 30 μm to 100 μm is formed, a method capable of high-speed growth is preferable.

その後、ＧａＮ層４上に活性層５及び電極層６を形成する。ここで、活性層５及び電極層６を形成する方法について説明する。図５Ａ乃至図５Ｅは、活性層５及び電極層６の形成方法を工程順に示す断面図である。 Thereafter, the active layer 5 and the electrode layer 6 are formed on the GaN layer 4. Here, a method of forming the active layer 5 and the electrode layer 6 will be described. 5A to 5E are cross-sectional views showing a method of forming the active layer 5 and the electrode layer 6 in the order of steps.

先ず、図５Ａに示すように、ＧａＮ層４上に、電子走行層７、電子供給層８及び保護層９をこの順で形成する。電子走行層７、電子供給層８及び保護層９の形成方法は特に限定されず、例えば減圧式のＭＯＣＶＤ法、ＨＶＰＥ法又はＭＢＥ法等により形成する。 First, as shown in FIG. 5A, an electron transit layer 7, an electron supply layer 8, and a protective layer 9 are formed in this order on the GaN layer 4. The formation method of the electron transit layer 7, the electron supply layer 8, and the protective layer 9 is not particularly limited.

減圧式のＭＯＣＶＤ法によりこれらの層を形成する場合、例えば、原料ガスとしてトリメチルアルミニウム、トリメチルガリウム、及びアンモニアガスを用いる。また、形成しようとする層の組成に応じて、Ａｌ源であるトリメチルアルミニウム、及びＧａ源であるトリメチルガリウムの供給の有無及び流量を適宜設定する。また、共通原料であるアンモニアガスの流量は、例えば１００ｃｃ／分〜１０リットル／分とする。また、例えば、成長圧力は６．７ｋＰａ〜４０ｋＰａ（５０Ｔｏｒｒ〜３００Ｔｏｒｒ）程度とし、成長温度は１０００℃〜１２００℃程度とする。また、電子供給層８としてｎ型ＡｌＧａＮ層を形成する場合、及び保護層９としてｎ型ＧａＮ層を形成する場合には、上記の原料ガスと共に、希釈したシラン（ＳｉＨ₄）を数ｃｃ／分の流量で供給する。この結果、ｎ型ＡｌＧａＮ層及びｎ型ＧａＮ層にＳｉが添加される。 When these layers are formed by the reduced pressure MOCVD method, for example, trimethylaluminum, trimethylgallium, and ammonia gas are used as source gases. Further, depending on the composition of the layer to be formed, the presence / absence and flow rate of trimethylaluminum as an Al source and trimethylgallium as a Ga source are appropriately set. Moreover, the flow rate of ammonia gas which is a common raw material is set to, for example, 100 cc / min to 10 liters / min. Further, for example, the growth pressure is set to about 6.7 kPa to 40 kPa (50 Torr to 300 Torr), and the growth temperature is set to about 1000 ° C. to 1200 ° C. When an n-type AlGaN layer is formed as the electron supply layer 8 and when an n-type GaN layer is formed as the protective layer 9, diluted silane (SiH ₄ ) is mixed with the raw material gas at several cc / min. Supply at a flow rate of. As a result, Si is added to the n-type AlGaN layer and the n-type GaN layer.

電子走行層７、電子供給層８及び保護層９を形成した後には、保護層９上に、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を開口するレジストパターンを形成する。次いで、レジストパターンをマスクとして用いて、保護層９のエッチングを行うことにより、図５Ｂに示すように、保護層９に、ソース電極用の開口部及びドレイン電極用の開口部を形成する。このエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。なお、これらの開口部の深さに関し、保護層９の一部を残してもよく、また、電子供給層８の一部を除去してもよい。つまり、開口部の深さが保護層９の厚さと一致している必要はない。その後、これらの開口部内に、夫々ソース電極１１ｓ及びドレイン電極１１ｄをリフトオフ法により形成する。ソース電極１１ｓ及びドレイン電極１１ｄの形成では、Ｔｉ及びＡｌの蒸着を行い、その後、レジストパターン上に付着しているＴｉ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃、例えば５５０℃で熱処理を行い、オーミック特性を確立する。 After the electron transit layer 7, the electron supply layer 8, and the protective layer 9 are formed, a resist pattern is formed on the protective layer 9 to open regions where the source electrode 11 s and the drain electrode 11 d are to be formed. Next, by etching the protective layer 9 using the resist pattern as a mask, an opening for the source electrode and an opening for the drain electrode are formed in the protective layer 9 as shown in FIG. 5B. As this etching, for example, dry etching using a chlorine-based gas is performed. In addition, regarding the depth of these openings, a part of the protective layer 9 may be left, or a part of the electron supply layer 8 may be removed. That is, the depth of the opening does not need to match the thickness of the protective layer 9. Thereafter, the source electrode 11s and the drain electrode 11d are formed in these openings by a lift-off method, respectively. In forming the source electrode 11s and the drain electrode 11d, Ti and Al are vapor-deposited, and then Ti and Al adhering to the resist pattern are removed together with the resist pattern. And it heat-processes in 400 degreeC-1000 degreeC, for example, 550 degreeC in nitrogen atmosphere, and establishes ohmic characteristics.

続いて、図５Ｃに示すように、全面に、プラズマＣＶＤ法により、ＳｉＮ膜１０を形成する。 Subsequently, as shown in FIG. 5C, a SiN film 10 is formed on the entire surface by plasma CVD.

次いで、ＳｉＮ膜１０上に、開口部１０ａを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、ＳｉＮ膜１０のエッチングを行うことにより、図５Ｄに示すように、ＳｉＮ膜１０に開口部１０ａを形成する。そして、レジストパターンを除去する。 Next, a resist pattern is formed on the SiN film 10 to open a region where an opening 10a is to be formed. Thereafter, the SiN film 10 is etched using the resist pattern as a mask, thereby forming an opening 10a in the SiN film 10 as shown in FIG. 5D. Then, the resist pattern is removed.

続いて、ゲート電極１１ｇを形成する予定の領域を開口するレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着しているＮｉ及びＡｕをレジストパターンごと除去する。つまり、リフトオフの処理により、図５Ｅに示すように、ゲート電極１１ｇを形成する。 Subsequently, a resist pattern that opens a region where the gate electrode 11g is to be formed is formed, Ni and Au are deposited, and then the Ni and Au adhering to the resist pattern are removed together with the resist pattern. In other words, the gate electrode 11g is formed by lift-off processing as shown in FIG. 5E.

このようにして、活性層５及び電極層６が形成される。 In this way, the active layer 5 and the electrode layer 6 are formed.

活性層５及び電極層６の形成後には、図４Ｂに示すように、ダイシングライン３３に沿って、サファイア基板３１及びその上の各層を切断し、個々のチップのサイズに細分化（ダイシング）する。この切断では、例えばダイヤモンド・ソー等を用いた機械的加工を行う。切断の前にサファイア基板３１の裏面を研削して、サファイア基板３１を薄くしておいてもよい。 After the formation of the active layer 5 and the electrode layer 6, as shown in FIG. 4B, the sapphire substrate 31 and each layer thereon are cut along the dicing line 33 and subdivided into individual chip sizes (dicing). . In this cutting, for example, mechanical processing using a diamond saw or the like is performed. The sapphire substrate 31 may be thinned by grinding the back surface of the sapphire substrate 31 before cutting.

次いで、細分化後のサファイア基板３１等を、例えば熱りん酸に浸漬する。この結果、図４Ｃに示すように、分離層であるアンドープのＡｌＮ層３２が徐々に除去されていく。そして、ＡｌＮ層３２が消失すると、図４Ｄに示すように、ＨＥＭＴ１がサファイア基板３１から分離される。 Next, the subdivided sapphire substrate 31 and the like are immersed in, for example, hot phosphoric acid. As a result, as shown in FIG. 4C, the undoped AlN layer 32 as the separation layer is gradually removed. When the AlN layer 32 disappears, the HEMT 1 is separated from the sapphire substrate 31 as shown in FIG. 4D.

このようにして、ＨＥＭＴ１が得られる。 In this way, HEMT1 is obtained.

その後、各ＨＥＭＴ１をピンセット等でピックアップし、図４Ｅに示すように、ペースト２２を用いてパッケージ内の実装基板２１に実装する。 Thereafter, each HEMT 1 is picked up by tweezers or the like and mounted on the mounting substrate 21 in the package using the paste 22 as shown in FIG. 4E.

このようにして、図１及び図２に示すＧａＮ系ＨＥＭＴ実装体が得られる。 In this way, the GaN-based HEMT mounting body shown in FIGS. 1 and 2 is obtained.

このような製造方法では、サファイア基板３１を用いているので、コストを低減することができる。また、サファイア基板３１を用いつつも、活性層５の下方に厚いＧａＮ層４を設けているので、活性層５の結晶性を良好なものとすることができる。つまり、転位が少ない活性層５を形成することができる。 In such a manufacturing method, since the sapphire substrate 31 is used, cost can be reduced. Moreover, since the thick GaN layer 4 is provided below the active layer 5 while using the sapphire substrate 31, the crystallinity of the active layer 5 can be improved. That is, the active layer 5 with few dislocations can be formed.

また、サファイア基板３１をＧａＮ層４から分離するので、サファイア基板３１の低い放熱性がＨＥＭＴ１の動作に影響を及ぼすことはなく、良好な放熱性を確保することができる。従って、電流・電圧積の大きい高パワー領域において発熱しても、高い出力を維持することができる。また、ＨＥＭＴ１の分離後には、上述のように、ピンセット等を用いたピックアップを行うが、厚いＧａＮ層４が設けられているため、ピックアップ及び実装時のハンドリング性が高い。 Moreover, since the sapphire substrate 31 is separated from the GaN layer 4, the low heat dissipation of the sapphire substrate 31 does not affect the operation of the HEMT 1, and good heat dissipation can be ensured. Therefore, even if heat is generated in a high power region where the current / voltage product is large, a high output can be maintained. Further, after the HEMT 1 is separated, the pick-up using tweezers or the like is performed as described above, but since the thick GaN layer 4 is provided, the pick-up and mounting are easy to handle.

なお、サファイア基板３１上に直接ＧａＮ層４を形成した場合には、上述のように、活性層５に高電界が印加されたときに実装基板２１までリーク電流が漏れ出す可能性がある。しかし、本実施形態では、ＧａＮ層４の形成前にｐ型ＧａＮ層２及びｎ型ＧａＮ層３を形成して、電位を持ち上げているため、上述のように、リーク電流の漏れ出しを抑制することができる。 When the GaN layer 4 is directly formed on the sapphire substrate 31, as described above, there is a possibility that a leakage current leaks to the mounting substrate 21 when a high electric field is applied to the active layer 5. However, in this embodiment, since the p-type GaN layer 2 and the n-type GaN layer 3 are formed before the GaN layer 4 is formed to raise the potential, the leakage of leakage current is suppressed as described above. be able to.

また、ＧａＮ層４の厚さは３０μｍ以上とすることが好ましい。これは、ＧａＮ層４の厚さが３０μｍ未満の場合、転位の重合が十分に進まず、活性層５に多数の転位が生じる可能性があるからである。そして、活性層５に多数の転位が存在すると、電子移動度が低下しやすくなる。また、ＧａＮ層４の厚さが薄いほど、ピックアップ時のハンドリング性が低くなってしまう。 Further, the thickness of the GaN layer 4 is preferably 30 μm or more. This is because when the thickness of the GaN layer 4 is less than 30 μm, polymerization of dislocations does not proceed sufficiently, and a large number of dislocations may occur in the active layer 5. And when many dislocations exist in the active layer 5, electron mobility will fall easily. Further, the thinner the GaN layer 4 is, the lower the handling property at the time of pick-up is.

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ＨＥＭＴ１を製造する方法が第１の実施形態と相違している。図６Ａ乃至図６Ｃは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体の製造方法を工程順に示す断面図である。 (Second Embodiment)
Next, a second embodiment will be described. The second embodiment is different from the first embodiment in the method for manufacturing the HEMT 1. 6A to 6C are cross-sectional views showing a method of manufacturing a GaN-based HEMT (compound semiconductor device) mounting body according to the second embodiment in the order of steps.

第２の実施形態では、先ず、第１の実施形態と同様に、電極層６の形成までの処理を行う（図４Ａ参照）。次いで、図６Ａに示すように、ダイシングライン３３に沿って、電極層６、活性層５、ＧａＮ層４、ｎ型ＧａＮ層３及びｐ型ＧａＮ層２に溝３４を形成し、アンドープのＡｌＮ層３２の表面を部分的に露出する。溝３４の形成では、例えばレジストパターンを用いたドライエッチングを行う。また、ハーフカットのダイシングにより機械的に形成することも可能である。溝３４の形成の前にサファイア基板３１の裏面を研削して、サファイア基板３１を薄くしておいてもよい。溝３４がＡｌＮ層３２の途中まで達していてもよい。 In the second embodiment, first, similarly to the first embodiment, processing up to the formation of the electrode layer 6 is performed (see FIG. 4A). Next, as shown in FIG. 6A, grooves 34 are formed in the electrode layer 6, the active layer 5, the GaN layer 4, the n-type GaN layer 3, and the p-type GaN layer 2 along the dicing line 33, and an undoped AlN layer is formed. 32 surfaces are partially exposed. In forming the groove 34, for example, dry etching using a resist pattern is performed. It is also possible to form mechanically by half-cut dicing. Before forming the groove 34, the back surface of the sapphire substrate 31 may be ground to make the sapphire substrate 31 thinner. The groove 34 may reach the middle of the AlN layer 32.

次いで、サファイア基板３１等を、例えば熱りん酸に浸漬する。この結果、図６Ｂに示すように、アンドープのＡｌＮ層３２がその露出している面から徐々に除去されていく。そして、ＡｌＮ層３２が消失すると、図６Ｃに示すように、ＨＥＭＴ１がサファイア基板３１から分離される。 Next, the sapphire substrate 31 and the like are immersed in, for example, hot phosphoric acid. As a result, as shown in FIG. 6B, the undoped AlN layer 32 is gradually removed from the exposed surface. When the AlN layer 32 disappears, the HEMT 1 is separated from the sapphire substrate 31 as shown in FIG. 6C.

その後、第１の実施形態と同様にして、各ＨＥＭＴ１をピンセット等でピックアップし、ペースト２２を用いてパッケージ内の実装基板２１に実装する（図４Ｅ参照）。 Thereafter, in the same manner as in the first embodiment, each HEMT 1 is picked up with tweezers or the like and mounted on the mounting substrate 21 in the package using the paste 22 (see FIG. 4E).

このようにして、第２の実施形態によっても、図１及び図２に示すＧａＮ系ＨＥＭＴ実装体が得られる。 In this manner, the GaN-based HEMT mounting body shown in FIGS. 1 and 2 is also obtained by the second embodiment.

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＨＥＭＴ１を製造する方法が第１及び第２の実施形態と相違している。図７Ａ乃至図７Ｅは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体の製造方法を工程順に示す断面図である。 (Third embodiment)
Next, a third embodiment will be described. The third embodiment is different from the first and second embodiments in the method for manufacturing the HEMT 1. 7A to 7E are cross-sectional views showing a method of manufacturing a GaN-based HEMT (compound semiconductor device) mounting body according to the third embodiment in the order of steps.

第３の実施形態では、先ず、第１の実施形態と同様に、電極層６の形成までの処理を行う（図４Ａ参照）。次いで、図７Ａに示すように、電極層６上に、接着剤４２を用いて支持基板４１を貼り付ける。例えば、支持基板４１の厚さは５００μｍ程度である。支持基板４１は透明であることが好ましい。 In the third embodiment, first, similarly to the first embodiment, processing up to the formation of the electrode layer 6 is performed (see FIG. 4A). Next, as shown in FIG. 7A, a support substrate 41 is bonded onto the electrode layer 6 using an adhesive 42. For example, the thickness of the support substrate 41 is about 500 μm. The support substrate 41 is preferably transparent.

その後、サファイア基板３１等を、例えば熱りん酸に浸漬する。この結果、図７Ｂに示すように、アンドープのＡｌＮ層３２が徐々に除去されていく。そして、ＡｌＮ層３２が消失すると、図７Ｃに示すように、支持基板４１に支持されている電極層６、活性層５、ＧａＮ層４、ｎ型ＧａＮ層３及びｐ型ＧａＮ層２の積層体がサファイア基板３１から分離される。 Thereafter, the sapphire substrate 31 and the like are immersed in, for example, hot phosphoric acid. As a result, as shown in FIG. 7B, the undoped AlN layer 32 is gradually removed. When the AlN layer 32 disappears, as shown in FIG. 7C, a stacked body of the electrode layer 6, the active layer 5, the GaN layer 4, the n-type GaN layer 3, and the p-type GaN layer 2 supported by the support substrate 41. Is separated from the sapphire substrate 31.

続いて、図７Ｄに示すように、ダイシングライン３３に沿って、支持基板４１及び上記の積層体を切断し、個々のチップのサイズに細分化（ダイシング）する。この切断では、例えばダイヤモンド・ソー等を用いる。 Subsequently, as shown in FIG. 7D, the support substrate 41 and the laminated body are cut along the dicing line 33 and subdivided into individual chip sizes (dicing). In this cutting, for example, a diamond saw or the like is used.

次いで、溶剤を用いて接着剤４２の接着力を低下させ、図７Ｅに示すように、ＨＥＭＴ１を支持基板４１から分離する。 Next, the adhesive force of the adhesive 42 is reduced using a solvent, and the HEMT 1 is separated from the support substrate 41 as shown in FIG. 7E.

このようにして、第３の実施形態によっても、図１及び図２に示すＧａＮ系ＨＥＭＴ実装体が得られる。 In this manner, the GaN-based HEMT mounting body shown in FIGS. 1 and 2 is also obtained by the third embodiment.

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＨＥＭＴ１を製造する方法が第１〜第３の実施形態と相違している。図８Ａ乃至図８Ｃは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体の製造方法を工程順に示す断面図である。 (Fourth embodiment)
Next, a fourth embodiment will be described. The fourth embodiment is different from the first to third embodiments in the method for manufacturing the HEMT 1. 8A to 8C are cross-sectional views illustrating a method of manufacturing a GaN-based HEMT (compound semiconductor device) mounting body according to the fourth embodiment in the order of steps.

第４の実施形態では、先ず、第３の実施形態と同様に、支持基板４１の接着までの処理を行う（図７Ａ参照）。次いで、図８Ａに示すように、ダイシングライン３３に沿って、サファイア基板３１、ＡｌＮ層３２、ｐ型ＧａＮ層２及びｎ型ＧａＮ層３に溝３５を形成する。溝３５の形成では、例えばダイヤモンド・ソー等を用いた機械的加工を行う。溝３５の形成の前にサファイア基板３１の裏面を研削して、サファイア基板３１を薄くしておいてもよい。溝３５がＧａＮ層４の途中まで達していてもよい。 In the fourth embodiment, first, similarly to the third embodiment, processing up to the adhesion of the support substrate 41 is performed (see FIG. 7A). Next, as shown in FIG. 8A, grooves 35 are formed in the sapphire substrate 31, the AlN layer 32, the p-type GaN layer 2, and the n-type GaN layer 3 along the dicing line 33. In forming the groove 35, for example, mechanical processing using a diamond saw or the like is performed. Before forming the groove 35, the back surface of the sapphire substrate 31 may be ground to make the sapphire substrate 31 thinner. The groove 35 may reach the middle of the GaN layer 4.

その後、サファイア基板３１等を、例えば熱りん酸に浸漬する。この結果、図８Ｂに示すように、アンドープのＡｌＮ層３２がその露出している面から徐々に除去されていく。そして、ＡｌＮ層３２が消失すると、図８Ｃに示すように、支持基板４１に支持されている電極層６、活性層５、ＧａＮ層４、ｎ型ＧａＮ層３及びｐ型ＧａＮ層２の積層体がサファイア基板３１から分離される。 Thereafter, the sapphire substrate 31 and the like are immersed in, for example, hot phosphoric acid. As a result, as shown in FIG. 8B, the undoped AlN layer 32 is gradually removed from the exposed surface. When the AlN layer 32 disappears, as shown in FIG. 8C, a stacked body of the electrode layer 6, the active layer 5, the GaN layer 4, the n-type GaN layer 3, and the p-type GaN layer 2 supported by the support substrate 41. Is separated from the sapphire substrate 31.

その後、第３の実施形態と同様に、細分化等を行うことによりＨＥＭＴ１を取得し、更に、第１の実施形態と同様にして、各ＨＥＭＴ１をピンセット等でピックアップし、ペースト２２を用いてパッケージ内の実装基板２１に実装する（図４Ｅ参照）。 Thereafter, as in the third embodiment, the HEMT 1 is obtained by performing segmentation and the like, and further, each HEMT 1 is picked up with tweezers or the like and packaged using the paste 22 as in the first embodiment. It is mounted on the mounting board 21 (see FIG. 4E).

このようにして、第４の実施形態によっても、図１及び図２に示すＧａＮ系ＨＥＭＴ実装体が得られる。 In this manner, the GaN-based HEMT mounting body shown in FIGS. 1 and 2 can be obtained also by the fourth embodiment.

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態では、サファイア基板３１とｐ型ＧａＮ層２との間に設ける層が第４の実施形態と相違している。図９は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体の製造方法を示す断面図である。 (Fifth embodiment)
Next, a fifth embodiment will be described. In the fifth embodiment, a layer provided between the sapphire substrate 31 and the p-type GaN layer 2 is different from the fourth embodiment. FIG. 9 is a cross-sectional view illustrating a method for manufacturing a GaN-based HEMT (compound semiconductor device) mounting body according to the fifth embodiment.

図９に示すように、第５の実施形態では、第１〜第４の実施形態におけるアンドープのＡｌＮ層３２に代えて、分離層としてＩｎＧａＮ層３６を用いる。ＩｎＧａＮ層３６は、光電気化学（ＰＥＣ：photo electro chemical）エッチングにより除去することができる。そこで、第５の実施形態では、第１〜第４の実施形態における熱りん酸を用いたＡｌＮ層３２のウェットエッチングに代えて、光電気化学エッチングによるＩｎＧａＮ層３６の除去を行う。他の処理は、第１〜第４の実施形態と同様である。 As shown in FIG. 9, in the fifth embodiment, instead of the undoped AlN layer 32 in the first to fourth embodiments, an InGaN layer 36 is used as a separation layer. The InGaN layer 36 can be removed by photoelectrochemical (PEC) etching. Therefore, in the fifth embodiment, the InGaN layer 36 is removed by photoelectrochemical etching instead of wet etching of the AlN layer 32 using hot phosphoric acid in the first to fourth embodiments. Other processes are the same as those in the first to fourth embodiments.

このような第５の実施形態によっても、図１及び図２に示すＧａＮ系ＨＥＭＴ実装体が得られる。 Also according to the fifth embodiment, the GaN-based HEMT mounting body shown in FIGS. 1 and 2 can be obtained.

なお、いずれの実施形態においても、サファイア基板３１に代えて、シリコン基板、ＳｉＣ基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。また、これらの基板は、導電性、半絶縁性又は絶縁性のいずれであってもよい。ＳｉＣ基板は高価であるが、第２及び第３の実施形態ではＳｉＣ基板の加工は必要とされないため、再利用が可能である。 In any of the embodiments, a silicon substrate, a SiC substrate, a GaN substrate, a GaAs substrate, or the like may be used instead of the sapphire substrate 31. In addition, these substrates may be conductive, semi-insulating, or insulating. Although the SiC substrate is expensive, the processing of the SiC substrate is not required in the second and third embodiments, and can be reused.

また、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極１１ｓ及びドレイン電極１１ｄの形成後の熱処理を省略してもよい。また、ゲート電極１１ｇに対して熱処理を行ってもよい。 Further, the structures of the gate electrode 11g, the source electrode 11s, and the drain electrode 11d are not limited to those of the above-described embodiment. For example, these may be composed of a single layer. Moreover, these formation methods are not limited to the lift-off method. Furthermore, if ohmic characteristics can be obtained, the heat treatment after the formation of the source electrode 11s and the drain electrode 11d may be omitted. Further, heat treatment may be performed on the gate electrode 11g.

また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。また、ＨＥＭＴの構造として、ショットキー型に代えてＭＩＳ（metal insulator semiconductor）型を採用してもよい。 Further, the thickness and material of each layer are not limited to those of the above-described embodiment. Further, as the HEMT structure, a MIS (metal insulator semiconductor) type may be adopted instead of the Schottky type.

次に、本願発明者らが行ったシミュレーションについて説明する。このシミュレーションでは、ＧａＮ層の厚さと高周波特性との関係について検証した。図１０（ａ）は、シミュレーションの対象の構造を示す断面図であり、図１０（ｂ）は、シミュレーションの結果を示すグラフである。 Next, a simulation performed by the present inventors will be described. In this simulation, the relationship between the thickness of the GaN layer and the high frequency characteristics was verified. FIG. 10A is a cross-sectional view showing a structure to be simulated, and FIG. 10B is a graph showing the result of the simulation.

図１０（ａ）に示すように、シミュレーションの対象には、ＧａＮ層５４、電子走行層５７、電子供給層５８及び保護層５９が、第１の実施形態のＧａＮ層４、電子走行層７、電子供給層８及び保護層９と同様に設けられている。また、ゲート電極６１ｇ、ソース電極６１ｓ、ドレイン電極６１ｄ及びＳｉＮ膜６０が、第１の実施形態のゲート電極１１ｇ、ソース電極１１ｓ、ドレイン電極１１ｄ及びＳｉＮ膜１０と同様に設けられている。そして、このように構成されたＨＥＭＴが、ペースト７２を用いて実装基板７１に実装されている。なお、実装基板７１の抵抗率は０．０５Ω・ｃｍである。この値はｎ型ＳｉＣ基板のものと同程度である。また、ゲート幅は３６ｍｍである。 As shown in FIG. 10A, the simulation target includes the GaN layer 54, the electron transit layer 57, the electron supply layer 58, and the protective layer 59, the GaN layer 4, the electron transit layer 7 of the first embodiment, It is provided similarly to the electron supply layer 8 and the protective layer 9. Further, the gate electrode 61g, the source electrode 61s, the drain electrode 61d, and the SiN film 60 are provided similarly to the gate electrode 11g, the source electrode 11s, the drain electrode 11d, and the SiN film 10 of the first embodiment. The HEMT configured as described above is mounted on the mounting substrate 71 using the paste 72. Note that the resistivity of the mounting substrate 71 is 0.05 Ω · cm. This value is comparable to that of an n-type SiC substrate. The gate width is 36 mm.

図１０（ｂ）に示すように、ＧａＮ層５４の厚さが１０μｍ以上であれば高い利得を得ることができ、１５μｍ以上であれば高い利得を安定して得ることができる。 As shown in FIG. 10B, a high gain can be obtained if the thickness of the GaN layer 54 is 10 μm or more, and a high gain can be stably obtained if the thickness is 15 μm or more.

次に、本願発明者らが行った実験について説明する。この実験では、ＧａＮ層の厚さと活性層の結晶性との関係について検証した。図１１は、実験の結果を示すグラフである。図１１の縦軸は、ＧａＮの（０００２）面からのＸ線回折の半値幅を示しており、単位はａｒｃｓｅｃである。Ｘ線回折の半値幅は、結晶中に存在する転位の密度によって変化し、転位が少ない程、半値幅は狭くなる。 Next, experiments conducted by the inventors will be described. In this experiment, the relationship between the thickness of the GaN layer and the crystallinity of the active layer was verified. FIG. 11 is a graph showing the results of the experiment. The vertical axis in FIG. 11 indicates the half-value width of X-ray diffraction from the (0002) plane of GaN, and the unit is arcsec. The full width at half maximum of X-ray diffraction varies depending on the density of dislocations present in the crystal. The smaller the dislocation, the narrower the full width at half maximum.

図１１に示すように、サファイア基板上に成長させたＧａＮ層の厚さが３０μｍ以上であれば、ＳｉＣ基板上にエピタキシャル成長させたＧａＮ層と同等以上の結晶性が得られることが判明した。 As shown in FIG. 11, it was found that when the thickness of the GaN layer grown on the sapphire substrate is 30 μm or more, crystallinity equivalent to or higher than that of the GaN layer epitaxially grown on the SiC substrate can be obtained.

第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）実装体の構造を示す断面図である。It is sectional drawing which shows the structure of the GaN-type HEMT (compound semiconductor device) mounting body which concerns on 1st Embodiment. 第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。1 is a layout diagram showing a structure of a GaN-based HEMT according to a first embodiment. 第１の実施形態に係るＧａＮ系ＨＥＭＴのバンド構造を示すバンド図である。It is a band figure which shows the band structure of GaN-type HEMT which concerns on 1st Embodiment. 第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 1st Embodiment. 図４Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 4B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 4A. 図４Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。4B is a cross-sectional view illustrating a method of manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 4B. 図４Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。4C is a cross-sectional view illustrating a method of manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 4C. 図４Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。4D is a cross-sectional view illustrating a method of manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 4D. 活性層５及び電極層６の形成方法を示す断面図である。3 is a cross-sectional view showing a method for forming an active layer 5 and an electrode layer 6. FIG. 図５Ａに引き続き、活性層５及び電極層６の形成方法を示す断面図である。It is sectional drawing which shows the formation method of the active layer 5 and the electrode layer 6 following FIG. 5A. 図５Ｂに引き続き、活性層５及び電極層６の形成方法を示す断面図である。5B is a cross-sectional view illustrating a method for forming the active layer 5 and the electrode layer 6 following FIG. 5B. 図５Ｃに引き続き、活性層５及び電極層６の形成方法を示す断面図である。It is sectional drawing which shows the formation method of the active layer 5 and the electrode layer 6 following FIG. 5C. 図５Ｄに引き続き、活性層５及び電極層６の形成方法を示す断面図である。It is sectional drawing which shows the formation method of the active layer 5 and the electrode layer 6 following FIG. 5D. 第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 2nd Embodiment. 図６Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 6B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the second embodiment following FIG. 6A. 図６Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 6B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the second embodiment following FIG. 6B. 第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 3rd Embodiment. 図７Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 7B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7A. 図７Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 7B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7B. 図７Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。7C is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7C. 図７Ｄに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 7D is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7D. 第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 4th Embodiment. 図８Ａに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing the GaN-type HEMT which concerns on 4th Embodiment following FIG. 8A. 図８Ｂに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 9B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the fourth embodiment, following FIG. 8B. 第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 5th Embodiment. シミュレーションの対象の構造及び結果を示す図である。It is a figure which shows the structure and result of the object of simulation. 実験の結果を示す図である。It is a figure which shows the result of experiment.

符号の説明Explanation of symbols

１：ＨＥＭＴ
２：ｐ型ＧａＮ層
３：ｎ型ＧａＮ層
４：ＧａＮ層
５：活性層
６：電極層
７：電子走行層
８：電子供給層
９：保護層
１０：ＳｉＮ膜
１０ａ：開口部
１１ｄ：ドレイン電極
１１ｇ：ゲート電極
１１ｓ：ソース電極
２１：実装基板
２２：ペースト
３１：サファイア基板
３２：ＡｌＮ層
３３：ダイシングライン
３４、３５：溝
３６：ＩｎＧａＮ層
４１：支持基板
４２：接着剤 1: HEMT
2: p-type GaN layer 3: n-type GaN layer 4: GaN layer 5: active layer 6: electrode layer 7: electron transit layer 8: electron supply layer 9: protective layer 10: SiN film 10a: opening 11d: drain electrode 11 g: Gate electrode 11 s: Source electrode 21: Mounting substrate 22: Paste 31: Sapphire substrate 32: AlN layer 33: Dicing line 34, 35: Groove 36: InGaN layer 41: Support substrate 42: Adhesive

Claims

第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、空乏化された第２導電型の第２の半導体層と、
前記第２の半導体層上に形成された第３の半導体層と、
前記第３の半導体層上に形成された活性層と、
前記活性層上に形成された電極層と、
を有し、
前記第１の半導体層は、ｐ型ＧａＮ層であり、
前記第２の半導体層は、ｎ型ＧａＮ層であることを特徴とする化合物半導体装置。 A first semiconductor layer of a first conductivity type;
A depleted second conductivity type second semiconductor layer formed on the first semiconductor layer;
A third semiconductor layer formed on the second semiconductor layer;
An active layer formed on the third semiconductor layer;
An electrode layer formed on the active layer;
I have a,
The first semiconductor layer is a p-type GaN layer;
It said second semiconductor layer, n-type GaN Sodea Rukoto compound wherein a.

前記第３の半導体層の厚さは、３０μｍ以上であることを特徴とする請求項１に記載の化合物半導体装置。 The compound semiconductor device according to claim 1, wherein a thickness of the third semiconductor layer is 30 μm or more.

前記第１の半導体層側から実装基板に実装されることを特徴とする請求項１又は２に記載の化合物半導体装置。 The compound semiconductor device according to claim 1, wherein the compound semiconductor device is mounted on a mounting substrate from the first semiconductor layer side.

前記第３の半導体層は、アンドープのＧａＮ層であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。 Before Symbol third semiconductor layer, a compound semiconductor device according to any one of claims 1 to 3, characterized in that an undoped GaN layer.

前記第３の半導体層は、厚さが３０μｍ以上のアンドープのＧａＮ層であり、
前記活性層は、
前記ＧａＮ層上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。 The third semiconductor layer is an undoped GaN layer having a thickness of 30 μm or more;
The active layer is
An electron transit layer formed above the GaN layer;
An electron supply layer formed above the electron transit layer;
The compound semiconductor device according to claim 1, comprising:

基板上に分離層を形成する工程と、
前記分離層上に第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層上に、空乏化された第２導電型の第２の半導体層を形成する工程と、
前記第２の半導体層上に、第３の半導体層を形成する工程と、
前記第３の半導体層上に、活性層を形成する工程と、
前記活性層上に、電極層を形成する工程と、
前記分離層を除去する工程と、
を有し、
前記第１の半導体層は、ｐ型ＧａＮ層であり、
前記第２の半導体層は、ｎ型ＧａＮ層であることを特徴とする化合物半導体装置の製造方法。 Forming a separation layer on the substrate;
Forming a first semiconductor layer of a first conductivity type on the separation layer;
Forming a depleted second conductivity type second semiconductor layer on the first semiconductor layer;
Forming a third semiconductor layer on the second semiconductor layer;
Forming an active layer on the third semiconductor layer;
Forming an electrode layer on the active layer;
Removing the separation layer;
I have a,
The first semiconductor layer is a p-type GaN layer;
Said second semiconductor layer, the manufacturing method of a compound semiconductor device comprising an n-type GaN Sodea Rukoto.

前記分離層として、ＡｌＮ層又はＩｎＧａＮ層を形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 6, wherein an AlN layer or an InGaN layer is formed as the separation layer.