JP6907974B2 - Semiconductor device - Google Patents

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Description

本発明は、基板の上に、窒化ガリウム（以下では、単にＧａＮという）や窒化アルミニウムガリウム（以下では、単にＡｌＧａＮという）を積層する等、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関するものである。 In the present invention, a first GaN-based semiconductor layer and a second GaN-based semiconductor, such as laminating gallium nitride (hereinafter, simply referred to as GaN) or aluminum gallium nitride (hereinafter, simply referred to as AlGaN) on a substrate, are used. It relates to a semiconductor device having a heterojunction structure with layers.

従来より、ヘテロジャンクション構造を備えた横型のスイッチングデバイスとして、ＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が提案されている（例えば、特許文献１参照）。 Conventionally, HEMT (High electron mobility transistor) has been proposed as a horizontal switching device having a heterojunction structure (see, for example, Patent Document 1).

例えば、この半導体装置では、基板上に、電子走行層と電子供給層とで構成されるヘテロジャンクション構造が形成されており、電子走行層側に２ＤＥＧ（すなわち、２次元電子ガス）キャリアが形成されている。電子供給層には、２ＤＥＧキャリアを分断するように凹部が形成されている。そして、凹部内にゲート絶縁膜を介してゲート電極が配置されることでＭＯＳ（Metal Oxide Semiconductorの略)ゲート構造が構成されている。また、電子供給層上には、ゲート電極を挟むようにソース電極およびドレイン電極が形成されている。 For example, in this semiconductor device, a heterojunction structure composed of an electron traveling layer and an electron supply layer is formed on a substrate, and a 2DEG (that is, two-dimensional electron gas) carrier is formed on the electron traveling layer side. ing. A recess is formed in the electron supply layer so as to divide the 2DEG carrier. A MOS (abbreviation of Metal Oxide Semiconductor) gate structure is formed by arranging gate electrodes in the recesses via a gate insulating film. Further, a source electrode and a drain electrode are formed on the electron supply layer so as to sandwich the gate electrode.

そして、電子走行層と基板との間には、電子走行層から電子が基板側へと抜け出ることを抑制し、基板側から電子走行層へと電子が抜け出ることを抑制するためのリーク抑制層が形成されている。 Then, between the electron traveling layer and the substrate, there is a leak suppressing layer for suppressing the escape of electrons from the electron traveling layer to the substrate side and suppressing the escape of electrons from the substrate side to the electron traveling layer. It is formed.

このような半導体装置では、ゲート電極にＭＯＳゲート構造における閾値電圧（以下では、単に閾値電圧という）未満のゲート電圧が印加されている場合には、ソース電極とドレイン電極との間に電流が流れないオフ状態となる。そして、半導体装置は、ゲート電極に閾値電圧以上のゲート電圧が印加されると、電子走行層のうちのゲート電極の近傍にチャネルが形成され、ソース電極とドレイン電極との間に電流が流れるオン状態となる。 In such a semiconductor device, when a gate voltage lower than the threshold voltage in the MOS gate structure (hereinafter, simply referred to as a threshold voltage) is applied to the gate electrode, a current flows between the source electrode and the drain electrode. There is no off state. Then, in the semiconductor device, when a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode, a channel is formed in the vicinity of the gate electrode in the electron traveling layer, and a current flows between the source electrode and the drain electrode. It becomes a state.

また、上記半導体装置では、リーク抑制層によって電子走行層と基板との間で電子が移動することが抑制される。このため、上記半導体装置では、基板を介したソース電極とドレイン電極との間のリーク電流が増加することを抑制できる。 Further, in the above-mentioned semiconductor device, the leakage suppression layer suppresses the movement of electrons between the electron traveling layer and the substrate. Therefore, in the above-mentioned semiconductor device, it is possible to suppress an increase in the leakage current between the source electrode and the drain electrode via the substrate.

特開２０１４−９３３０５号公報Japanese Unexamined Patent Publication No. 2014-93305

しかしながら、上記のような半導体装置では、オフ状態では、ドレイン電極に高電界が印加された状態となる。このため、上記のような半導体装置では、オフ状態では、リーク抑制層からホールが発生し、当該ホールがゲート電極の近傍に蓄積される可能性がある。この場合、ゲート電極のゲート電位がホールによって変動することにより、閾値電圧が変動してしまう。つまり、半導体装置の特性が変動してしまう。 However, in the above-mentioned semiconductor device, in the off state, a high electric field is applied to the drain electrode. Therefore, in the above-mentioned semiconductor device, in the off state, holes may be generated from the leak suppression layer, and the holes may be accumulated in the vicinity of the gate electrode. In this case, the gate potential of the gate electrode fluctuates depending on the hole, so that the threshold voltage fluctuates. That is, the characteristics of the semiconductor device fluctuate.

本発明は上記点に鑑み、基板を介したリーク電流が増加することを抑制しつつ、閾値電圧が変動することを抑制できる半導体装置を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor device capable of suppressing fluctuations in the threshold voltage while suppressing an increase in leakage current through a substrate.

上記目的を達成するための請求項１では、スイッチングデバイスが形成された半導体装置であって、基板（１）と、基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（５）および第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（６）を有し、第２のＧａＮ系半導体層が部分的に除去されることで凹部（９）が形成されたチャネル形成層（７）と、凹部内に形成されたゲート絶縁膜（１０）およびゲート絶縁膜の上に形成されたゲート電極（１１）にて構成されるゲート構造と、チャネル形成層上において、ゲート構造を挟んで配置されたソース電極（１２）およびドレイン電極（１３）と、第１のＧａＮ系半導体層と基板との間に配置され、Ｐ型の不純物がドープされた第３のＧａＮ系半導体層（３）と、を備え、第３のＧａＮ系半導体層と第１のＧａＮ系半導体層との間には、Ｎ型の第４のＧａＮ系半導体層（４）が配置されており、第４のＧａＮ系半導体層は、不純物濃度が３．００×１０ １７ ｃｍ −３ 以下とされている。 The first aspect of claim 1 for achieving the above object is a semiconductor device on which a switching device is formed, which is a semiconductor device (1) and a first GaN-based semiconductor layer formed on the substrate and forming a heterojunction structure (1). It has a second GaN-based semiconductor layer (6) that has a larger band gap energy than the 5) and the first GaN-based semiconductor layer and constitutes an electron supply unit, and the second GaN-based semiconductor layer is partially removed. It is composed of a channel forming layer (7) in which a recess (9) is formed, a gate insulating film (10) formed in the recess, and a gate electrode (11) formed on the gate insulating film. Gate structure, source electrodes (12) and drain electrodes (13) arranged across the gate structure on the channel forming layer, and P-type arranged between the first GaN-based semiconductor layer and the substrate. A third GaN-based semiconductor layer (3) doped with the above impurities is provided, and an N-type fourth GaN-based semiconductor layer is provided between the third GaN-based semiconductor layer and the first GaN-based semiconductor layer. The semiconductor layer (4) is arranged , and the fourth GaN-based semiconductor layer has an impurity concentration of 3.00 × 10 17 cm -3 or less .

これによれば、リーク抑制層となる第３のＧａＮ系半導体層に発生するホールは、第４のＧａＮ系半導体層中の電子と再結合して消滅し易くなり、ゲート電極の近傍に蓄積し難くなる。したがって、閾値電圧が変動することを抑制でき、半導体装置の特性が変化することを抑制できる。また、リーク抑制層が配置されているため、基板を介したリーク電流が増加することも抑制できる。 According to this, the holes generated in the third GaN-based semiconductor layer, which is the leak suppression layer, easily recombine with the electrons in the fourth GaN-based semiconductor layer and disappear, and accumulate in the vicinity of the gate electrode. It becomes difficult. Therefore, fluctuations in the threshold voltage can be suppressed, and changes in the characteristics of the semiconductor device can be suppressed. Further, since the leak suppression layer is arranged, it is possible to suppress an increase in the leakage current through the substrate.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.

第１実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 1st Embodiment. 図１に示す半導体装置のオフ状態を示す模式図である。It is a schematic diagram which shows the off state of the semiconductor device shown in FIG. Ｎ−ＧａＮ層の不純物濃度とホール濃度との関係に関するシミュレーション結果を示す図である。It is a figure which shows the simulation result about the relationship between the impurity concentration and the hole concentration of an N-GaN layer. Ｎ−ＧａＮ層の不純物濃度とリーク電流との関係に関するシミュレーション結果を示す図である。It is a figure which shows the simulation result about the relationship between the impurity concentration of the N-GaN layer and the leakage current. Ｎ−ＧａＮ層の不純物濃度とリーク電流との関係に関するシミュレーション結果を示す図である。It is a figure which shows the simulation result about the relationship between the impurity concentration of the N-GaN layer and the leakage current. Ｎ−ＧａＮ層の不純物濃度とホール濃度との関係に関するシミュレーション結果を示す図である。It is a figure which shows the simulation result about the relationship between the impurity concentration and the hole concentration of an N-GaN layer.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態の半導体装置について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。 (First Embodiment)
The semiconductor device of the first embodiment will be described with reference to the drawings. The semiconductor device of this embodiment is configured to include a horizontal HEMT as a switching device.

半導体装置は、基板１を備え、基板１上にバッファ層２が形成されている。基板１は、Ｓｉ（１１１）やＳｉＣといった半導体材料等の導電性材料によって構成されている。バッファ層２は、基板１の上に後述するリーク抑制層３を結晶性良く成膜するためのものである。但し、基板１の上に結晶性良くリーク抑制層３を成膜できる場合には、バッファ層２は無くてもよい。なお、ここでの結晶性とは、リーク抑制層３中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。 The semiconductor device includes a substrate 1, and a buffer layer 2 is formed on the substrate 1. The substrate 1 is made of a conductive material such as a semiconductor material such as Si (111) or SiC. The buffer layer 2 is for forming a leak suppressing layer 3 described later on the substrate 1 with good crystallinity. However, the buffer layer 2 may be omitted if the leak suppression layer 3 can be formed on the substrate 1 with good crystallinity. The crystallinity here means defects, dislocations, and the like in the leak suppression layer 3 that affect the electrical and optical characteristics.

バッファ層２上には、Ｐ型の不純物がドープされたＧａＮ層で構成されるリーク抑制層３が形成されている。ここで、Ｐ型の不純物がドープされたＧａＮ層とは、言い換えると、電子をトラップし易い準位とされたＧａＮ層のことである。そして、リーク抑制層３上には、Ｎ型の不純物がドープされたＧａＮ層（以下では、Ｎ−ＧａＮ層という）４が積層されている。なお、本実施形態では、リーク抑制層３が第３のＧａＮ系半導体層に相当している。 A leak suppression layer 3 composed of a GaN layer doped with P-type impurities is formed on the buffer layer 2. Here, the GaN layer doped with P-type impurities is, in other words, a GaN layer having a level that easily traps electrons. A GaN layer (hereinafter referred to as an N-GaN layer) 4 doped with N-type impurities is laminated on the leak suppression layer 3. In this embodiment, the leak suppression layer 3 corresponds to the third GaN-based semiconductor layer.

Ｎ−ＧａＮ層４上には、ＧａＮ層５が形成されており、ＧａＮ層５上には、ＡｌＧａＮ層６が形成されている。そして、ＧａＮ層５とＡｌＧａＮ層６とによってヘテロジャンクション構造が構成されている。半導体装置は、これらＧａＮ層５およびＡｌＧａＮ層６をチャネル形成層７とし、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層５側に、ピエゾ効果および分極効果によって２ＤＥＧキャリア８が誘起され、その領域がキャリアの流れるチャネルとなることで動作する。なお、本実施形態では、Ｎ−ＧａＮ層４が第４のＧａＮ系半導体層に相当している。 A GaN layer 5 is formed on the N-GaN layer 4, and an AlGaN layer 6 is formed on the GaN layer 5. A heterojunction structure is formed by the GaN layer 5 and the AlGaN layer 6. In the semiconductor device, these GaN layer 5 and AlGaN layer 6 are used as the channel forming layer 7, and 2DEG carriers 8 are induced on the GaN layer 5 side of the AlGaN / GaN interface by the piezo effect and the polarization effect, and the region is the channel through which the carriers flow. It works by becoming. In this embodiment, the N-GaN layer 4 corresponds to the fourth GaN-based semiconductor layer.

ＧａＮ層５は、第１のＧａＮ系半導体材料で構成され、ドリフト領域として作動する電子走行層を構成する。なお、本実施形態では、ＧａＮ層５が第１のＧａＮ系半導体層に相当する。 The GaN layer 5 is made of a first GaN-based semiconductor material and constitutes an electron traveling layer that operates as a drift region. In this embodiment, the GaN layer 5 corresponds to the first GaN-based semiconductor layer.

ＡｌＧａＮ層６は、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな第２のＧａＮ系半導体材料で構成されたものであり、電子供給部を構成する。なお、本実施形態では、ＡｌＧａＮ層６が第２のＧａＮ系半導体層に相当する。 The AlGaN layer 6 is made of a second GaN-based semiconductor material having a bandgap energy larger than that of the first GaN-based semiconductor material, and constitutes an electron supply unit. In this embodiment, the AlGaN layer 6 corresponds to the second GaN-based semiconductor layer.

また、ＡｌＧａＮ層６には、ゲート領域と対応する部分が部分的に除去されることで凹部（すなわち、リセス部）９が形成されている。これにより、２ＤＥＧキャリア８は、凹部９によって分断されている。なお、本実施形態では、凹部９は、ＧａＮ層５におけるＡｌＧａＮ層６側の表層部も除去するように形成されている。 Further, in the AlGaN layer 6, a recess (that is, a recess portion) 9 is formed by partially removing a portion corresponding to the gate region. As a result, the 2DEG carrier 8 is divided by the recess 9. In the present embodiment, the recess 9 is formed so as to remove the surface layer portion of the GaN layer 5 on the AlGaN layer 6 side.

ＡｌＧａＮ層６が除去された凹部９内には、ゲート絶縁膜１０が成膜されている。そして、ゲート絶縁膜１０上には、ゲート電極１１が形成されている。これにより、ＭＯＳゲート構造が構成されている。なお、本実施形態では、ゲート絶縁膜１０は、シリコン酸化膜（すなわち、ＳｉＯ２）等によって構成されており、ゲート電極１１は、アルミニウムまたは不純物がドープされたポリシリコン等によって構成されている。 A gate insulating film 10 is formed in the recess 9 from which the AlGaN layer 6 has been removed. A gate electrode 11 is formed on the gate insulating film 10. As a result, a MOS gate structure is formed. In the present embodiment, the gate insulating film 10 is made of silicon oxide film (that is, SiO 2 ) or the like, and the gate electrode 11 is made of aluminum or polysilicon doped with impurities.

ＡｌＧａＮ層６の表面には、ゲート電極１１を挟むようにソース電極１２およびドレイン電極１３が形成されている。なお、ソース電極１２およびドレイン電極１３は、ＡｌＧａＮ層６にオーミック接触するように形成されている。 A source electrode 12 and a drain electrode 13 are formed on the surface of the AlGaN layer 6 so as to sandwich the gate electrode 11. The source electrode 12 and the drain electrode 13 are formed so as to make ohmic contact with the AlGaN layer 6.

以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の作動について説明する。上記半導体装置は、ゲート電極１１に印加されるゲート電圧が制御されることによってスイッチング動作を行う。 The above is the configuration of the semiconductor device in this embodiment. Next, the operation of the semiconductor device will be described. The semiconductor device performs a switching operation by controlling the gate voltage applied to the gate electrode 11.

まず、上記半導体装置は、ゲート電極１１に印加されるゲート電圧の大きさに関わらず、ＧａＮ／ＡｌＧａＮ界面におけるＧａＮ層５側に、ピエゾ効果および分極効果により２ＤＥＧキャリア８が誘起される。なお、凹部９が形成されている部分では、ＡｌＧａＮ層６が除去されているため、２ＤＥＧキャリア８は誘起されていない。 First, in the above semiconductor device, the 2DEG carrier 8 is induced on the GaN layer 5 side at the GaN / AlGaN interface by the piezo effect and the polarization effect regardless of the magnitude of the gate voltage applied to the gate electrode 11. Since the AlGaN layer 6 is removed in the portion where the recess 9 is formed, the 2DEG carrier 8 is not induced.

そして、ゲート電極１１に閾値電圧以上のゲート電圧が印加される前では、凹部９の底部に２ＤＥＧキャリア８が形成されていないため、ドレイン電極１３に高電圧が印加されてもソース電極１２とドレイン電極１３との間に電流は流れない。つまり、ゲート電極１１に閾値電圧以上のゲート電圧が印加されていない場合には、半導体装置はオフ状態となる。 Since the 2DEG carrier 8 is not formed at the bottom of the recess 9 before the gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 11, the source electrode 12 and the drain are drained even if a high voltage is applied to the drain electrode 13. No current flows between the electrode 13 and the electrode 13. That is, when a gate voltage equal to or higher than the threshold voltage is not applied to the gate electrode 11, the semiconductor device is turned off.

そして、ゲート電極１１に閾値電圧以上のゲート電圧が印加されると、ＧａＮ層５のうちの凹部９と接する部分に電子が誘起されてチャネルが形成される。これにより、半導体装置は、２ＤＥＧキャリア８および電子によって形成されたチャネルを通じてソース電極１２とドレイン電極１３との間に電流が流れるオン状態となる。 When a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 11, electrons are induced in the portion of the GaN layer 5 in contact with the recess 9 to form a channel. As a result, the semiconductor device is turned on in which a current flows between the source electrode 12 and the drain electrode 13 through the channel formed by the 2DEG carrier 8 and the electrons.

このように、本実施形態の半導体装置は、閾値電圧以上のゲート電圧が印加されていない場合にオフ状態となり、閾値電圧以上のゲート電圧が印加されている場合オン状態となるノーマリオフ型の半導体装置となる。 As described above, the semiconductor device of the present embodiment is a normally-off type semiconductor device that turns off when a gate voltage equal to or higher than the threshold voltage is not applied and turns on when a gate voltage equal to or higher than the threshold voltage is applied. It becomes.

ここで、上記半導体装置では、基板１とＧａＮ層５との間にＰ型の不純物がドープされたリーク抑制層３が配置されている。言い換えると、基板１とＧａＮ層５との間には、電子がトラップされ易い準位とされたリーク抑制層３が配置されている。このため、ＧａＮ層５と基板１またはバッファ層２との間で電子が移動することを抑制できる。したがって、ソース電極１２とドレイン電極１３との間において、基板１またはバッファ層２を介してリーク電流が流れることを抑制できる。 Here, in the semiconductor device, a leak suppression layer 3 doped with P-type impurities is arranged between the substrate 1 and the GaN layer 5. In other words, a leak suppression layer 3 having a level at which electrons are easily trapped is arranged between the substrate 1 and the GaN layer 5. Therefore, it is possible to suppress the movement of electrons between the GaN layer 5 and the substrate 1 or the buffer layer 2. Therefore, it is possible to suppress the leakage current from flowing between the source electrode 12 and the drain electrode 13 via the substrate 1 or the buffer layer 2.

しかしながら、上記半導体装置は、オフ状態では、ドレイン電極１３の電位が高くなる。このため、図２に示されるように、リーク抑制層３では、ドレイン電界によってホールが発生する。そして、発生したホールは、ゲート電極１１側へと引き寄せられる。 However, in the above semiconductor device, the potential of the drain electrode 13 becomes high in the off state. Therefore, as shown in FIG. 2, holes are generated in the leak suppression layer 3 due to the drain electric field. Then, the generated hole is attracted to the gate electrode 11 side.

この際、本実施形態では、リーク抑制層３とＧａＮ層５との間にＮ−ＧａＮ層４が配置されているため、リーク抑制層３に発生したホールは、Ｎ−ＧａＮ層４中の電子と再結合して消滅し易くなる。このため、本実施形態では、リーク抑制層３に発生したホールがゲート電極１１の近傍が蓄積することを抑制でき、閾値電圧が変動してしまうことを抑制できる。より詳しくは、閾値電圧が負側に変動してしまうことを抑制できる。なお、図２中では、ホールをｈとして示し、電子をｅとして示している。 At this time, in the present embodiment, since the N-GaN layer 4 is arranged between the leak suppression layer 3 and the GaN layer 5, the holes generated in the leak suppression layer 3 are the electrons in the N-GaN layer 4. It recombines with and easily disappears. Therefore, in the present embodiment, it is possible to suppress the accumulation of holes generated in the leak suppression layer 3 in the vicinity of the gate electrode 11, and it is possible to suppress the fluctuation of the threshold voltage. More specifically, it is possible to prevent the threshold voltage from fluctuating to the negative side. In FIG. 2, holes are shown as h and electrons are shown as e.

そして、本発明者らは、Ｎ−ＧａＮ層４についてさらに詳細な検討を行い、図３および図４に示すシミュレーション結果を得た。なお、図３および図４は、Ｎ−ＧａＮ層４のＧａＮ層５に対する膜厚比（以下では、単にＮ−ＧａＮ層４の膜厚比という）であるＮ−ＧａＮ層／ＧａＮ層を０．１とした場合の結果である。また、図３中のホール濃度は、ＧａＮ層５における凹部９と接する部分のホール濃度のことである。図４中のリーク電流は、オフ状態でソース電極１２とドレイン電極１３との間に流れるリーク電流のことである。そして、図３および図４は、半導体装置をオン状態からオフ状態にして１０００ｓｅｃ経過した時点でのシミュレーション結果である。 Then, the present inventors conducted a more detailed study on the N-GaN layer 4, and obtained the simulation results shown in FIGS. 3 and 4. Note that FIGS. 3 and 4 show the N-GaN layer / GaN layer, which is the film thickness ratio of the N-GaN layer 4 to the GaN layer 5 (hereinafter, simply referred to as the film thickness ratio of the N-GaN layer 4). This is the result when 1. Further, the hole concentration in FIG. 3 is the hole concentration of the portion of the GaN layer 5 in contact with the recess 9. The leak current in FIG. 4 is a leak current that flows between the source electrode 12 and the drain electrode 13 in the off state. Then, FIGS. 3 and 4 show the simulation results when 1000 seconds have passed after the semiconductor device was turned from the on state to the off state.

図３に示されるように、ホール濃度は、Ｎ−ＧａＮ層４の不純物濃度が３．００×１０１６ｃｍ−３以上となると、急峻に低下することが確認される。そして、ホール濃度は、Ｎ−ＧａＮ層４の不純物濃度が９．５０×１０１６ｃｍ−３付近である際に最も低くなり、不純物濃度が９．５０×１０１６ｃｍ−３以上になると、再び増加することが確認される。これは、上記半導体装置では、Ｎ−ＧａＮ層４の不純物濃度を高くし過ぎると、ＧａＮ／ＡｌＧａＮ界面に発生する空乏層（以下では、単に空乏層という）の伸びがＮ−ＧａＮ層４によって阻害されることにより、ゲート電極１１の近傍で電界強度が高くなってしまうためである。但し、Ｎ−ＧａＮ層４の不純物濃度を９．５０×１０１６ｃｍ−３以上としたとしても、Ｎ−ＧａＮ層４が配置されることによってホール濃度が減少していることは確認される。 As shown in FIG. 3, it is confirmed that the hole concentration sharply decreases when the impurity concentration of the N-GaN layer 4 is 3.00 × 10 16 cm -3 or more. The hole concentration, the impurity concentration of the N-GaN layer 4 is the lowest in a vicinity of 9.50 × 10 16 cm -3, the impurity concentration of 9.50 × 10 16 cm -3 or more, again It is confirmed that it will increase. This is because, in the above semiconductor device, when the impurity concentration of the N-GaN layer 4 is made too high, the elongation of the depletion layer (hereinafter, simply referred to as the depletion layer) generated at the GaN / AlGaN interface is hindered by the N-GaN layer 4. This is because the electric field strength becomes high in the vicinity of the gate electrode 11. However, even if the impurity concentration of the N-GaN layer 4 is 9.50 × 10 16 cm -3 or more, it is confirmed that the hole concentration is reduced by arranging the N-GaN layer 4.

また、Ｎ−ＧａＮ層４の不純物濃度を高くし過ぎると、空乏層がＮ−ＧａＮ層４内を伸び切り難くなり、リーク抑制層３に達し難くなる。このため、ソース電極１２とドレイン電極１３との間では、基板１またはバッファ層２を介したリーク電流ではなく、Ｎ−ＧａＮ層４を介したリーク電流が増加してしまう。具体的には、図４に示されるように、Ｎ−ＧａＮ層４の不純物濃度が３．００×１０１７ｃｍ−３より大きくなるとリーク電流が増加してしまう。 Further, if the impurity concentration of the N-GaN layer 4 is too high, it becomes difficult for the depletion layer to extend completely in the N-GaN layer 4, and it becomes difficult for the depletion layer to reach the leak suppression layer 3. Therefore, between the source electrode 12 and the drain electrode 13, the leak current via the N-GaN layer 4 increases instead of the leak current via the substrate 1 or the buffer layer 2. Specifically, as shown in FIG. 4, when the impurity concentration of the N-GaN layer 4 becomes larger than 3.00 × 10 17 cm -3 , the leakage current increases.

このため、本実施形態では、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３以上であって、３．００×１０１７ｃｍ−３以下とされている。 Therefore, in the present embodiment, the N-GaN layer 4 has an impurity concentration of 3.00 × 10 16 cm -3 or more and 3.00 × 10 17 cm -3 or less.

さらに、本発明者らは、Ｎ−ＧａＮ層４の膜厚比についても検討を行い、図５および図６に示すシミュレーション結果を得た。なお、図５中のリーク電流は、オフ状態でソース電極１２とドレイン電極１３との間に流れるリーク電流のことである。図６中のホール濃度は、ＧａＮ層５における凹部９と接する部分のホール濃度のことである。そして、図５および図６は、半導体装置をオン状態からオフ状態にして１０００ｓｅｃ経過した時点でのシミュレーション結果である。 Furthermore, the present inventors also examined the film thickness ratio of the N-GaN layer 4, and obtained the simulation results shown in FIGS. 5 and 6. The leak current in FIG. 5 is a leak current that flows between the source electrode 12 and the drain electrode 13 in the off state. The hole density in FIG. 6 is the hole density of the portion of the GaN layer 5 in contact with the recess 9. 5 and 6 are simulation results when 1000 seconds have passed since the semiconductor device was turned from the on state to the off state.

まず、図５に示されるように、Ｎ−ＧａＮ層４は、膜厚比を大きくし過ぎると、不純物濃度を高くし過ぎた場合と同様に、空乏層がリーク抑制層３に達し難くなるため、低い不純物濃度でもリーク電流が増加する。具体的には、リーク電流は、膜厚比が０．４の場合には、Ｎ−ＧａＮ層４の不純物濃度が７．００×１０１６ｃｍ−３以上で増加する。 First, as shown in FIG. 5, in the N-GaN layer 4, if the film thickness ratio is made too large, it becomes difficult for the depletion layer to reach the leak suppressing layer 3 as in the case where the impurity concentration is made too high. , Leakage current increases even at low impurity concentrations. Specifically, the leak current increases when the film thickness ratio is 0.4 and the impurity concentration of the N-GaN layer 4 is 7.00 × 10 16 cm -3 or more.

また、図６に示されるように、Ｎ−ＧａＮ層４は、膜厚比を小さくし過ぎると、リーク抑制層３に発生したホールを十分に消滅させ難くなるため、ホール濃度が減少し難くなる。具体的には、ホール濃度は、膜厚比が０．０１〜０．３の場合には、Ｎ−ＧａＮ層４の不純物濃度が３．００×１０１６ｃｍ−３以上となると急峻に減少することが確認される。一方、ホール濃度は、膜厚比が０．００５未満では、Ｎ−ＧａＮ層４の不純物濃度を高くしても減少が小さいことが確認される。このため、本実施形態では、膜厚比は、０．０１以上であって、０．３以下とされている。 Further, as shown in FIG. 6, in the N-GaN layer 4, if the film thickness ratio is made too small, it becomes difficult to sufficiently eliminate the holes generated in the leak suppression layer 3, so that the hole concentration becomes difficult to decrease. .. Specifically, the hole concentration sharply decreases when the film thickness ratio is 0.01 to 0.3 and the impurity concentration of the N-GaN layer 4 is 3.00 × 10 16 cm -3 or more. Is confirmed. On the other hand, when the film thickness ratio of the hole concentration is less than 0.005, it is confirmed that the decrease is small even if the impurity concentration of the N-GaN layer 4 is increased. Therefore, in the present embodiment, the film thickness ratio is 0.01 or more and 0.3 or less.

すなわち、本実施形態では、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３以上であって３．００×１０１７ｃｍ−３以下とされている。また、Ｎ−ＧａＮ層４は、膜厚比が０．０１以上であって、０．３以下とされている。 That is, in the present embodiment, the N-GaN layer 4 has an impurity concentration of 3.00 × 10 16 cm -3 or more and 3.00 × 10 17 cm -3 or less. Further, the N-GaN layer 4 has a film thickness ratio of 0.01 or more and 0.3 or less.

以上説明したように、本実施形態では、リーク抑制層３とＧａＮ層５との間に、Ｎ−ＧａＮ層４を配置している。このため、オフ時において、リーク抑制層３に発生するホールは、Ｎ−ＧａＮ層４中の電子と再結合して消滅し易くなり、ゲート電極１１の近傍に蓄積し難くなる。したがって、閾値電圧が変動することを抑制できる。 As described above, in the present embodiment, the N-GaN layer 4 is arranged between the leak suppression layer 3 and the GaN layer 5. Therefore, when the leak is turned off, the holes generated in the leak suppression layer 3 are likely to recombine with the electrons in the N-GaN layer 4 and disappear, and are less likely to accumulate in the vicinity of the gate electrode 11. Therefore, it is possible to suppress the fluctuation of the threshold voltage.

また、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３以上とされている。そして、Ｎ−ＧａＮ層４は、膜厚比が０．０１以上とされている。このため、ゲート電極１１の近傍にホールが蓄積することを効果的に抑制できる。 Further, the N-GaN layer 4 has an impurity concentration of 3.00 × 10 16 cm -3 or more. The film thickness ratio of the N-GaN layer 4 is 0.01 or more. Therefore, it is possible to effectively suppress the accumulation of holes in the vicinity of the gate electrode 11.

さらに、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１７ｃｍ−３以下とされている。また、Ｎ−ＧａＮ層４は、膜厚比が０．３以下とされている。このため、Ｎ−ＧａＮ層４を通じてリーク電流が発生することを抑制できる。 Further, the N-GaN layer 4 has an impurity concentration of 3.00 × 10 17 cm -3 or less. The film thickness ratio of the N-GaN layer 4 is 0.3 or less. Therefore, it is possible to suppress the generation of a leak current through the N-GaN layer 4.

つまり、本実施形態の半導体装置によれば、閾値電圧が変化することを抑制しつつ、リーク電流が増加することも抑制できる。なお、本実施形態の半導体装置では、リーク抑制層３が配置されているため、基板１またはバッファ層２を介したリーク電流が発生することも抑制される。 That is, according to the semiconductor device of the present embodiment, it is possible to suppress an increase in the leakage current while suppressing a change in the threshold voltage. In the semiconductor device of the present embodiment, since the leak suppression layer 3 is arranged, the generation of a leak current via the substrate 1 or the buffer layer 2 is also suppressed.

ここで、リーク抑制層３中のホールがゲート電極１１の近傍に蓄積されないようにするために、以下のような半導体装置とすることも考えられる。すなわち、リーク抑制層３の一部がＧａＮ層５から露出するように、リーク抑制層３を基板１の面方向に沿って拡大し、リーク抑制層３のうちのＧａＮ層５から露出している部分に電極を配置した半導体装置とすることも考えられる。この半導体装置では、リーク抑制層３に発生するホールを電極から引き抜くことができるため、閾値電圧が変動してしまうことを抑制できる。 Here, in order to prevent holes in the leak suppression layer 3 from accumulating in the vicinity of the gate electrode 11, the following semiconductor device may be used. That is, the leak suppression layer 3 is expanded along the surface direction of the substrate 1 so that a part of the leak suppression layer 3 is exposed from the GaN layer 5, and is exposed from the GaN layer 5 of the leak suppression layers 3. It is also conceivable to use a semiconductor device in which electrodes are arranged in a portion. In this semiconductor device, since the holes generated in the leak suppression layer 3 can be pulled out from the electrodes, it is possible to suppress fluctuations in the threshold voltage.

しかしながら、この半導体装置では、基板１の面方向への体格が大型化してしまう。これに対し、本実施形態では、Ｎ−ＧａＮ層４を配置することによって閾値電圧が変動することを抑制している。つまり、本実施形態の半導体装置によれば、半導体装置が基板１の面方向へ大型化することを抑制しつつ、閾値電圧が変動することを抑制できる。 However, in this semiconductor device, the physique of the substrate 1 in the plane direction becomes large. On the other hand, in the present embodiment, the threshold voltage is suppressed from fluctuating by arranging the N-GaN layer 4. That is, according to the semiconductor device of the present embodiment, it is possible to suppress the fluctuation of the threshold voltage while suppressing the increase in size of the semiconductor device in the plane direction of the substrate 1.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims.

例えば、上記第１実施形態では、凹部９の深さをＧａＮ層５の表層部が一部除去されるまでの深さとしたが、これは一例を示したに過ぎない。例えば、凹部９をＧａＮ層５の表面が露出するまでの深さとしてもよいし、凹部９の底面において２ＤＥＧキャリア８が形成されない程度にＡｌＧａＮ層６の一部が残る程度の深さとされていてもよい。つまり、凹部９は、２ＤＥＧキャリア８が分断されるのであれば、深さは適宜変更可能である。 For example, in the first embodiment, the depth of the recess 9 is set to the depth until a part of the surface layer portion of the GaN layer 5 is removed, but this is only an example. For example, the recess 9 may be deep enough to expose the surface of the GaN layer 5, or the depth may be such that a part of the AlGaN layer 6 remains to the extent that the 2DEG carrier 8 is not formed on the bottom surface of the recess 9. May be good. That is, the depth of the recess 9 can be appropriately changed as long as the 2DEG carrier 8 is divided.

また、上記第１実施形態において、Ｎ−ＧａＮ層４は、不純物濃度が３．００×１０１６ｃｍ−３未満とされていてもよいし、３．００×１０１７ｃｍ−３より高くされていてもよい。同様に、Ｎ−ＧａＮ層４は、膜厚比が０．００１未満とされていてもよいし、０．３より大きくされていてもよい。このような半導体装置としても、Ｎ−ＧａＮ層４が形成されていることにより、リーク抑制層３中のホールをＮ−ＧａＮ層４中の電子によって消滅させることができるため、閾値電圧が変動することを抑制できる。なお、例えば、膜厚比を０．４とする場合には、不純物濃度を３．００×１０１６ｃｍ−３以上であって、７．００×１０１６ｃｍ−３以下とすることにより、閾値電圧が変動することを抑制しつつ、リーク電流が増加することも抑制できる。 Further, in the first embodiment, the impurity concentration of the N-GaN layer 4 may be less than 3.00 × 10 16 cm -3 , or higher than 3.00 × 10 17 cm -3. You may. Similarly, the film thickness ratio of the N-GaN layer 4 may be less than 0.001 or larger than 0.3. Even in such a semiconductor device, since the N-GaN layer 4 is formed, the holes in the leak suppression layer 3 can be eliminated by the electrons in the N-GaN layer 4, so that the threshold voltage fluctuates. Can be suppressed. For example, when the film thickness ratio is 0.4, the impurity concentration is 3.00 × 10 16 cm -3 or more and 7.00 × 10 16 cm -3 or less, so that the threshold value is set. While suppressing fluctuations in voltage, it is also possible to suppress an increase in leakage current.

１ 基板
３ リーク抑制層（第３のＧａＮ系半導体層）
４ Ｎ−ＧａＮ層（第４のＧａＮ系半導体層）
５ ＧａＮ層（第１のＧａＮ系半導体層）
６ ＡｌＧａＮ層（第２のＧａＮ系半導体層）
７ チャネル形成層
９ 凹部
１０ ゲート絶縁膜
１１ ゲート電極 1 Substrate 3 Leak suppression layer (third GaN-based semiconductor layer)
4 N-GaN layer (fourth GaN-based semiconductor layer)
5 GaN layer (first GaN-based semiconductor layer)
6 AlGaN layer (second GaN-based semiconductor layer)
7 Channel cambium 9 Recess 10 Gate insulating film 11 Gate electrode

Claims (4)

スイッチングデバイスが形成された半導体装置であって、
基板（１）と、
前記基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（５）および前記第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（６）を有し、前記第２のＧａＮ系半導体層が部分的に除去されることで凹部（９）が形成されたチャネル形成層（７）と、
前記凹部内に形成されたゲート絶縁膜（１０）および前記ゲート絶縁膜の上に形成されたゲート電極（１１）にて構成されるゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んで配置されたソース電極（１２）およびドレイン電極（１３）と、
前記第１のＧａＮ系半導体層と前記基板との間に配置され、Ｐ型の不純物がドープされた第３のＧａＮ系半導体層（３）と、を備え、
前記第３のＧａＮ系半導体層と前記第１のＧａＮ系半導体層との間には、Ｎ型の第４のＧａＮ系半導体層（４）が配置されており、
前記第４のＧａＮ系半導体層は、不純物濃度が３．００×１０ １７ ｃｍ −３ 以下とされている半導体装置。 A semiconductor device on which a switching device is formed.
Substrate (1) and
A second GaN system having a bandgap energy larger than that of the first GaN-based semiconductor layer (5) formed on the substrate and forming a heterojunction structure and the first GaN-based semiconductor layer and forming an electron supply unit. A channel forming layer (7) having a semiconductor layer (6) and having a recess (9) formed by partially removing the second GaN-based semiconductor layer.
A gate structure composed of a gate insulating film (10) formed in the recess and a gate electrode (11) formed on the gate insulating film.
On the channel cambium, the source electrode (12) and the drain electrode (13) arranged with the gate structure interposed therebetween
A third GaN-based semiconductor layer (3) arranged between the first GaN-based semiconductor layer and the substrate and doped with P-type impurities is provided.
An N-type fourth GaN-based semiconductor layer (4) is arranged between the third GaN-based semiconductor layer and the first GaN-based semiconductor layer .
The fourth GaN-based semiconductor layer is a semiconductor device having an impurity concentration of 3.00 × 10 17 cm -3 or less . 前記第４のＧａＮ系半導体層は、不純物濃度が３．００×１０１６ｃｍ−３以上とされている請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the fourth GaN-based semiconductor layer has an impurity concentration of 3.00 × 10 16 cm -3 or more. 前記第４のＧａＮ系半導体層は、前記第１のＧａＮ系半導体層に対する膜厚比が０．０１以上とされている請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1 or 2 , wherein the fourth GaN-based semiconductor layer has a film thickness ratio of 0.01 or more with respect to the first GaN-based semiconductor layer. 前記第４のＧａＮ系半導体層は、前記第１のＧａＮ系半導体層に対する膜厚比が０．３以下とされている請求項１ないし３のいずれか１つに記載の半導体装置。 The semiconductor device according to any one of claims 1 to 3 , wherein the fourth GaN-based semiconductor layer has a film thickness ratio of 0.3 or less with respect to the first GaN-based semiconductor layer.
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