JP2005123367A - Compound semiconductor wafer and fet, and method of manufacturing them - Google Patents
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Abstract
Description
本発明は化合物半導体ウエハに関し、特に化合物半導体ＦＥＴ（電界効果型トランジスタ）などのデバイスに利用した場合にデバイス層からバッファ層および基板への電流リークを低減させる技術に関する。 The present invention relates to a compound semiconductor wafer, and more particularly to a technique for reducing current leakage from a device layer to a buffer layer and a substrate when used in a device such as a compound semiconductor FET (field effect transistor).
図１０において、周知の化合物半導体ＦＥＴの基本的な構造が模式的な断面図で図解されている。なお、本願の図面において、厚さや幅などの寸法関係は図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。また、図面において、同一の参照符号は同一部分または相当部分を表している。図１０のＦＥＴは、化合物半導体基板１上に順に積層された化合物半導体バッファ層２および化合物半導体デバイス層３を含んでいる。デバイス層３はＦＥＴの機能を発揮させる半導体層であり、ソースとドレインとの間でキャリアを走行させるためのチャネル領域を含んでいる。デバイス層３上には、ソース電極４とドレイン電極５が形成されており、それらの電極の間にゲート電極６が形成されている。
In FIG. 10, the basic structure of a known compound semiconductor FET is illustrated in a schematic cross-sectional view. In the drawings of the present application, dimensional relationships such as thickness and width are appropriately changed for clarity and simplification of the drawings, and do not represent actual dimensional relationships. In the drawings, the same reference numerals denote the same or corresponding parts. The FET of FIG. 10 includes a compound
このような化合物半導体ＦＥＴでは、化合物半導体結晶基板１上に、化合物半導体バッファ層２および化合物半導体デバイス層３が一般に気相堆積法によって結晶成長させられる。そのバッファ層２は、本来的には、基板１とデバイス層３との間の結晶格子不整合による歪を緩和させるために設けられている。
In such a compound semiconductor FET, a compound
図１０のＦＥＴにおいて、バッファ層２は複数の化合物半導体サブ層を含み得る。同様に、デバイス層３も複数のサブ層を含み得る。すなわち、図１０のＦＥＴには、単一の化合物半導体層からなるデバイス層３を含む最も基本的なＦＥＴに加えて、ＨＥＭＴ（高電子移動度トランジスタ）のように複数の化合物半導体サブ層の積層構造を有する種々のＦＥＴも含まれる（例えば、特許文献１および２参照）。
図１０に示されているような化合物半導体ＦＥＴにおいて、気相成長させられたデバイス層３は一般に極めて薄い厚さを有している。したがって、ドレインバイアス電圧を高めた場合に、デバイス層３からバッファ層２および基板１へのリーク電流が生じやすい。そのようなリーク電流が生じれば、ＦＥＴの電圧電流特性が低下することは言うまでもない。そこで、デバイス層３からのリーク電流をバッファ層２によって阻止しようとするいくつかの試みがなされている。
In the compound semiconductor FET as shown in FIG. 10, the vapor-deposited
そのようなリーク電流阻止の試みの一つは、化合物半導体バッファ層２の純度を高めて、その絶縁性を高めることである(特許文献１参照）。しかし、ドレイン電圧が高くなった場合には、バッファ層２の絶縁性を高めることのみによって電子がバッファ層２内に漏れ込むことを阻止することは困難である。そして、一旦電子が高純度バッファ層２内に漏れ込めば、それらの電子は高純度の化合物半導体層２内を高速で移動可能となって、むしろ高純度バッファ層２が漏れ電流を促進させる恐れもある。
One of such attempts to prevent leakage current is to increase the purity of the compound
リーク電流阻止のもう一つの試みは、化合物半導体バッファ層２の組成を調整することによってそのエネルギバンドギャップを拡大するとともに、ｐ型不純物をドープすることによって導電帯の下限を高めることである(特許文献２参照）。この試みにおいても、ドレイン電圧が高くなった場合には、バッファ層２内への電子の侵入を阻止することが困難となる。また、バッファ層２内のｐ型不純物がホールキャリア源として作用して、却って漏れ電流を促進させる恐れもある。
Another attempt to prevent leakage current is to increase the energy band gap by adjusting the composition of the compound
上述のような従来技術における状況に鑑み、本発明は、化合物半導体デバイスに利用した場合にデバイス層からバッファ層および基板への電流リークがより低減され得る化合物半導体ウエハを提供することを目的としている。 In view of the situation in the prior art as described above, an object of the present invention is to provide a compound semiconductor wafer in which current leakage from a device layer to a buffer layer and a substrate can be further reduced when used in a compound semiconductor device. .
本発明によれば、化合物半導体基板上に順次積層された化合物半導体バッファ層と化合物半導体デバイス層とを含む化合物半導体ウエハにおいて、バッファ層は、そのエネルギバンドギャップ内へ０．７〜１．２ｅＶの深い範囲内に１×１０14〜１×１０15ｃｍ-3の密度でローカル準位を含みかつ２００ｃｍ2／Ｖ・ｓ以下のホール移動度を有する少なくとも一のサブ層を含んでいることを特徴としている。 According to the present invention, in a compound semiconductor wafer including a compound semiconductor buffer layer and a compound semiconductor device layer that are sequentially stacked on a compound semiconductor substrate, the buffer layer has an energy band gap of 0.7 to 1.2 eV. And at least one sub-layer including a local level at a density of 1 × 10 14 to 1 × 10 15 cm −3 and having a hole mobility of 200 cm 2 / V · s or less in a deep range. It is said.
なお、そのようなウエハは、ＧａＡｓ基板上のＡｌＧａＡｓバッファ層もしくはＧａＡｓバッファ層、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層もしくはＩｎＰバッファ層、またはＧａＮ基板上のＡｌＮバッファ層もしくはＧａＮバッファ層を含み得る。また、バッファ層に含まれる少なくとも一のサブ層は、ｐ型の不純物がドープされていてもよい。そして、このような化合物半導体ウエハを利用することによって、化合物半導体ＦＥＴが好ましく形成され得る。 Such a wafer may include an AlGaAs buffer layer or GaAs buffer layer on a GaAs substrate, an AlInAs buffer layer or InP buffer layer on an InP substrate, or an AlN buffer layer or GaN buffer layer on a GaN substrate. In addition, at least one sub-layer included in the buffer layer may be doped with a p-type impurity. By using such a compound semiconductor wafer, a compound semiconductor FET can be preferably formed.
さらに、本発明によれば、化合物半導体基板上に順次積層された化合物半導体バッファ層と化合物半導体デバイス層とを含む化合物半導体ウエハを製造する方法において、バッファ層に含まれる少なくとも一のサブ層は、デバイス層の結晶成長温度に比べて−８０℃までの範囲内で低い温度で気相成長させられることを特徴としている。なお、バッファ層に含まれる少なくとも一のサブ層は、デバイス層の結晶成長温度に比べて−１０℃から−８０℃までの範囲内の低い温度で気相成長させられることがより好ましい。 Furthermore, according to the present invention, in the method of manufacturing a compound semiconductor wafer including the compound semiconductor buffer layer and the compound semiconductor device layer sequentially stacked on the compound semiconductor substrate, at least one sublayer included in the buffer layer includes: It is characterized in that vapor phase growth is performed at a low temperature within a range up to −80 ° C. compared to the crystal growth temperature of the device layer. In addition, it is more preferable that at least one sub-layer included in the buffer layer is vapor-phase grown at a low temperature within a range from −10 ° C. to −80 ° C. as compared to the crystal growth temperature of the device layer.
また、そのようなウエハの製造方法は、ＧａＡｓ基板上のＡｌＧａＡｓバッファ層もしくはＧａＡｓバッファ層、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層もしくはＩｎＰバッファ層、またはＧａＮ基板上のＡｌＮバッファ層もしくはＧａＮバッファ層を気相成長させる工程を含み得る。さらに、バッファ層に含まれる少なくとも一のサブ層にｐ型の不純物がドープされてもよい。 In addition, such a method for producing a wafer is obtained by vapor-phase AlGaAs buffer layer or GaAs buffer layer on GaAs substrate, AlInAs buffer layer or InP buffer layer on InP substrate, or AlN buffer layer or GaN buffer layer on GaN substrate. A growth step can be included. Furthermore, p-type impurities may be doped into at least one sub-layer included in the buffer layer.
本発明によれば、化合物半導体バッファ層に含まれる少なくとも一のサブ層がバンドギャプの深い位置に高密度のローカル準位を含んでいて低いキャリア移動度を有しているので、化合物半導体デバイス層から化合物半導体バッファ層および化合物半導体基板へのリーク電流を抑制することができる。 According to the present invention, at least one sublayer included in the compound semiconductor buffer layer includes a high density local level at a deep bandgap position and has a low carrier mobility. Leakage current to the compound semiconductor buffer layer and the compound semiconductor substrate can be suppressed.
本発明者は、まず従来の化合物半導体バッファ層によるリーク電流低減効果を検討するために、図１１の模式的な断面図に図解されているようなエピタキシャル化合物半導体ウエハを用いて、図１０に示されているようなＦＥＴを作製した。図１１のウエハにおいては、半絶縁性のＧａＡｓ基板１ａ上にバッファ層２ａとデバイス層３ａがＯＭＶＰＥ（有機金属気相エピタキシ）によって順次積層されている。
First, in order to examine the effect of reducing the leakage current by the conventional compound semiconductor buffer layer, the inventor uses an epitaxial compound semiconductor wafer as illustrated in the schematic cross-sectional view of FIG. An FET as shown in FIG. In the wafer of FIG. 11, a buffer layer 2a and a
バッファ層２ａは、基板１ａ上に順次積層された厚さ１００ｎｍのｉ−ＧａＡｓサブ層、厚さ１０ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、厚さ５０ｎｍのｉ−ＧａＡｓサブ層、厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層を含んでいる。このバッファ層２ａに含まれるいずれのサブ層も、できるだけ良好な結晶性を有するように、デバイス層３ａの場合と同様の条件で結晶成長させられた。また、これらのサブ層において、不純物濃度は１０15ｃｍ-3以下に抑制された。なお、サブ層の組成表示において、「ｉ」はノンドープであることを意味している。
The buffer layer 2a includes an i-GaAs sublayer having a thickness of 100 nm, an i-Al 0.28 Ga 0.72 As sublayer having a thickness of 10 nm, an i-GaAs sublayer having a thickness of 50 nm, and a thickness of 300 nm, which are sequentially stacked on the substrate 1a. I-Al 0.28 Ga 0.72 As sublayer and a 20 nm thick Al 0.25 Ga 0.75 As sublayer. Any sub-layer included in the buffer layer 2a was crystal-grown under the same conditions as in the
すなわち、バッファ層２ａはその不純物を低減することによって絶縁性が高められているとともに、複数のサブ層間の界面におけるバンドギャプの変化によって電子が基板１ａ側へ移動しにくくなるようにされている。 That is, the insulating property of the buffer layer 2a is enhanced by reducing its impurities, and the electrons are less likely to move to the substrate 1a side due to the change in band gap at the interface between the plurality of sub-layers.
図１１においてデバイス層３ａの詳細は図解されていないが、そのデバイス層３ａは、例えばバッファ層２ａ上に順次積層された下側ＡｌＧａＡｓ電子供給サブ層、ＩｎＧａＡｓチャネル(電子走行)サブ層、上側ＡｌＧａＡｓ電子供給サブ層、およびＧａＡｓコンタクト層を含み得る。すなわち、図１１のウエハを用いて作製された図１０のＦＥＴは、ＨＥＭＴである。
Although details of the
こうして作製された図１０のＨＥＭＴにおいて、ソース電極４とドレイン電極５との間隔は５μｍであり、その間隔の中央において幅１μｍのゲート電極６が形成された。ＦＥＴにおいて、デバイス寸法(ソース・ドレイン間隔)が小さくなれば、印加される外部電圧の半導体層中における電圧勾配が高くなる傾向にある。すなわち、ＦＥＴの微小化に伴って、リーク電流を生じやすくなる傾向になる。
In the HEMT of FIG. 10 thus fabricated, the distance between the
図１２のグラフは、図１１のウエハを用いて作製された図１０のＦＥＴにおいて測定されたリーク電流を示している。その測定において、ソース電圧Ｖｓは接地され、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させながら、ゲート電圧Ｖｇの関数としてソース電流(リーク電流）Ｉｓが測定された。 The graph of FIG. 12 shows the leakage current measured in the FET of FIG. 10 fabricated using the wafer of FIG. In the measurement, the source voltage Vs was grounded, and the source current (leakage current) Is was measured as a function of the gate voltage Vg while changing the drain voltage Vd from 5V to 35V in seven steps at intervals of 5V.
すなわち、図１２のグラフにおいて、横軸はゲート電圧Ｖｇ（Ｖ）を表し、縦軸はソース電流(リーク電流）Ｉｓ（Ａ）を対数目盛りで表している。そして、グラフ中の７本の曲線は、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させるに伴ってリーク電流Ｉｓが増大していることを示している。例えば、Ｖｇ＝−１．８Ｖにおいて、ドレイン電圧Ｖｄが５Ｖから３５Ｖに高められた場合に、リーク電流Ｉｓが２桁以上増大していることが分かる。このことは、図１１に示された従来のバッファ層２ａによれば、ドレイン電圧が高められた場合にリーク電流を抑制することが困難であることを意味している。 That is, in the graph of FIG. 12, the horizontal axis represents the gate voltage Vg (V), and the vertical axis represents the source current (leakage current) Is (A) on a logarithmic scale. The seven curves in the graph indicate that the leakage current Is increases as the drain voltage Vd is changed from 5V to 35V in 7 steps at 5V intervals. For example, at Vg = −1.8V, it can be seen that when the drain voltage Vd is increased from 5V to 35V, the leakage current Is increases by two orders of magnitude or more. This means that according to the conventional buffer layer 2a shown in FIG. 11, it is difficult to suppress the leakage current when the drain voltage is increased.
上述のような先行技術における現状に鑑み、本発明者は、今までの技術の傾向とはむしろ逆に、化合物半導体バッファ層の結晶性を低下させることによってＦＥＴのリーク電流を低減させることができないかと考えた。この可能性の根拠は、化合物半導体バッファ層の結晶性を低下させることによってそのバンドギャップの深い位置に多くのローカル準位を導入し、それらのローカル準位がバッファ層内に漏れ込んだ電子の動きを抑制し、結果としてバッファ層を通る漏れ電流を抑制し得るのではないかと言うことである。 In view of the current state of the prior art as described above, the present inventor cannot reduce the leakage current of the FET by reducing the crystallinity of the compound semiconductor buffer layer, contrary to the trend of the conventional technology. I thought. The reason for this possibility is that many local levels are introduced deep in the band gap by lowering the crystallinity of the compound semiconductor buffer layer, and those local levels leak into the buffer layer. It can be said that the movement can be suppressed, and as a result, the leakage current through the buffer layer can be suppressed.
このような発想に基づいて、本発明者は、ＦＥＴのデバイス層の結晶成長温度に比べて低い温度でバッファ層を結晶成長させ、それによってバッファ層の結晶性を従来に比べて劣化させることを試みた。そして、本発明者は、そのような低温成長によって得られたバッファ層の物理的特性を調べた。 Based on such an idea, the present inventor has proposed that the buffer layer is grown at a temperature lower than the crystal growth temperature of the FET device layer, thereby deteriorating the crystallinity of the buffer layer as compared with the conventional case. Tried. Then, the inventor examined the physical characteristics of the buffer layer obtained by such low temperature growth.
図１のグラフは、ＧａＡｓ基板上に種々の基板温度のもとでＭＯＶＰＥによって成長させられた単層のＡｌ0.28Ｇａ0.72Ａｓバッファ層の室温におけるＰＬ（フォトルミネッセンス）特性を示している。このグラフにおいて、横軸はＰＬ発光波長［ｎｍ］を表し、縦軸はＰＬ発光強度（ａｒｂ．ｕｎｉｔ：任意単位）を表している。なお、縦軸における例えば１．０Ｅ＋０４の表示は１．０×１０4を意味し、６．０Ｅ＋０３の表示は６．０×１０3を意味している（以後、同様である）。 The graph of FIG. 1 shows the PL (photoluminescence) characteristics at room temperature of a single layer of Al 0.28 Ga 0.72 As buffer layer grown by MOVPE on a GaAs substrate at various substrate temperatures. In this graph, the horizontal axis represents the PL emission wavelength [nm], and the vertical axis represents the PL emission intensity (arb. Unit: arbitrary unit). For example, the display of 1.0E + 04 on the vertical axis means 1.0 × 10 4, and the display of 6.0E + 03 means 6.0 × 10 3 (the same applies hereinafter).
図１のグラフ中において、温度Ｔｓ（５８０℃）に対応するＰＬ発光強度曲線は、デバイス層の結晶成長温度と同じ温度で形成されたバッファ層（すなわち、従来技術に対応するバッファ層）に関するＰＬ発光強度を表している。そして、例えばＴｓ−６０℃に対応する曲線は、デバイス層の結晶成長温度Ｔｓより６０℃だけ低い基板温度で結晶成長させられたバッファ層（すなわち、本発明に含まれるバッファ層）に関するＰＬ発光強度を表している。このグラフから分かるように、ＡｌＧａＡｓバッファ層の結晶成長温度の低下に伴って、そのバンドギャップ内へ約０．８ｅＶの深い領域近傍のローカル準位に対応するＰＬ発光の強度が高くなっている。 In the graph of FIG. 1, the PL emission intensity curve corresponding to the temperature Ts (580 ° C.) indicates the PL related to the buffer layer formed at the same temperature as the crystal growth temperature of the device layer (that is, the buffer layer corresponding to the prior art). It represents the emission intensity. For example, the curve corresponding to Ts-60 ° C. indicates the PL emission intensity related to the buffer layer (ie, the buffer layer included in the present invention) grown at a substrate temperature lower by 60 ° C. than the crystal growth temperature Ts of the device layer. Represents. As can be seen from this graph, as the crystal growth temperature of the AlGaAs buffer layer decreases, the intensity of PL emission corresponding to the local level in the vicinity of a deep region of about 0.8 eV in the band gap increases.
このことから、従来ではデバイス層の結晶成長温度と同じであったバッファ層の成長温度を相対的に低下させるにしたがってその結晶性が低下し、結晶欠陥に基づく深いローカル準位の密度が増大していると考えられる。図１の結果からすれば、デバイス層の結晶成長温度Ｔｓに比べて、バッファ層の結晶成長温度はそれより低くてＴｓ−８０℃程度までの範囲内にあることが好ましいと考えられる。なぜならば、バッファ層の成長温度をあまりに低くし過ぎればそのバッファ層の結晶性が悪くなり過ぎて、その上に成長するデバイス層の結晶性まで劣化させてしまうからである。なお、バッファ層の結晶成長温度は、Ｔｓ−１０℃からＴｓ−６０℃の範囲内にあることがより好ましい。 As a result, the crystallinity of the buffer layer decreases as the growth temperature of the buffer layer, which was the same as the crystal growth temperature of the device layer in the past, decreases, and the density of deep local levels based on crystal defects increases. It is thought that. According to the result of FIG. 1, it is considered that the crystal growth temperature of the buffer layer is preferably lower than that and in the range of about Ts-80 ° C. as compared with the crystal growth temperature Ts of the device layer. This is because if the growth temperature of the buffer layer is too low, the crystallinity of the buffer layer becomes too bad, and the crystallinity of the device layer grown thereon is deteriorated. The crystal growth temperature of the buffer layer is more preferably in the range of Ts-10 ° C to Ts-60 ° C.
図２のグラフは図１に類似しているが、本発明に関するバッファ層と従来のバッファ層との相違をより顕著に示している。すなわち、図１に対する図２の相違点は、バッファ層のＰＬ特性が室温ではなくて４．２Ｋの低温で測定されていることである。このような低温測定では、ＰＬ発光特性に対する熱によるノイズの影響を最小にすることができる。図２において、実線の曲線はＴｓ−２０℃の基板温度で成長させた本発明に係るバッファ層のＰＬ特性を示し、破線の曲線はＴｓの基板温度で成長させた従来技術に係るバッファ層のＰＬ特性を示している。 The graph of FIG. 2 is similar to FIG. 1, but more clearly shows the difference between the buffer layer of the present invention and the conventional buffer layer. That is, the difference between FIG. 2 and FIG. 2 is that the PL characteristic of the buffer layer is measured not at room temperature but at a low temperature of 4.2K. In such a low temperature measurement, the influence of noise due to heat on the PL emission characteristics can be minimized. In FIG. 2, the solid curve shows the PL characteristics of the buffer layer grown at a substrate temperature of Ts-20 ° C., and the broken curve shows the buffer layer of the prior art grown at the substrate temperature of Ts. The PL characteristic is shown.
図２における破線の曲線と実線の曲線との比較から、従来技術にしたがって比較的高温で成長したバッファ層に比べて、本発明にしたがって比較的低温で成長したバッファ層は、バンドギャップ内へ約０．７〜０．９５ｅＶの範囲内の深い領域においてローカル準位を遥かに高密度で含んでいることが分かる。これらのバッファ層中の深いローカル準位の密度を周知のキャパスタンス法の一種であるＤＬＴＳ（ｄｅｅｐ ｌｅｖｅｌ ｔｒａｎｓｉｅｎｔ ｓｐｅｃｔｒｏｓｃｏｐｙ）法でも測定したところ、従来のバッファ層ではローカル準位密度が６Ｅ１３ｃｍ-3あったのに対して、本発明のバッファ層ではローカル準位密度が２Ｅ１４〜３Ｅ１４ｃｍ-3に高まっていた。 A comparison between the dashed curve and the solid curve in FIG. 2 shows that the buffer layer grown at a relatively low temperature according to the present invention is approximately within the band gap compared to the buffer layer grown at a relatively high temperature according to the prior art. It can be seen that the local levels are included at a much higher density in a deep region within the range of 0.7 to 0.95 eV. When the density of deep local levels in these buffer layers was also measured by a deep level transient spectroscopy (DLTS) method, which is a kind of well-known capacitance method, the local level density in the conventional buffer layer was 6E13 cm −3 . On the other hand, in the buffer layer of the present invention, the local level density was increased to 2E14 to 3E14 cm −3 .
図３のグラフは図２に類似しているが、図３はＡｌＧａＡｓバッファ層でなくてＧａＡｓバッファ層に関するＰＬ発光特性を示していることにおいて図２と異なっている。すなわち、図３においても、実線の曲線はＴｓ−２０℃の基板温度で成長させた本発明に係るＧａＡｓバッファ層のＰＬ特性を示し、破線の曲線はＴｓの基板温度で成長させた従来技術に係るＧａＡｓバッファ層のＰＬ特性を示している。 The graph of FIG. 3 is similar to FIG. 2, but differs from FIG. 2 in that FIG. 3 shows the PL emission characteristics for a GaAs buffer layer rather than an AlGaAs buffer layer. That is, also in FIG. 3, the solid curve shows the PL characteristics of the GaAs buffer layer grown at the substrate temperature of Ts-20 ° C., and the broken curve shows the conventional technology grown at the substrate temperature of Ts. The PL characteristics of the GaAs buffer layer are shown.
この図３から分かるように、バッファ層がＡｌＧａＡｓではなくてＧａＡｓで形成されている場合においても、従来技術にしたがって比較的高温で成長したバッファ層に比べて、本発明にしたがって比較的低温で成長したバッファ層はバンドギャップ内へ０．７〜１．２ｅＶの深い領域においてローカル準位を遥かに高密度で含んでいることが明らかである。これらのバッファ層中の深いローカル準位の密度に関してもＤＬＴＳ法で測定したところ、従来のＧａＡｓバッファ層ではローカル準位密度が６Ｅ１３ｃｍ-3あったのに対して、本発明のＧａＡｓバッファ層ではローカル準位密度が１．８Ｅ１４ｃｍ-3に高まっていた。 As can be seen from FIG. 3, even when the buffer layer is made of GaAs instead of AlGaAs, it grows at a relatively low temperature according to the present invention, compared to a buffer layer grown at a relatively high temperature according to the prior art. It is apparent that the buffer layer contains local levels at a much higher density in a deep region of 0.7 to 1.2 eV into the band gap. When the density of deep local levels in these buffer layers was also measured by the DLTS method, the local level density was 6E13 cm −3 in the conventional GaAs buffer layer, whereas the local density in the GaAs buffer layer of the present invention was local. The level density was increased to 1.8E14 cm −3 .
図４のグラフにおいては、図２に対応して、バッファ層中の測定されたホールキャリア濃度［ｃｍ-3］とその移動度（ｃｍ2／Ｖ・ｓ）との関係が示されている。すなわち、このグラフ中の破線は基板温度Ｔｓにて成長した従来のＡｌＧａＡｓバッファ層を表し、実線はＴｓ−２０℃の基板温度にて成長した本発明のＡｌＧａＡｓバッファ層を表している。なお、ホールの濃度と移動度が測定されたのは、電子の濃度と移動度を測定することが困難だからである。しかし、バッファ層内において電子とホールは類似の挙動をすると考えられ、ホールの移動度が低い場合には電子の移動度も低くなっていると考えられる。 In the graph of FIG. 4, corresponding to FIG. 2, the relationship between the measured hole carrier concentration [cm −3 ] in the buffer layer and its mobility (cm 2 / V · s) is shown. That is, the broken line in this graph represents the conventional AlGaAs buffer layer grown at the substrate temperature Ts, and the solid line represents the AlGaAs buffer layer of the present invention grown at the substrate temperature of Ts-20 ° C. The hole concentration and mobility were measured because it was difficult to measure the electron concentration and mobility. However, electrons and holes are considered to behave in a similar manner in the buffer layer, and when the mobility of holes is low, the mobility of electrons is also considered to be low.
図４において、比較的低温で成長した本発明のバッファ層におけるホールキャリアの移動度は２００ｃｍ2／Ｖ・ｓ以下であって、比較的高温で成長した従来のバッファ層に比べて低いことが分かる。このことから、従来のバッファ層に比べて、本発明のバッファ層において電子の移動度も低いと推定される。すなわち、本発明のバッファ層内においては電子の流れが抑制され、デバイス層から基板への漏れ電流が低減され得ると考えられる。 In FIG. 4, the hole carrier mobility in the buffer layer of the present invention grown at a relatively low temperature is 200 cm 2 / V · s or less, which is lower than that of a conventional buffer layer grown at a relatively high temperature. . From this, it is estimated that the electron mobility is lower in the buffer layer of the present invention than in the conventional buffer layer. That is, it is considered that the flow of electrons is suppressed in the buffer layer of the present invention, and the leakage current from the device layer to the substrate can be reduced.
以上のような本発明者による研究結果に基づいて、本発明の以下の実施例によるＦＥＴにおいてリーク低減効果が確認された。 Based on the above research results by the present inventors, the leakage reduction effect was confirmed in the FETs according to the following examples of the present invention.
（実施例１）
実施例１においては、まず図５の模式的な断面図に示されているようなエピタキシャル化合物半導体ウエハがＭＯＶＰＥによって作製された。図１１に類似して、図５のウエハにおいても、半絶縁性のＧａＡｓ基板１ａ上にバッファ層２ｂとデバイス層３ａが順次積層されている。
(Example 1)
In Example 1, first, an epitaxial compound semiconductor wafer as shown in the schematic cross-sectional view of FIG. 5 was fabricated by MOVPE. Similar to FIG. 11, also in the wafer of FIG. 5, a
バッファ層２ｂは、基板１ａ上に順次積層された厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ２０ｎｍのｉ−Ａｌ0.25Ｇａ0.75Ａｓサブ層を含んでいる。なお、図５において厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層は基板温度Ｔｓ（５８０℃）−２０℃にて結晶成長させられたが、厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層は基板温度Ｔｓにて成長させられた。
すなわち、低い基板温度Ｔｓ−２０℃にて成長させられた厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層は、バンドギャップ中の深いローカル準位を高密度で含んでおり、低いキャリア移動度を有している。そして、このサブ層が、リーク電流低減に寄与し得る。他方、高い基板温度Ｔｓにて成長させられた厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層は、厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層に比べて良好な結晶性を有し、その上において良好な結晶性のデバイス層３ａのエピタキシャル成長を可能にする。そして、図５のウエハを用いて、図１０に示されているのと同様なＦＥＴが作製された。
That is, the 500 nm thick i-Al 0.28 Ga 0.72 As sub-layer grown at a low substrate temperature Ts-20 ° C. contains a high density of deep local levels in the band gap, and has a low carrier mobility. have. This sub-layer can contribute to leakage current reduction. On the other hand, a 300 nm thick i-Al 0.28 Ga 0.72 As sub-layer and a 20 nm thick Al 0.25 Ga 0.75 As sub-layer grown at a high substrate temperature Ts are 500 nm thick i-Al 0.28 Ga 0.72 As. It has better crystallinity than the sub-layer, and allows epitaxial growth of the
図６のグラフは、図１２に類似しているが、本実施例１によるＦＥＴにおけるリーク電流Ｉｓを示している。図６のグラフ中の７本の曲線も、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させるに伴ってリーク電流Ｉｓが増大することを示している。しかし、従来のＦＥＴに関する図１２に比べれば、本実施例１のＦＥＴに関する図６においては、ドレイン電圧を高めてもリーク電流の増大の程度が少ないことが明らかである。 The graph of FIG. 6 is similar to FIG. 12, but shows the leakage current Is in the FET according to the first embodiment. The seven curves in the graph of FIG. 6 also indicate that the leakage current Is increases as the drain voltage Vd is changed from 5V to 35V in 7 steps at 5V intervals. However, as compared with FIG. 12 relating to the conventional FET, it is apparent that in FIG. 6 relating to the FET of the first embodiment, the degree of increase in leakage current is small even when the drain voltage is increased.
（実施例２）
実施例２においては、図７の模式的な断面図に示されているようなエピタキシャルウエハが作製された。図５と比較すれば分かるように、図７に示された本実施例２におけるウエハは、バッファ層２ｃ内において厚さ５００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ３００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層との間に基板温度Ｔｓ−２０℃で成長させられた厚さ５０ｎｍのｉ−ＧａＡｓサブ層が挿入されていることのみにおいて、実施例１のウエハと異なっている。そして、本実施例２においても、図７のウエハを用いて、図１０に示されているのと同様なＦＥＴが作製された。
(Example 2)
In Example 2, an epitaxial wafer as shown in the schematic cross-sectional view of FIG. 7 was produced. As can be seen from a comparison with FIG. 5, the wafer according to the second embodiment shown in FIG. 7 has an i-Al 0.28 Ga 0.72 As sublayer having a thickness of 500 nm and an i-Al having a thickness of 300 nm in the buffer layer 2c. It differs from the wafer of Example 1 only in that an i-GaAs sub-layer having a thickness of 50 nm grown at a substrate temperature Ts-20 ° C. is inserted between the 0.28 Ga 0.72 As sub-layer. Also in Example 2, an FET similar to that shown in FIG. 10 was produced using the wafer of FIG.
こうして作製された本実施例２のＦＥＴについても実施例１の場合と同様にリーク電流試験が行われたが、その結果はほぼ図６のグラフと同様であった。 The leakage current test was performed on the FET of Example 2 thus manufactured in the same manner as in Example 1, and the result was almost the same as the graph of FIG.
（実施例３）
実施例３においては、図８の模式的な断面図に示されているようなエピタキシャルウエハが作製された。実施例１におけるウエハに比べて本実施例３のウエハが異なる点は、バッファ層２ｄがさらに多くのサブ層を含んでいることである。
(Example 3)
In Example 3, an epitaxial wafer as shown in the schematic cross-sectional view of FIG. 8 was produced. The difference between the wafer of the third embodiment and the wafer of the first embodiment is that the
すなわち、バッファ層２ｄは、基板１ａ上に順次積層された厚さ１０ｎｍのＡｌ0.0Ｇａ0.5Ａｓサブ層、交互に積層された４周期の厚さ５０ｎｍのｉ−ＧａＡｓサブ層と厚さ５０ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、厚さ５０ｎｍのｉ−ＧａＡｓサブ層、厚さ２００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層を含んでいる。このバッファ層２ｄにおいては、厚さ１０ｎｍのＡｌ0.0Ｇａ0.5Ａｓサブ層、交互に積層された４周期の厚さ５０ｎｍのｉ−ＧａＡｓサブ層と厚さ５０ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層、および厚さ５０ｎｍのｉ−ＧａＡｓサブ層までが基板温度Ｔｓ−２０℃で成長させられ、その上の厚さ２００ｎｍのｉ−Ａｌ0.28Ｇａ0.72Ａｓサブ層と厚さ２０ｎｍのＡｌ0.25Ｇａ0.75Ａｓサブ層が基板温度Ｔｓで成長させられた。そして、本実施例３においても、図８のウエハを用いて、図１０に示されているのと同様なＦＥＴが作製された。
That is, the
図９のグラフは、図６に類似しているが、本実施例３によるＦＥＴにおけるリーク電流Ｉｓを示している。図９のグラフ中の７本の曲線も、ドレイン電圧Ｖｄを５Ｖから３５Ｖまで５Ｖ間隔で７段階に変化させるに伴って変化するリーク電流Ｉｓを示している。この図９と図６の比較から、本実施例３のＦＥＴにおいては実施例１のＦＥＴに比べてもドレイン電圧Ｖｄの上昇に伴うリーク電流Ｉｓの増大がさらに小さくなっていることが分かる。 The graph of FIG. 9 is similar to FIG. 6, but shows the leakage current Is in the FET according to the third embodiment. The seven curves in the graph of FIG. 9 also show the leakage current Is that changes as the drain voltage Vd is changed from 5V to 35V in 7 steps at 5V intervals. From the comparison between FIG. 9 and FIG. 6, it can be seen that the increase in the leakage current Is accompanying the increase in the drain voltage Vd is further reduced in the FET of the third embodiment as compared with the FET of the first embodiment.
なお、上述の本発明の実施形態としてＧａＡｓ基板上のＡｌＧａＡｓバッファ層またはＧａＡｓバッファ層を含むＦＥＴについて説明されたが、本発明は、ＩｎＰ基板上のＡｌＩｎＡｓバッファ層またはＩｎＰバッファ層を含むＦＥＴおよびＧａＮ基板上のＡｌＮバッファ層またはＧａＮバッファ層を含むＦＥＴにも同様に適用することができる。 In addition, although the FET including the AlGaAs buffer layer on the GaAs substrate or the GaAs buffer layer has been described as the above-described embodiment of the present invention, the present invention is applicable to the FET including the AlInAs buffer layer or the InP buffer layer on the InP substrate and GaN The same can be applied to an FET including an AlN buffer layer or a GaN buffer layer on a substrate.
また、バッファ層が複数のサブ層を含む場合に、少なくとも一のサブ層がバンドギャプ内へ約０．７〜１．２ｅＶの深い領域に１Ｅ１４〜１Ｅ１５ｃｍ-3の密度でローカル準位を含んでいるれば、キャリアの移動度が２００ｃｍ2／Ｖ・ｓ以下に低下し、リーク電流を低減させることができる。 Further, when the buffer layer includes a plurality of sub-layers, at least one sub-layer includes local levels at a density of about 1E14 to 1E15 cm −3 in a deep region of about 0.7 to 1.2 eV into the band gap. Then, the carrier mobility is reduced to 200 cm 2 / V · s or less, and the leakage current can be reduced.
さらに、本発明におけるバッファ層に含まれる少なくとも一のサブ層内に、ｐ型の不純物が例えば１Ｅ１５〜１Ｅ１７ｃｍ-3程度の濃度範囲内でドープされてもよい。 Furthermore, p-type impurities may be doped in a concentration range of, for example, about 1E15 to 1E17 cm −3 in at least one sublayer included in the buffer layer in the present invention.
以上のように、本発明によれば、化合物半導体デバイスに利用した場合にデバイス層からバッファ層および基板への電流リークがより低減され得る化合物半導体ウエハを提供することができる。 As described above, according to the present invention, it is possible to provide a compound semiconductor wafer in which current leakage from the device layer to the buffer layer and the substrate can be further reduced when used in a compound semiconductor device.
１，１ａ 化合物半導体基板、２，２ａ，２ｂ，２ｃ，２ｄ 化合物半導体バッファ層、３，３ａ 化合物半導体デバイス層、４ ソース電極、５ ドレイン電極、６ ゲート電極。 1, 1a compound semiconductor substrate, 2, 2a, 2b, 2c, 2d compound semiconductor buffer layer, 3, 3a compound semiconductor device layer, 4 source electrode, 5 drain electrode, 6 gate electrode.
Claims (8)
前記バッファ層は、そのエネルギバンドギャップ内へ０．７〜１．２ｅＶの深い範囲内に１×１０14〜１×１０15ｃｍ-3の密度でローカル準位を含みかつ２００ｃｍ2／Ｖ・ｓ以下のホール移動度を有する少なくとも一のサブ層を含んでいることを特徴とする化合物半導体ウエハ。 A compound semiconductor wafer comprising a compound semiconductor buffer layer and a compound semiconductor device layer sequentially stacked on a compound semiconductor substrate,
The buffer layer includes local levels at a density of 1 × 10 14 to 1 × 10 15 cm −3 in a deep range of 0.7 to 1.2 eV into the energy band gap and 200 cm 2 / V · s. A compound semiconductor wafer comprising at least one sublayer having the following hole mobility.
前記バッファ層に含まれる少なくとも一のサブ層は、前記デバイス層の結晶成長温度に比べて−８０℃までの範囲内で低い温度で気相成長させられることを特徴とする化合物半導体ウエハの製造方法。 A method of manufacturing a compound semiconductor wafer comprising a compound semiconductor buffer layer and a compound semiconductor device layer sequentially stacked on a compound semiconductor substrate,
The method for producing a compound semiconductor wafer, wherein at least one sub-layer included in the buffer layer is vapor-phase grown at a low temperature within a range up to −80 ° C. compared to a crystal growth temperature of the device layer. .
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